JP2008193825A - Ａｄ変換制御回路およびその関連技術 - Google Patents

Abstract

【課題】より高精度なインバータ制御を行う場合、キャリア周期の短縮やＣＰＵによる複雑な演算が必要となり、ＡＤ変換時間を短縮することが求められる。現状のＡＤ変換制御回路では、変換を開始するチャンネルと終了するチャンネルを設定することしかできず、状態に合わせた最適な２相を選択することがハードウェアではできないため、３相分をＡＤ変換せざるを得ないことになり、必要以上にＡＤ変換に時間を要する。
【解決手段】複数のアナログ入力信号ＳａからＡＤ変換器１２へ入力する信号を選択するセレクタ１１と、ＡＤ変換器のＡＤ変換を開始するタイミングを制御するＡＤ変換タイミング制御回路１４と、ＰＷＭ回路１０ａの３つのデューティ比設定レジスタの値を比較するデューティ比比較回路１７と、その比較結果に基づいてＡＤ変換するチャンネルを２つ選択しセレクタ１１を制御するＡＤ変換チャンネル選択回路１５とを備える。
【選択図】図１

Description

本発明は、モータをインバータ制御するためのＡＤ変換制御回路に関する。

図１２はブラシレスモータ制御回路Ａの一般的な構成を示す。このブラシレスモータ制御回路Ａは、マイクロコントローラＡ１とモータ制御部Ａ２とから構成されている。マイクロコントローラＡ１は、ＰＷＭ回路１０とＡＤ変換制御回路２０とＣＰＵ３０とから構成されている。モータ制御部Ａ２は、インバータからなるモータ駆動回路４０とブラシレスモータ５０と電流検出回路６０とから構成されている。

マイクロコントローラＡ１におけるＰＷＭ回路１０は３組の相補のＰＷＭ信号Ｓｐを生成して、モータ制御部Ａ２におけるモータ駆動回路４０に供給する。モータ駆動回路４０における６つのスイッチ素子はＰＷＭ信号Ｓｐによってオン・オフ制御され、ブラシレスモータ５０を駆動制御する。このとき、各キャリア周期ごとに３相各相に流れる電流が電流検出回路６０で検出され、アナログ入力信号ＳａとしてマイクロコントローラＡ１におけるＡＤ変換制御回路２０にフィードバックされる。ＡＤ変換制御回路２０はＡＤ変換器を内蔵し、そのＡＤ変換器はアナログ入力信号ＳａをＡＤ変換し、そのＡＤ変換結果（３相分電流値）をＣＰＵ３０に与える。ＣＰＵ３０は、ＡＤ変換結果に基づいて、次のキャリア周期でＰＷＭ回路１０から出力すべきＰＷＭ信号Ｓｐのデューティ比を計算し、そのデューティ比をＰＷＭ回路１０に与える。ＰＷＭ回路１０は与えられたデューティ比に従ってＰＷＭ信号Ｓｐを生成し、モータ駆動回路４０に供給する。これが、マイクロコントローラＡ１によるブラシレスモータ５０のインバータ制御である（例えば特許文献１参照）。

図１３は、ＰＷＭ回路１０とＡＤ変換制御回路２０をさらに詳細に示したブロック図である。

ＰＷＭ回路１０は、内部回路の全体的な制御を行うＰＷＭ制御回路１と、ＰＷＭのキャリア周期を設定するキャリア周期設定レジスタ２と、クロック信号ＣＫをアップダウンカウントするＰＷＭカウンタ３と、Ｕ・Ｖ・Ｗ各相のＰＷＭ信号Ｓｐのデューティ比を設定するＵ相デューティ比設定レジスタ４ｕ、Ｖ相デューティ比設定レジスタ４ｖおよびＷ相デューティ比設定レジスタ４ｗと、ＰＷＭカウンタ３の値Ｓ３とＵ相デューティ比設定レジスタ４ｕの値Ｓ４ｕを比較するコンパレータ５ｕと、ＰＷＭカウンタ３の値Ｓ３とＶ相デューティ比設定レジスタ４ｖの値Ｓ４ｖを比較するコンパレータ５ｖと、ＰＷＭカウンタ３の値Ｓ３とＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｗを比較するコンパレータ５ｗと、コンパレータ５ｕ・コンパレータ５ｖ・コンパレータ５ｗからＰＷＭ信号Ｓｐを生成するＰＷＭ波形生成回路６とを備えている。

ＡＤ変換制御回路２０は、ＡＤ変換器１２と、複数のアナログ入力信号ＳａからＡＤ変換器１２に入力する信号を選択する前段セレクタ１１と、ＡＤ変換されたデジタル信号Ｓ１２を格納するためのＡＤ変換結果格納バッファ１６ｕ・１６ｖ・１６ｗを選択する後段セレクタ１３と、ＡＤ変換器１２に対してＡＤ変換スタート信号Ｓ１４を送るＡＤ変換タイミング制御回路１４と、前段セレクタ１１・後段セレクタ１３に変換チャンネル選択信号Ｓ１５を出力するＡＤ変換チャンネル選択回路１５と、ＡＤ変換を行う最初のチャンネルを設定する変換開始チャンネル設定レジスタ２２と、ＡＤ変換する最後のチャンネルを設定する変換終了チャンネル設定レジスタ２３とを備えている。

次に、上記のように構成された従来の技術のＡＤ変換制御回路を内蔵したマイクロコントローラの動作を説明する。

ＰＷＭカウンタ３は、“０”とキャリア周期設定レジスタ２の値との間をアップダウンカウントし、カウント値Ｓ３をコンパレータ５ｕ・５ｖ・５ｗに出力する。コンパレータ５ｕは、ＰＷＭカウンタ３の値Ｓ３とＵ相デューティ比設定レジスタ４ｕの値Ｓ４ｕを比較し、ＰＷＭカウンタ値Ｓ３がＵ相デューティ比設定レジスタ４ｕの値Ｓ４ｕ以下のときは“Ｌ”レベルの、ＰＷＭカウンタ値Ｓ３がＵ相デューティ比設定レジスタ４ｕの値Ｓ４ｕを超えるときは“Ｈ”レベルの比較結果信号Ｓ５ｕを出力する。コンパレータ５ｖは、ＰＷＭカウンタ３の値Ｓ３とＶ相デューティ比設定レジスタ４ｖの値Ｓ４ｖを比較し、ＰＷＭカウンタ値Ｓ３がＶ相デューティ比設定レジスタ４ｖの値Ｓ４ｖ以下のときは“Ｌ”レベルの、ＰＷＭカウンタ値Ｓ３がＶ相デューティ比設定レジスタ４ｖの値Ｓ４ｖを超えるときは“Ｈ”レベルの比較結果信号Ｓ５ｖを出力する。コンパレータ５ｗは、ＰＷＭカウンタ３の値Ｓ３とＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｗを比較し、ＰＷＭカウンタ値Ｓ３がＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｗ以下のときは“Ｌ”レベルの、ＰＷＭカウンタ値Ｓ３がＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｗを超えるときは“Ｈ”レベルの比較結果信号Ｓ５ｗを出力する。比較結果信号Ｓ５ｕ，Ｓ５ｖ，Ｓ５ｗはＰＷＭ波形生成回路６に入力され、ＰＷＭ波形生成回路６は３相分の相補のＰＷＭ信号Ｓｐ（Ｕ＋，Ｕ−，Ｖ＋，Ｖ−，Ｗ＋，Ｗ−）を生成し、モータ制御部Ａ２におけるモータ駆動回路４０の６つのスイッチトランジスタへ供給する。

ＡＤ変換制御回路２０において、変換開始チャンネル設定レジスタ２２によりＡＤ変換を行う最初のチャンネルを、変換終了チャンネル設定レジスタ２３によりＡＤ変換する最後のチャンネルをそれぞれ設定する。ＡＤ変換チャンネル選択回路１５は、３相分のアナログ入力信号Ｓａを順次に選択する選択信号Ｓ１５を前段セレクタ１１と後段セレクタ１３に出力する。ＡＤ変換器１２は、ＡＤ変換タイミング制御回路１４からのＡＤスタート信号Ｓ１４に基づき、前段セレクタ１１から入力されてくるある選択チャンネルのアナログ入力信号ＳａをＡＤ変換し、変換結果をＡＤ変換結果格納バッファ１６ｕ・１６ｖ・１６ｗの１つに格納する。このＡＤ変換は、３相分が順次に行われる。

図１４は、マイクロコントローラＡ１によるブラシレスモータ５０のインバータ制御のタイミングチャートである。各キャリア周期ごとにＵ相・Ｖ相・Ｗ相の３相分のＡＤ変換を行い、そのＡＤ変換結果を基に、次のキャリア周期でＰＷＭ回路１０から出力するＰＷＭ信号Ｓｐのデューティ比の計算を行う。図１４の場合、変換開始チャンネル設定レジスタ２２に設定されたＡＤ変換を行う最初のチャンネルはＵ相、変換終了チャンネル設定レジスタ２３に設定された最後のチャンネルはＷ相である。したがって、前段セレクタ１１、後段セレクタ１３は、Ｕ相、Ｖ相、Ｗ相の順にアナログ入力信号Ｓａを選択する。これらのレジスタにどのような値を設定しても、いずれも３相分のＡＤ変換を行うようになっている（例えば非特許文献１参照）。

ところで、上記に対して、より高精度なインバータ制御を行うように構成する場合、キャリア周期の短縮やＣＰＵ３０による複雑な演算が必要で、ＡＤ変換に要する時間が長くなる傾向がある。よって、ＡＤ変換に要する時間を短縮することが求められる。その対策として、３相のうち２相を選択し、選択した２相から残り１相を算出する２相選択制御を行うことが考えられる（例えば特許文献２参照）。
特開２００４−３５７４５０号公報（第４頁、第１６図） 特開２００３−２８４３７４号公報（第４−６頁、第１−５図） 松下電器産業株式会社「ＭＮ１０３ＳＡ５Ｋ ＬＳＩ説明書」（p.XIV-6−XIV-30）

しかし、２相選択制御の場合、現状のＡＤ変換制御回路２０では、変換を開始するチャンネルと変換を終了するチャンネルを設定することしかできず、状態に合わせた最適な２相を選択することがハードウェアではできない。結果として、３相分すべてをＡＤ変換せざるを得ないことになる。したがって、ＡＤ変換に必要以上の時間を要することになり、高精度なモータ制御がむずかしい。

本発明は、このような事情に鑑みて創作したものであり、必要なチャンネルのみをＡＤ変換を実効あるものにし、ＡＤ変換に要する時間の短縮化を通じて高精度なモータ制御を実現することを目的としている。

（１）本発明によるＡＤ変換制御回路は、
ＡＤ変換器と、
複数のアナログ入力信号から前記ＡＤ変換器へ入力する信号を選択するセレクタと、
前記ＡＤ変換器のＡＤ変換を開始するタイミングを制御するＡＤ変換タイミング制御回路と、
ＰＷＭ回路の３つのデューティ比設定レジスタの値を比較するデューティ比比較回路と、
前記デューティ比比較回路による比較結果に基づいてＡＤ変換するチャンネルを２つ選択し前記セレクタを制御するＡＤ変換チャンネル選択回路とを備えたものである。これは２相選択制御方式である。

この構成において、当該のＡＤ変換制御回路におけるデューティ比比較回路は、外部のＰＷＭ回路における３つのデューティ比設定レジスタにつながっており、それら３つのデューティ比設定レジスタの値を相互に比較し、Ｕ相・Ｖ相・Ｗ相の３相分について大小関係（大・中・小）を割り出して、ＡＤ変換チャンネル選択回路に出力する。具体的には、Ｕ相・Ｖ相・Ｗ相の大小関係には、（大・中・小）、（大・小・中）、（小・大・中）、（中・大・小）、（中・小・大）、（小・中・大）の６パターンが考えられるが、キャリア周期ごとにこの大小関係のパターンが変化する。ＡＤ変換チャンネル選択回路は、デューティ比比較回路からの大小関係のパターンを入力し、その大小関係のパターンに応じて、Ｕ相・Ｖ相・Ｗ相の３相のうちの適正な２相を自動的に選択する。選択される２相は、原則として、大きさの順で第１位と第２位のものである。これにより、ＡＤ変換すべきチャンネルを各キャリア周期ごとにソフトウェアで設定することなく、必要な２相分のＡＤ変換をハードウェアで実施することができる。結果として、各キャリア周期ごとに必要なＡＤ変換の時間を短縮することができ、より高精度なモータ制御が可能となる。

（２）また、本発明によるＡＤ変換制御回路は、
ＡＤ変換器と、
複数のアナログ入力信号から前記ＡＤ変換器へ入力する信号を選択するセレクタと、
前記ＡＤ変換器のＡＤ変換を開始するタイミングを制御するＡＤ変換タイミング制御回路と、
前記ＡＤ変換器によるＡＤ変換結果を格納する複数のＡＤ変換結果格納バッファと、
前記ＡＤ変換結果格納バッファの値を比較する変換結果比較回路と、
前記変換結果比較回路による比較結果に基づいてＡＤ変換するチャンネルを２つ選択し前記セレクタを制御するＡＤ変換チャンネル選択回路とを備えたものである。これも２相選択制御方式である。この場合、上記（１）のデューティ比比較回路はなく、その代わりに変換結果比較回路が設けられており、ＰＷＭ回路のデューティ比設定レジスタからは独立している。

この構成において、変換結果比較回路は、Ｕ相・Ｖ相・Ｗ相の３チャンネルのＡＤ変換結果格納バッファの値を比較した結果をＡＤ変換チャンネル選択回路に出力する。３つのＡＤ変換結果格納バッファの値の比較を通じても、Ｕ相・Ｖ相・Ｗ相の３相分について大小関係（大・中・小）を割り出すことが可能である。ＡＤ変換チャンネル選択回路は、変換結果比較回路からの大小関係のパターンを入力し、その大小関係のパターンに応じて、Ｕ相・Ｖ相・Ｗ相の３相のうちの適正な２相を自動的に選択する。選択される２相は、原則として、大きさの順で第１位と第２位のものである。これにより、ＡＤ変換すべきチャンネルを各キャリア周期ごとにソフトウェアで設定することなく、必要な２相分のＡＤ変換をハードウェアで実施することができる。結果として、各キャリア周期ごとに必要なＡＤ変換の時間を短縮することができ、より高精度なモータ制御が可能となる。

（３）上記構成のＡＤ変換制御回路において、前記ＡＤ変換器を複数備え、前記セレクタは、複数のアナログ入力信号から選択した２つのチャンネルのアナログ入力信号を前記複数のＡＤ変換器に分けて同時に供給し、前記ＡＤ変換タイミング制御回路は、前記複数のＡＤ変換器のＡＤ変換を同時に開始させるように制御するという態様がある。これは同時変換制御方式である。このように構成すると、ＡＤ変換タイミング制御回路は、ＡＤ変換チャンネル選択回路により選択されたＡＤ変換すべき２つのチャンネルのアナログ入力信号について、複数のＡＤ変換器を使用して同時にＡＤ変換を行う。これにより、各キャリア周期ごとに必要なＡＤ変換の時間をさらに短縮することができ、より高精度なモータ制御が可能となる。

（４）上記同時変換制御方式のＡＤ変換制御回路において、さらに、複数のＰＷＭ回路のＰＷＭカウンタの値から同時変換制御を行うか否かを判断し、その判断結果を前記ＡＤ変換タイミング制御回路に供給する同時変換判定回路を備えているという態様がある。このように構成すれば、同時変換判定回路は、複数のＰＷＭカウンタの値から同時変換制御を行うか否かを判断し、その判断結果をＡＤ変換タイミング制御回路に出力する。複数のＰＷＭカウンタの値が比較的離れているときは、ＡＤ変換のタイミングが重ならないものとして、ＡＤ変換タイミング制御回路に同時変換制御を許容する。また、複数のＰＷＭカウンタの値が比較的接近しているときは、ＡＤ変換のタイミングが重なるものとして、ＡＤ変換タイミング制御回路に同時変換制御を禁止する。これにより、複数のＰＷＭ回路を互いに異なるキャリア周期で動作させていても、それぞれのＡＤ変換のタイミングにかかわらず、各キャリア周期ごとに必要なＡＤ変換を最小の時間で行うことが可能となる。

（５）上記（４）のＡＤ変換制御回路において、さらに、各相のＡＤ変換を行ったタイミングの情報を格納する変換タイミング格納レジスタを備えているという態様がある。このように構成すれば、変換タイミング格納レジスタは、どのタイミングでＡＤ変換が行われたかの情報を格納する。ＡＤ変換結果格納バッファの値に基づいて次のキャリア周期でのＰＷＭ回路から出力するＰＷＭ信号のデューティ比を計算するに際して、同時変換制御が禁止された場合の計算においては、変換タイミング格納レジスタに格納されているＡＤ変換のタイミングを読み出し、これを利用してデューティ比の計算を行うことにより、より正確な計算が格納となり、より高精度なモータ制御が可能となる。

なお、上記のいずれかのＡＤ変換制御回路において、前記ＰＷＭ回路は、キャリア周期を格納するキャリア周期設定レジスタと、クロック信号をカウントするＰＷＭカウンタと、Ｕ相・Ｖ相・Ｗ相それぞれのＰＷＭ出力のデューティ比を設定するＵ相デューティ比設定レジスタ、Ｖ相デューティ比設定レジスタおよびＷ相デューティ比設定レジスタから構成されているものとするのが好ましい。

また、本発明による集積回路は、上記いずれかのＡＤ変換制御回路を備えた集積回路である。

また、本発明によるモータ制御装置は、上記の集積回路によって制御されるように構成されたものである。

本発明によれば、インバータ制御に必要なＡＤ変換の時間短縮を通じて、ＰＷＭ信号の生成やキャリア周波数を高精度化することができ、モータをより低騒音、低振動で制御することが可能となる。

以下、本発明にかかわるＡＤ変換制御回路の実施の形態を図面を用いて詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１におけるＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図である。このマイクロコントローラは、大きく分けて、ＰＷＭ回路１０ａとＡＤ変換制御回路２０ａとから構成されている。

ＰＷＭ回路１０ａは、内部回路の全体的な制御を行うＰＷＭ制御回路１と、ＰＷＭのキャリア周期を設定するキャリア周期設定レジスタ２と、クロック信号ＣＫをアップダウンカウントするＰＷＭカウンタ３と、Ｕ・Ｖ・Ｗ各相のＰＷＭ信号のデューティ比を設定するＵ相デューティ比設定レジスタ４ｕ、Ｖ相デューティ比設定レジスタ４ｖおよびＷ相デューティ比設定レジスタ４ｗと、ＰＷＭカウンタ３の値Ｓ３とＵ相デューティ比設定レジスタ４ｕの値Ｓ４ｕを比較するコンパレータ５ｕと、ＰＷＭカウンタ３の値Ｓ３とＶ相デューティ比設定レジスタ４ｖの値Ｓ４ｖを比較するコンパレータ５ｖと、ＰＷＭカウンタ３の値Ｓ３とＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｗを比較するコンパレータ５ｗと、コンパレータ５ｕ・コンパレータ５ｖ・コンパレータ５ｗからＰＷＭ信号Ｓｐを生成するＰＷＭ波形生成回路６とを備えている。

ＡＤ変換制御回路２０ａは、ＡＤ変換器１２と、複数のアナログ入力信号ＳａからＡＤ変換器１２に入力する信号を選択する前段セレクタ１１と、ＡＤ変換されたデジタル信号Ｓ１２を格納するためのＡＤ変換結果格納バッファ１６ｕ・１６ｖ・１６ｗを選択する後段セレクタ１３と、ＡＤ変換器１２に対してＡＤ変換スタート信号Ｓ１４を送るＡＤ変換タイミング制御回路１４と、前段セレクタ１１・後段セレクタ１３に変換チャンネル選択信号Ｓ１５を出力するＡＤ変換チャンネル選択回路１５と、ＰＷＭ回路１０ａからの値Ｓ４ｕ・Ｓ４ｖ・Ｓ５ｗを比較するデューティ比比較回路１７とを備えている。

次に、上記のように構成された本実施の形態のＡＤ変換制御回路２０ａを内蔵したマイクロコントローラの動作を図２のタイミングチャートに従って説明する。

ＰＷＭカウンタ３は、“０”とキャリア周期設定レジスタ２の値との間をアップダウンカウントし、カウント値Ｓ３をコンパレータ５ｕ・５ｖ・５ｗに出力する。コンパレータ５ｕは、ＰＷＭカウンタ３の値Ｓ３とＵ相デューティ比設定レジスタ４ｕの値Ｓ４ｕを比較し、ＰＷＭカウンタ値Ｓ３がＵ相デューティ比設定レジスタ４ｕの値Ｓ４ｕ以下のときは“Ｌ”レベルの、ＰＷＭカウンタ値Ｓ３がＵ相デューティ比設定レジスタ４ｕの値Ｓ４ｕを超えるときは“Ｈ”レベルの比較結果信号Ｓ５ｕを出力する。コンパレータ５ｖは、ＰＷＭカウンタ３の値Ｓ３とＶ相デューティ比設定レジスタ４ｖの値Ｓ４ｖを比較し、ＰＷＭカウンタ値Ｓ３がＶ相デューティ比設定レジスタ４ｖの値Ｓ４ｖ以下のときは“Ｌ”レベルの、ＰＷＭカウンタ値Ｓ３がＶ相デューティ比設定レジスタ４ｖの値Ｓ４ｖを超えるときは“Ｈ”レベルの比較結果信号Ｓ５ｖを出力する。コンパレータ５ｗは、ＰＷＭカウンタ３の値Ｓ３とＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｗを比較し、ＰＷＭカウンタ値Ｓ３がＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｗ以下のときは“Ｌ”レベルの、ＰＷＭカウンタ値Ｓ３がＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｗを超えるときは“Ｈ”レベルの比較結果信号Ｓ５ｗを出力する。比較結果信号Ｓ５ｕ，Ｓ５ｖ，Ｓ５ｗはＰＷＭ波形生成回路６に入力され、ＰＷＭ波形生成回路６は３相分の相補のＰＷＭ信号（Ｕ＋，Ｕ−，Ｖ＋，Ｖ−，Ｗ＋，Ｗ−）を生成し、モータ制御部Ａ２におけるモータ駆動回路４０の６つのスイッチトランジスタへ供給される。

ＰＷＭ回路１０ａにおけるＵ相デューティ比設定レジスタ４ｕ、Ｖ相デューティ比設定レジスタ４ｖおよびＷ相デューティ比設定レジスタ４ｗの値Ｓ４ｕ，Ｓ４ｖ，Ｓ４ｗは、キャリア周期ごとに変化し得るが、これらの値Ｓ４ｕ，Ｓ４ｖ，Ｓ４ｗはＡＤ変換制御回路２０ａにおけるデューティ比比較回路１７に供給される。

デューティ比比較回路１７は、入力されてくる３つの値Ｓ４ｕ，Ｓ４ｖ，Ｓ４ｗを比較し、デューティ比が一番大きな相と２番目に大きな相を選択し、選択信号Ｓ１７をＡＤ変換チャンネル選択回路１５に出力する。ＡＤ変換チャンネル選択回路１５は、選択信号Ｓ１７を基にＡＤ変換を行うチャンネルを決定し、前段セレクタ１１と後段セレクタ１３に選択信号Ｓ１５を出力する。ＡＤ変換器１２は、ＡＤ変換タイミング制御回路１４からのＡＤスタート信号Ｓ１４に基づき、複数のアナログ入力信号Ｓａのうち前段セレクタ１１により選択された２つのチャンネルのアナログ入力信号を１チャンネルずつ順次にＡＤ変換する。

この構成により、次のキャリア周期のデューティ比の設定に必要な２相を自動で選択し、ＡＤ変換することができる。よって、各キャリア周期ごとに必要なＡＤ変換の時間を短縮することができ、より高精度なモータ制御が可能となる。

（実施の形態２）
図３は、本発明の実施の形態２におけるＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。

ＡＤ変換制御回路２０ｂは、実施の形態１の場合と同様の前段セレクタ１１、ＡＤ変換器１２、後段セレクタ１３、ＡＤ変換タイミング制御回路１４、ＡＤ変換チャンネル選択回路１５、ＡＤ変換結果格納バッファ１６ｕ・１６ｖ・１６ｗに加えて、ＡＤ変換結果格納バッファ１６ｕ・１６ｖ・１６ｗの各格納値を比較する変換結果比較回路１８を備えている。実施の形態１の場合のデューティ比比較回路１７はない。

次に、上記のように構成された本実施の形態のＡＤ変換制御回路２０ｂを内蔵したマイクロコントローラの動作を図４のタイミングチャートに従って説明する。

変換結果比較回路１８は、ＡＤ変換結果格納バッファ１６ｕ・１６ｖ・１６ｗの値を比較して、次のキャリア周期でＡＤ変換すべき２相を選択し、選択信号Ｓ１８をＡＤ変換チャンネル選択回路１５に出力する。ＡＤ変換チャンネル選択回路１５は、選択信号Ｓ１８を基にＡＤ変換を行うチャンネルを決定し、前段セレクタ１１と後段セレクタ１３に選択信号Ｓ１５を出力する。ＡＤ変換器１２は、ＡＤ変換タイミング制御回路１４からのＡＤスタート信号Ｓ１４に基づき、複数のアナログ入力信号Ｓａのうち前段セレクタ１１により選択された２つのチャンネルのアナログ入力信号を１チャンネルずつ順次にＡＤ変換する。

この構成により、次のキャリア周期のデューティ比の設定に必要な２相を自動で選択し、ＡＤ変換することができる。よって、各キャリア周期ごとに必要なＡＤ変換の時間を短縮することができ、より高精度なモータ制御が可能となる。

（実施の形態３）
図５は、本発明の実施の形態３におけるＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１に示す構成要素に加えて、ＡＤ変換器１２ａが設けられている。そして、前段セレクタ１１は、複数のアナログ入力信号ＳａからＡＤ変換器１２に入力する信号とＡＤ変換器１２ａに入力するアナログ入力信号Ｓａを選択するように構成され、後段セレクタ１３は、ＡＤ変換器１２により変換されたデジタル信号Ｓ１２とＡＤ変換器１２ａにより変換されたデジタル信号Ｓ１２ａを格納するためのＡＤ変換結果格納バッファ１６ｕ・１６ｖ・１６ｗを選択するように構成されている。また、ＡＤ変換タイミング制御回路１４は、２つのＡＤ変換器１２，１２ａのＡＤ変換開始タイミングを同時に制御するように構成されている。

次に、上記のように構成された本実施の形態のＡＤ変換制御回路２０ｃを内蔵したマイクロコントローラの動作を図６のタイミングチャートに従って説明する。

前段セレクタ１１は、ＡＤ変換チャンネル選択回路１５で選択された２つのチャンネルに基づき、一方のチャンネルからのアナログ入力信号ＳａをＡＤ変換器１２に入力し、もう一方のチャンネルからのアナログ入力信号ＳａをＡＤ変換器１２ａに入力する。ＡＤ変換タイミング制御回路１４は、ＡＤ変換器１２とＡＤ変換器１２ａに対して、同時にＡＤ変換スタート信号Ｓ１４，Ｓ１４ａを出力する。

この構成により、次のキャリア周期のデューティ比の設定に必要な２相分のＡＤ変換を２つのＡＤ変換器で同時に実行することができる。よって、各キャリア周期ごとに必要なＡＤ変換の時間をさらに短縮することができ、より高精度なモータ制御が可能となる。

（実施の形態４）
図７は、本発明の実施の形態４におけるＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図である。図７において、実施の形態３の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図５に示す構成要素に加えて、ＰＷＭ回路１０ａと同一構成のＰＷＭ回路１０ｂを備え、さらに、ＰＷＭ回路１０ａのＰＷＭカウンタ３のカウント値Ｓ３とＰＷＭ回路１０ｂのＰＷＭカウンタ３ｂのカウント値Ｓ３ｂから同時変換を行うかを判定する同時変換判定回路１９を備えている。

次に、上記のように構成された本実施の形態のＡＤ変換制御回路２０ｃを内蔵したマイクロコントローラの動作を図８のタイミングチャートに従って説明する。

同時変換判定回路１９は、ＰＷＭ回路１０ａのＰＷＭカウンタ３のカウント値Ｓ３とＰＷＭ回路１０ｂのＰＷＭカウンタ３ｂのカウント値Ｓ３ｂを比較し、差が小さいときは同時変換を回避し、差が大きいときは同時変換を行う判定信号Ｓ１９を、ＡＤ変換タイミング制御回路１４に出力する。ＡＤ変換タイミング制御回路１４は、判定信号Ｓ１９に基づき、ＡＤ変換器１２と１２ａに対してＡＤ変換スタート信号Ｓ１４，Ｓ１４ａを出力するタイミングを制御する。

この構成により、複数のＰＷＭ回路を異なるキャリア周期で動作させていても、それぞれのＡＤ変換のタイミングにかかわらず、最小の時間で各キャリア周期ごとに必要なＡＤ変換を行うことが可能となる。

（実施の形態５）
図９は、本発明の実施の形態５におけるＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図である。図９において、実施の形態４の図７におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図７に示す構成要素に加えて、Ｕ相のＡＤ変換を行ったタイミングを格納するＵ相ＡＤ変換タイミング格納レジスタ２１ｕと、Ｖ相のＡＤ変換を行ったタイミングを格納するＶ相ＡＤ変換タイミング格納レジスタ２１ｖと、Ｗ相のＡＤ変換を行ったタイミングを格納するＷ相ＡＤ変換タイミング格納レジスタ２１ｗとを備えている。

次に、上記のように構成された本実施の形態のＡＤ変換制御回路２０ｃを内蔵したマイクロコントローラの動作を図１０のタイミングチャートに従って説明する。

Ｕ相ＡＤ変換タイミング格納レジスタ２１ｕ・Ｖ相ＡＤ変換タイミング格納レジスタ２１ｖ・Ｗ相ＡＤ変換タイミング格納レジスタ２１ｗは、各キャリア周期ごとに各相のＡＤ変換を行ったタイミングを格納する。同時変換判定回路１９の判定信号Ｓ１９により同時変換を回避したときには、１相は変換スタート信号Ｓ１４・Ｓ１４ｂの直後にＡＤ変換がスタートし、残り１相は、そのＡＤ変換が終了後にＡＤ変換がスタートする。したがって、同時変換制御を行うときと回避するときとで、ＡＤ変換を行うタイミングが異なる。変換タイミング格納レジスタ２１ｕ・２１ｖ・２１ｗは、同時変換制御を行うときと回避するときとで、異なるＡＤ変換を行うタイミングを各キャリア周期ごとに格納する。

この構成により、ＡＤ変換結果格納バッファの値から次のキャリア周期でのＰＷＭ回路から出力するＰＷＭ信号のデューティ比を計算する際に、変換タイミング格納レジスタの値は、より正確な計算をするために使用することができ、より高精度なモータ制御が可能となる。

（実施の形態６）
図１１は、本発明の実施の形態６におけるブラシレスモータ制御回路Ａの構成を示すブロック図である。実施の形態１から実施の形態５のＡＤ変換制御回路１０ａを備えるマイクロコントローラＡ１とモータ制御部Ａ２とを備えている。

モータ制御部Ａ２の電流検出回路６０により検出したモータのアナログ入力信号ＳａをマイクロコントローラＡ１のＡＤ変換制御回路２０ａにおけるＡＤ変換器によりＡＤ変換し、その結果を基にマイクロコントローラＡ１から出力する信号のデューティ比を計算し、ＰＷＭ信号Ｓｐとしてモータ制御部Ａ２に出力する。

本発明のＡＤ変換制御回路によるインバータ制御は、エアコン、洗濯機、冷蔵庫等の家電製品の騒音軽減、省エネに有用である。

本発明の実施の形態１のＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図 本発明の実施の形態１のＡＤ変換制御回路を内蔵したマイクロコントローラの動作を示すタイミングチャート 本発明の実施の形態２のＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図 本発明の実施の形態２のＡＤ変換制御回路を内蔵したマイクロコントローラの動作を示すタイミングチャート 本発明の実施の形態３のＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図 本発明の実施の形態３のＡＤ変換制御回路を内蔵したマイクロコントローラの動作を示すタイミングチャート 本発明の実施の形態４のＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図 本発明の実施の形態４のＡＤ変換制御回路を内蔵したマイクロコントローラの動作を示すタイミングチャート 本発明の実施の形態５のＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図 本発明の実施の形態５のＡＤ変換制御回路を内蔵したマイクロコントローラの動作を示すタイミングチャート 本発明の実施の形態６のＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図 マイクロコントローラによるモータ制御システムのブロック図 従来のＡＤ変換制御回路を内蔵したマイクロコントローラの構成を示すブロック図 従来のＡＤ変換制御回路を内蔵したマイクロコントローラの動作を示すタイミングチャート

符号の説明

１ ＰＷＭ制御回路
２ キャリア周期設定レジスタ
３，３ｂ ＰＷＭカウンタ
４ｕ Ｕ相デューティ比設定レジスタ
４ｖ Ｖ相デューティ比設定レジスタ
４ｗ Ｗ相デューティ比設定レジスタ
５ｕ，５ｖ，５ｗ コンパレータ
６ ＰＷＭ波形生成回路
１０ａ，１０ｂ ＰＷＭ回路
１１ 前段セレクタ
１２，１２ａ ＡＤ変換器
１３ 後段セレクタ
１４ ＡＤ変換タイミング制御回路
１５ ＡＤ変換チャンネル選択回路
１６ｕ，１６ｖ，１６ｗ ＡＤ変換結果格納バッファ
１７ デューティ比比較回路
１８ 変換結果比較回路
１９ 同時変換判定回路
２０ａ，２０ｂ，２０ｃ ＡＤ変換制御回路
２１ｕ Ｕ相変換タイミング格納レジスタ
２１ｖ Ｖ相変換タイミング格納レジスタ
２１ｗ Ｗ相変換タイミング格納レジスタ
Ａ１ マイクロコントローラ
Ａ２ モータ制御回路
Ｓａ アナログ入力信号Ｓ
Ｓｐ ＰＷＭ信号

Claims (8)

1. ＡＤ変換器と、
   複数のアナログ入力信号から前記ＡＤ変換器へ入力する信号を選択するセレクタと、
   前記ＡＤ変換器のＡＤ変換を開始するタイミングを制御するＡＤ変換タイミング制御回路と、
   ＰＷＭ回路の３つのデューティ比設定レジスタの値を比較するデューティ比比較回路と、
   前記デューティ比比較回路による比較結果に基づいてＡＤ変換するチャンネルを２つ選択し前記セレクタを制御するＡＤ変換チャンネル選択回路とを備えたＡＤ変換制御回路。
2. ＡＤ変換器と、
   複数のアナログ入力信号から前記ＡＤ変換器へ入力する信号を選択するセレクタと、
   前記ＡＤ変換器のＡＤ変換を開始するタイミングを制御するＡＤ変換タイミング制御回路と、
   前記ＡＤ変換器によるＡＤ変換結果を格納する複数のＡＤ変換結果格納バッファと、
   前記ＡＤ変換結果格納バッファの値を比較する変換結果比較回路と、
   前記変換結果比較回路による比較結果に基づいてＡＤ変換するチャンネルを２つ選択し前記セレクタを制御するＡＤ変換チャンネル選択回路とを備えたＡＤ変換制御回路。
3. 前記ＡＤ変換器を複数備え、
   前記セレクタは、複数のアナログ入力信号から選択した２つのチャンネルのアナログ入力信号を前記複数のＡＤ変換器に分けて同時に供給し、
   前記ＡＤ変換タイミング制御回路は、前記複数のＡＤ変換器のＡＤ変換を同時に開始させるように制御する請求項１または請求項２に記載のＡＤ変換制御回路。
4. さらに、複数のＰＷＭ回路のＰＷＭカウンタの値から同時変換制御を行うか否かを判断し、その判断結果を前記ＡＤ変換タイミング制御回路に供給する同時変換判定回路を備えた請求項３に記載のＡＤ変換制御回路。
5. さらに、各相のＡＤ変換を行ったタイミングの情報を格納する変換タイミング格納レジスタを備えた請求項４に記載のＡＤ変換制御回路。
6. 前記ＰＷＭ回路は、キャリア周期を格納するキャリア周期設定レジスタと、クロック信号をカウントするＰＷＭカウンタと、Ｕ相・Ｖ相・Ｗ相それぞれのＰＷＭ出力のデューティ比を設定するＵ相デューティ比設定レジスタ、Ｖ相デューティ比設定レジスタおよびＷ相デューティ比設定レジスタから構成されている請求項１から請求項５までのいずれかに記載のＡＤ変換制御回路。
7. 請求項１から請求項６までのいずれかに記載のＡＤ変換制御回路を備えた集積回路。
8. 請求項７に記載の集積回路により制御されるモータ制御装置。

Images