WO2019187821A1 - マトリクスコンバータ制御装置、及び、電力変換システム - Google Patents

マトリクスコンバータ制御装置、及び、電力変換システム Download PDF

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勝幸 今村
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to a matrix converter control device and a power conversion system using the same.
  • Patent Document 1 discloses a matrix converter that can perform torque control of a rotating electrical machine even when an AC power supply becomes a low voltage.
  • the control algorithm for controlling the matrix converter is complicated. Therefore, it is difficult to control the matrix converter with a general-purpose integrated circuit or the like, and a customized integrated circuit or the like is required.
  • This disclosure provides a matrix converter control device with improved versatility and a power conversion system including the same.
  • a matrix converter control device includes a plurality of delays corresponding to logic change timings of a plurality of PWM (Pulse Width Modulation) signals for controlling on and off of a plurality of switching elements included in the matrix converter.
  • Each of the plurality of delay circuits controls a target switching element included in the plurality of switching elements among the plurality of PWM signals in a period starting from the change timing corresponding to the delay circuit.
  • the target PWM signal to be output is delayed by a delay amount set for the delay circuit and output.
  • a power conversion system includes the matrix converter control device and the matrix converter.
  • a highly versatile matrix converter control device and a power conversion system including the same are realized.
  • FIG. 1 is a diagram illustrating a schematic configuration of a matrix converter control system according to an embodiment.
  • FIG. 2 is a diagram illustrating a part of the matrix converter.
  • FIG. 3 is a diagram illustrating an example of logic switching timing of PWM01 to PWM04.
  • FIG. 4 is a diagram illustrating an example of logic switching timings of PWM01 to PWM04 in the voltage commutation method.
  • FIG. 5 is a diagram showing an example of the logic switching timing of PWM01 to PWM04 in the current commutation method.
  • FIG. 6 is a diagram illustrating a configuration of the matrix converter control device according to the embodiment.
  • FIG. 7 is a diagram for explaining six types of basic waveforms.
  • FIG. 1 is a diagram illustrating a schematic configuration of a matrix converter control system according to an embodiment.
  • FIG. 2 is a diagram illustrating a part of the matrix converter.
  • FIG. 3 is a diagram illustrating an example of logic switching timing of PWM01 to PWM04.
  • FIG. 8 is a diagram illustrating a configuration of a commutation insertion circuit according to a comparative example.
  • FIG. 9 is a flowchart of the operation of the commutation insertion circuit according to the comparative example.
  • FIG. 10 is a diagram for explaining duplication of commutation waveforms.
  • FIG. 11 is a diagram illustrating a configuration of the commutation insertion circuit according to the embodiment.
  • FIG. 12 is a flowchart of an operation example 1 of the commutation insertion circuit according to the embodiment.
  • FIG. 13 is a diagram illustrating a relationship among the input PWM signal, the outputs of the five delay circuits, and the output PWM signal in the first operation example.
  • FIG. 14 is a flowchart of an operation example 2 of the commutation insertion circuit according to the embodiment.
  • FIG. 15 is a first diagram illustrating the relationship among the input PWM signal, the outputs of the five delay circuits, and the output PWM signal in Operation Example 2.
  • FIG. 16 is a second diagram illustrating the relationship among the input PWM signal, the outputs of the five delay circuits, and the output PWM signal in Operation Example 2.
  • FIG. 1 is a diagram illustrating a schematic configuration of a power conversion system according to an embodiment.
  • a power conversion system 100 includes a matrix converter 10 and a matrix converter control device 20.
  • a three-phase AC power supply 30 and an electric motor 40 are also illustrated.
  • the matrix converter 10 is a power conversion circuit that converts three-phase AC power obtained from the three-phase AC power source 30 into AC power having a different frequency or voltage.
  • the matrix converter 10 includes six switching elements (hereinafter simply referred to as SW) for each of the first line (U), the second line (V), and the third line (W) of the electric motor 40. Is provided.
  • the matrix converter 10 includes, for example, SW01, SW02, SW03, SW04, SW05, and SW06 for the first line (U) of the electric motor 40.
  • the set of SW01 and SW02 constitutes a bidirectional switch that turns on and off the electrical connection between the first line (R) of the three-phase AC power supply 30 and the first line (U) of the electric motor 40.
  • the set of SW03 and SW04 constitutes a bidirectional switch that turns on and off the electrical connection between the second line (S) of the three-phase AC power supply 30 and the first line (U) of the electric motor 40.
  • the set of SW05 and SW06 constitutes a bidirectional switch that turns on and off the electrical connection between the third line (T) of the three-phase AC power supply 30 and the first line (U) of the electric motor 40.
  • the matrix converter 10 includes SW07, SW08, SW09, SW10, SW11, and SW12 for the second line (V) of the electric motor 40.
  • the matrix converter 10 includes SW13, SW14, SW15, SW16, SW17, and SW18 for the third line (W) of the electric motor 40.
  • the matrix converter control device 20 outputs PWM01 to PWM18 as PWM (Pulse Width Modulation) output signals for controlling on and off of SW01 to SW18.
  • PWM Pulse Width Modulation
  • the correspondence between SW and PWM is determined by numbers. For example, SW01 is turned on and off by PWM01. In the following description, SW is turned on when PWM is at a high level, and SW is turned off when PWM is at a low level.
  • Such a power conversion system 100 has the advantage of high efficiency because only one AC power conversion is required. Moreover, since the power conversion system 100 does not perform DC rectification, there is an advantage that harmonic current is suppressed. Moreover, the power conversion system 100 does not have the electrolytic capacitor required in the three-phase inverter system. The electric field capacitor has a relatively short life and may occupy 20 to 40% of the volume of the entire three-phase inverter system. Therefore, the power conversion system 100 has an advantage that the life can be extended and an advantage that the size can be reduced.
  • the matrix converter control device 20 performs commutation control. As shown in FIG. 2, in the commutation control, the matrix converter control device 20 switches the SW01 and SW02 in the off state to the on state and switches the SW03 and SW04 in the on state to the off state.
  • FIG. 2 is a diagram showing a part of the matrix converter 10.
  • FIG. 3 is a diagram illustrating an example of logic switching timing of PWM01 to PWM04.
  • SW01 and SW02 are turned on and SW03 and SW04 are turned off simultaneously, all of SW01 to SW04 are instantaneously turned on (short circuit), and the first line (U) and the second line (S) may be short-circuited. There is sex. Further, all of SW01 to SW04 may be instantaneously turned off (opened), and the return path from the electric motor 40 may be lost. That is, if SW01 and SW02 are turned on and SW03 and SW04 are turned off at the same time, the matrix converter 10 may be destroyed.
  • the matrix converter control device 20 shifts the logic change timing of PWM01 to PWM04 in the commutation control. For example, when the matrix converter control device 20 performs commutation based on the magnitude of the voltage, the logic of PWM01 to PWM04 is switched at the timing shown in FIG. 4 to turn on SW01 and SW02 and switch SW03 and SW04. And off.
  • FIG. 4 is a diagram illustrating an example of logic switching timings of PWM01 to PWM04 in the voltage commutation method. Further, when the matrix converter control device 20 performs commutation based on the direction of current, the logic of PWM01 to PWM04 is switched at the timing shown in FIG. 5 to turn on SW01 and PWM02 and to switch SW03 and SW04. And off.
  • FIG. 5 is a diagram showing an example of the logic switching timing of PWM01 to PWM04 in the current commutation method.
  • commutation is performed in three time steps from timing t1 to timing t2, timing t2 to timing t3, and timing t3 to timing t4. However, commutation is performed in four time steps or more. Sometimes it is done.
  • FIG. 6 is a diagram showing a configuration of the matrix converter control device 20.
  • the matrix converter control device 20 includes a period control circuit 21, a first basic waveform generation circuit 22, a second basic waveform generation circuit 23, a third basic waveform generation circuit 24, and a commutation. Insertion circuit 01 to commutation insertion circuit 18 are provided.
  • the cycle control circuit 21 includes a cycle register 21a and a binary counter 21b.
  • the binary counter 21b counts up to the set value stored in the period register 21a, and counts down to the set value stored in the period register 21a after the count-up is completed.
  • the binary counter 21b repeats such an operation. That is, the count value output from the binary counter 21b repeats increasing and decreasing periodically.
  • the binary counter 21b outputs the count value to each of the first comparison circuit 22a, the second comparison circuit 23a, and the third comparison circuit 24a.
  • the first basic waveform generation circuit 22 includes a compare register A1, a compare register B1, and a first comparison circuit 22a.
  • the first comparison circuit 22a generates six types of basic waveforms by comparing the count value output from the binary counter 21b, the set value of the compare register A1, and the set value of the compare register B1.
  • FIG. 7 is a diagram for explaining six types of basic waveforms. The triangular wave shown in FIG. 7 indicates the count value output from the binary counter 21b. Compare A1 indicates a set value of the compare register A1, and Compare B1 indicates a set value of the compare register B1.
  • Base PWM01 to base PWM06 are six types of basic waveforms generated by the first comparison circuit 22a.
  • the base PWM01 to the base PWM06 correspond one-to-one to the commutation insertion circuit 01 to the commutation insertion circuit 06, and the first comparison circuit 22a outputs each of the base PWM01 to the base PWM06 to the corresponding commutation insertion circuit.
  • the base PWM is also described as an input PWM signal.
  • the second basic waveform generation circuit 23 includes a compare register A2, a compare register B2, and a second comparison circuit 23a.
  • the third basic waveform generation circuit 24 includes a compare register A3, a compare register B3, and a third comparison circuit 24a.
  • the configurations of the second basic waveform generation circuit 23 and the third basic waveform generation circuit 24 are the same as those of the first basic waveform generation circuit 22, and detailed description thereof is omitted.
  • the commutation insertion circuit 01 uses the base PWM01 as an input PWM signal and outputs the PWM01 obtained by delaying the logic change timing of the base PWM01. As a result, the logic change timing of PWM01 and the logic change timings of PWM02 to PWM04 can be shifted as shown in FIG. Note that the delay may be zero. The same applies to the commutation insertion circuit 02 to the commutation insertion circuit 18.
  • FIG. 8 is a diagram illustrating a configuration of a commutation insertion circuit according to a comparative example.
  • FIG. 9 is a flowchart of the operation of the commutation insertion circuit according to the comparative example.
  • the commutation insertion circuit 50 includes a plurality of delay circuits (specifically, delay circuits 1 to n), a commutation control circuit 51, and a commutation operation selection register 52. And a commutation time setting register 53 and a multiplexer 54.
  • Each of the plurality of delay circuits constantly delays the input PWM signal by a predetermined delay amount with respect to the delay circuit.
  • the commutation control circuit 51 normally outputs the input PWM signal as it is by controlling the multiplexer 54 (S11).
  • the commutation control circuit 51 determines whether or not the logic of the input PWM signal has changed (S12).
  • the commutation control circuit 51 outputs the input PWM signal as it is (S11) until the logic of the input PWM signal changes (No in S12).
  • the commutation control circuit 51 selects one of the plurality of delay circuits 1 to n according to the set value of the commutation operation selection register 52, and sets the multiplexer 54 By controlling, the signal output from the selected delay circuit is output as an output PWM signal (S13).
  • the commutation control circuit 51 determines whether or not the time determined by the set value of the commutation time setting register 53 has elapsed since the logic of the input PWM signal has changed (S14).
  • the commutation control circuit 51 outputs a signal output from the selected delay circuit until the time determined by the set value of the commutation time setting register 53 elapses after the logic of the input PWM signal changes (No in S14). As an output PWM signal (S13).
  • the commutation control circuit 51 determines that the time determined by the setting value of the commutation time setting register 53 has elapsed since the logic of the input PWM signal has changed (Yes in S14), the commutation control circuit 51 controls the multiplexer 54, thereby The input PWM signal is output as it is (S11).
  • the commutation insertion circuit 50 In the commutation insertion circuit 50 according to the comparative example, many delay circuits correspond to the number of commutation waveforms (that is, the waveforms shown in FIGS. 4 and 5, in other words, the commutation patterns). Necessary. Various commutation waveforms have been proposed so far, and it is expected that new commutation waveforms will be proposed in the future. Therefore, the number of delay circuits required to support various commutation waveforms is enormous. Become. Therefore, it is difficult to realize the commutation insertion circuit 50 corresponding to all commutation waveforms, and actually the commutation waveforms are limited. When the commutation waveform is limited, the versatility of the matrix converter control device 20 decreases. Moreover, there is a possibility that an efficient power change cannot be realized.
  • FIG. 10 is a diagram for explaining duplication of commutation waveforms.
  • FIG. 10A when the time interval T at which the logic of the input PWM signal changes is long, the commutation waveform W1 at the first logic change and the commutation waveform at the next logic change. W2 does not overlap.
  • FIGS. 10B to 10D when the time interval T in which the logic of the input PWM signal changes is long, the commutation waveform W1 at the time of the first logic change and the next logic The commutation waveform W2 at the time of change overlaps.
  • the commutation insertion circuit included in the matrix converter control device 20 needs to support a plurality of commutation waveforms. Further, the commutation insertion circuit included in the matrix converter control device 20 needs to cope with duplication of commutation waveforms. It is difficult in terms of cost to prepare all the commutation waveforms, and a commutation insertion circuit with a limited commutation waveform is generally used according to the application. In some cases, a commutation insertion circuit is realized using an expensive programmable logic circuit such as an FPGA (Field-Programmable Gate Array), and the commutation waveform is changed depending on the application.
  • FPGA Field-Programmable Gate Array
  • FIG. 11 is a diagram illustrating a configuration of the commutation insertion circuit 60 according to the embodiment.
  • the commutation insertion circuit 60 includes five delay circuits, a first delay circuit 61, a second delay circuit 62, a third delay circuit 63, a fourth delay circuit 64, and a fifth delay circuit 65, and a commutation control circuit 66.
  • the commutation insertion circuit 60 is described as equivalent to the commutation insertion circuit 01 of FIG. That is, the control target of the commutation insertion circuit 60 is SW01, the input PWM signal in FIG. 11 is the base PWM01, and the output PWM signal in FIG. 11 is PWM01.
  • the commutation insertion circuit 02 to the commutation insertion circuit 18 have the same configuration as the commutation insertion circuit 60.
  • Each of the five delay circuits includes a time setting register, a logic setting register, and an output generation circuit.
  • the five delay circuits correspond one-to-one to the logic change timings (1) to (5) of the base PWM01 to the base PWM06 in FIG.
  • the five delay circuits have different timings for outputting the commutation waveform.
  • the first delay circuit 61 (more specifically, the output generation circuit 61b) performs input PWM in a period starting from the timing (1) (specifically, a fixed period until a completion time described later elapses).
  • a delayed output operation is performed in which the signal is output after being delayed by the delay time indicated by the set value of the time setting register 61a.
  • the delay time may be 0, and in this specification, outputting with a delay includes a case where the output is delayed by the delay time 0 (that is, without being delayed).
  • the first delay circuit 61 does not perform a delay output operation from timing (2) to timing (5).
  • Timing (1) is a timing at which the count value matches the set value of the compare register A1 when the binary counter 21b counts up.
  • the second delay circuit 62 (more specifically, the output generation circuit 62b) delays and outputs the input PWM signal by the delay time indicated by the setting value of the time setting register 62a in the period starting from the timing (2). Perform delayed output operation.
  • Timing (2) is a timing at which the count value matches the set value of the compare register A1 when the binary counter 21b counts down.
  • the second delay circuit 62 does not perform a delay output operation at the timing (1), the timing (3) to the timing (5).
  • the third delay circuit 63 (more specifically, the output generation circuit 63b) delays and outputs the input PWM signal by the delay time indicated by the set value of the time setting register 63a in the period starting from the timing (3). Perform delayed output operation.
  • Timing (3) is a timing at which the count value matches the set value of the compare register B1 when the binary counter 21b counts up.
  • the third delay circuit 63 does not perform a delay output operation at timing (1), timing (2), timing (4), and timing (5).
  • the fourth delay circuit 64 (more specifically, the output generation circuit 64b) delays and outputs the input PWM signal by the delay time indicated by the set value of the time setting register 64a in the period starting from the timing (4). Perform delayed output operation.
  • Timing (4) is a timing at which the count value matches the set value of the compare register B1 when the binary counter 21b counts down.
  • the fourth delay circuit 64 does not perform a delay output operation at timing (1) to timing (3) and timing (5).
  • the fifth delay circuit 65 delays and outputs the input PWM signal by a delay time indicated by the set value of the time setting register 65a in the period starting from the timing (5). Perform delayed output operation.
  • Timing (5) is the timing at which the count value of the binary counter 21b is maximized (in other words, overflow timing) and the timing at which the count value is reset to 0 (in other words, underflow timing).
  • the fifth delay circuit 65 does not perform a delay output operation from timing (1) to timing (4).
  • Each of the five delay circuits starts a delay output operation based on the start signal notifying the timings (1) to (5).
  • Each of the five delay circuits outputs a completion signal to the commutation control circuit 66 when the completion time indicated by the setting value of the time setting register included in the delay circuit has elapsed, and stops the delay output operation.
  • Each of the five delay circuits outputs a high level signal to the AND circuit 67 and outputs a low level signal to the OR circuit 68 while the delay output operation is stopped.
  • each of the five delay circuits sends an input PWM signal (for example, base PWM01) for controlling the switching element (for example, SW01) to the delay circuit at a timing corresponding to the delay circuit.
  • the output is delayed by a set delay amount and output as an output PWM signal (for example, PWM01).
  • the AND circuit 67 outputs a logical product of the outputs of the five delay circuits.
  • the output of the AND circuit 67 is also described as an AND output.
  • the AND output corresponds to the first signal.
  • OR circuit 68 outputs the logical sum of the outputs of the five delay circuits.
  • the output of the OR circuit 68 is also described as an OR output.
  • the OR output corresponds to the second signal.
  • the multiplexer 69 is a selector that selectively outputs a fundamental wave output, an OR output, and an AND output that are input PWM signals based on the control of the commutation control circuit 66.
  • FIG. 12 is a flowchart of the operation example 1 of the commutation insertion circuit 60.
  • FIG. 13 is a diagram illustrating a relationship among the input PWM signal, the outputs of the five delay circuits, and the output PWM signal in the first operation example.
  • the commutation control circuit 66 switches the multiplexer 69 to the fundamental wave output. (S21).
  • the activation signal notifying the timing (1) is acquired by the five delay circuits and the commutation control circuit 66 (S22).
  • the activation signal notifying the timing (1) is acquired, for example, at the timing when the count value matches the set value of the compare register A1 when the binary counter 21b counts up.
  • the delay output operation by the first delay circuit 61 is performed (S23). Specifically, the first delay circuit 61 delays the input PWM signal by the delay time indicated by the set value of the time setting register 61a and outputs the delayed signal. The delayed input PWM signal is output to both the AND circuit 67 and the OR circuit 68.
  • the commutation control circuit 66 acquires the set value of the logic setting register 61c of the first delay circuit 61 as a logic instruction signal, and switches the output of the multiplexer 69 according to the set value (S24).
  • the commutation control circuit 66 switches the multiplexer 69 to the OR output.
  • the four delay circuits other than the first delay circuit 61 output a low level signal to the OR circuit 68. Accordingly, when the multiplexer 69 is switched to the OR output in step S24, as a result, the output to the OR circuit 68 of the first delay circuit 61 is used as it is as the output PWM signal.
  • the commutation control circuit 66 switches the multiplexer 69 to the AND output.
  • the four delay circuits other than the first delay circuit 61 output high level signals to the AND circuit 67. Therefore, when the multiplexer 69 is switched to the AND output in step S24, as a result, the output of the first delay circuit 61 to the AND circuit 67 is used as it is as the output PWM signal.
  • the first delay circuit 61 When the completion time indicated by the setting value of the time setting register 61a has elapsed from the timing (1), the first delay circuit 61 outputs a completion signal to the commutation control circuit 66 (S25).
  • the commutation control circuit 66 switches the multiplexer 69 to the fundamental wave output using the acquisition of the completion signal as a trigger (S26).
  • the activation signal notifying the timing (2) is acquired by the five delay circuits and the commutation control circuit 66 (S27).
  • the activation signal notifying the timing (2) is acquired, for example, at the timing when the count value matches the set value of the compare register A1 when the binary counter 21b counts down.
  • the delay output operation by the second delay circuit 62 is performed (S28). Specifically, the second delay circuit 62 delays the input PWM signal by the delay time indicated by the set value of the time setting register 62a and outputs the delayed signal. The delayed input PWM signal is output to both the AND circuit 67 and the OR circuit 68.
  • the commutation control circuit 66 acquires the set value of the logic setting register 62c of the second delay circuit 62 as a logic instruction signal, and switches the output of the multiplexer 69 according to the set value (S29).
  • the commutation control circuit 66 switches the multiplexer 69 to the OR output.
  • the four delay circuits other than the second delay circuit 62 output a low level signal to the OR circuit 68. Therefore, when the multiplexer 69 is switched to the OR output in step S29, as a result, the output to the OR circuit 68 of the second delay circuit 62 is used as it is as the output PWM signal.
  • the commutation control circuit 66 switches the multiplexer 69 to the AND output.
  • the four delay circuits other than the second delay circuit 62 output a high level signal to the AND circuit 67. Therefore, when the multiplexer 69 is switched to the AND output in step S29, as a result, the output of the second delay circuit 62 to the AND circuit 67 is used as it is as the output PWM signal.
  • the second delay circuit 62 When the completion time indicated by the setting value of the time setting register 62a has elapsed from the timing (2), the second delay circuit 62 outputs a completion signal to the commutation control circuit 66 (S30).
  • the commutation control circuit 66 switches the multiplexer 69 to the fundamental wave output with the completion signal being acquired as a trigger (S31). Thereafter, similar processing is performed at timings (3) to (5).
  • FIG. 14 is a flowchart of the operation example 2 of the commutation insertion circuit 60.
  • 15 and 16 are diagrams illustrating the relationship among the input PWM signal, the outputs of the five delay circuits, and the output PWM signal in the operation example 2.
  • the commutation control circuit 66 switches the multiplexer 69 to the fundamental wave output (S41), and in this state, the activation signal notifying the timing (1) is acquired by the five delay circuits and the commutation control circuit 66 (S42). Then, a delay output operation is performed by the first delay circuit 61 (S43), and the commutation control circuit 66 outputs the output of the multiplexer 69 as an OR output and an AND according to the set value of the logic setting register 61c of the first delay circuit 61. The output is switched to one of the outputs (S44).
  • an activation signal notifying timing (2) is acquired by the five delay circuits and the commutation control circuit 66 (S45). Then, a delay output operation is performed by the second delay circuit 62 (S46), and the commutation control circuit 66 outputs the output of the multiplexer 69 as an OR output and an AND according to the set value of the logic setting register 62c of the second delay circuit 62. Switching to one of the outputs (S47). That is, in the operation example 2, before the completion signal is output from the first delay circuit 61, the delay output operation by the second delay circuit 62 is performed. Therefore, commutation waveforms overlap.
  • step S47 when the OR output is selected in step S47, the output of the first delay circuit 61 and the output of the second delay circuit 62 are added by OR logic, and the AND output is selected in step S47.
  • the output of the first delay circuit 61 and the output of the second delay circuit 62 are added by AND logic. That is, commutation waveforms are automatically synthesized as shown in FIGS. FIG. 16 shows a case where the timing (2) is earlier than that in FIG.
  • the first delay circuit 61 outputs a completion signal to the commutation control circuit 66 (S48).
  • the commutation control circuit 66 switches the multiplexer 69 to the fundamental wave output.
  • the commutation control circuit 66 does not switch the output of the multiplexer 69 because the second delay circuit 62 is operating (S49).
  • the second delay circuit 62 outputs a completion signal to the commutation control circuit 66 (S50).
  • the commutation control circuit 66 switches the multiplexer 69 to the fundamental wave output by using the acquisition of the completion signal as a trigger (S51).
  • commutation waveforms are automatically synthesized when the commutation waveforms overlap.
  • the matrix converter control device 20 has a plurality of PWM signals (for example, base PWM01 to base PWM06) for controlling on and off of a plurality of switching elements (for example, SW01 to SW06) included in the matrix converter 10. ) Includes a plurality of delay circuits corresponding to the logic change timing ((1) to (5) in FIG. 7).
  • the plurality of delay circuits are the first delay circuit 61, the second delay circuit 62, the third delay circuit 63, the fourth delay circuit 64, and the fifth delay circuit 65.
  • Each of the plurality of delay circuits controls a target switching element (for example, SW01) included in the plurality of switching elements among the plurality of PWM signals in a period starting from a change timing corresponding to the delay circuit.
  • the target PWM signal (for example, base PWM01) is output after being delayed by a delay amount set for the delay circuit.
  • the matrix converter control device 20 Since the matrix converter control device 20 has a plurality of delay circuits corresponding to the logic change timings of the plurality of PWM signals, the control algorithm of the matrix converter control device 20 is simplified. Therefore, the matrix converter control device 20 can be realized as an inexpensive integrated circuit such as a highly versatile microcomputer.
  • the matrix converter control device 20 further outputs an AND circuit 67 that outputs a logical product of the outputs of the plurality of delay circuits as a first signal, and a logical sum of the outputs of the plurality of delay circuits as a second signal. And an OR circuit 68.
  • Such a matrix converter control device 20 can easily synthesize commutation waveforms when duplication of commutation waveforms occurs.
  • the enormous number of delay circuits required to cope with commutation duplication in the commutation insertion circuit 50 according to the comparative example is unnecessary. Nevertheless, the matrix converter control device 20 can realize all commutation patterns that will be updated in the future.
  • the matrix converter control device 20 since the matrix converter control device 20 has a versatile and simple configuration, it can be realized as an inexpensive integrated circuit such as a microcomputer.
  • the matrix converter control device 20 further outputs the target PWM signal to the target switching element, and outputs the signal output to the target switching element from the target PWM signal to the first signal and the second signal at each of the change timings.
  • a commutation control circuit 66 for switching to one of the signals is provided.
  • Such a matrix converter control device 20 can insert the commutation waveform generated by the delay circuit into the basic waveform of the target PWM signal by switching the signal.
  • the total number of delay circuits that use the target PWM signal as a signal processing target is five.
  • Such a matrix converter control device 20 can suppress an increase in circuit scale because the number of delay circuits for one PWM signal is narrowed down to five.
  • Such a matrix converter control device 20 can be realized as an inexpensive integrated circuit such as a microcomputer.
  • the change timing is determined based on a comparison between a count value that periodically increases and decreases and two threshold values having different values.
  • the two threshold values are, for example, a set value of the compare register A1 and a set value of the compare register B1.
  • Such a matrix converter control device 20 can determine the change timing based on the comparison between the count value and two threshold values having different values.
  • the power conversion system 100 includes a matrix converter control device 20 and a matrix converter 10.
  • Such a power conversion system 100 has the same effect as the matrix converter control device 20.
  • one commutation insertion circuit includes five delay circuits, but the total number of delay circuits included in one commutation insertion circuit is not limited to five.
  • the fifth delay circuit may be omitted, and the total number of delay circuits included in one commutation insertion circuit may be four.
  • the total number of delay circuits included in one commutation insertion circuit may be six or more.
  • the plurality of delay circuits only have to correspond to the logic change timing of the PWM signal, and the number is not particularly limited.
  • timing in the above embodiment does not need to be strictly interpreted. It may be interpreted as a period having a certain amount of timing in the above embodiment.
  • the circuit configuration described in the above embodiment is an example, and the present disclosure is not limited to the above circuit configuration. That is, similar to the circuit configuration described above, a circuit that can realize the characteristic function of the present disclosure is also included in the present disclosure.
  • a device in which an element such as a switching element (transistor), a resistance element, or a capacitor element is connected in series or in parallel to a certain element within a range in which a function similar to the circuit configuration described above can be realized is also disclosed in the present disclosure. included.
  • the components such as the control circuit are realized by hardware.
  • components such as a control circuit may be realized by executing a software program suitable for the components.
  • Components such as the control circuit may be realized by a program execution unit such as a CPU or a processor reading and executing a software program recorded on a recording medium such as a hard disk or a semiconductor memory.
  • another processing unit may execute a process executed by a specific processing unit.
  • the order of a plurality of processes may be changed, or a plurality of processes may be performed in parallel.
  • this indication may be realized as a control method of a matrix converter.
  • the matrix converter control device of the present disclosure is useful as a power conversion device that can generate AC power with a new frequency from an AC power supply.

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Abstract

マトリクスコンバータ制御装置は、マトリクスコンバータが有する複数のスイッチング素子のオン及びオフを制御するための複数の入力ＰＷＭ信号の論理の変化タイミングに対応する複数の遅延回路を備える。複数の遅延回路は、具体的には、第一遅延回路（６１）、第二遅延回路（６２）、第三遅延回路（６３）、第四遅延回路（６４）、及び、第五遅延回路（６５）である。複数の遅延回路のそれぞれは、当該遅延回路に対応する変化タイミングにおいて、入力ＰＷＭ信号を、当該遅延回路に対して設定された遅延量だけ遅延させて出力する。

Description

マトリクスコンバータ制御装置、及び、電力変換システム
　本開示は、マトリクスコンバータ制御装置、及び、これを用いた電力変換システムに関する。
　交流電源から新たな周波数の交流電力を生成することができる電力変換装置として、マトリクスコンバータが提案されている。特許文献１には、交流電源が低電圧になった場合でも、回転電機のトルク制御を行うことができるマトリクスコンバータが開示されている。
特開２０１６－２２０３２４号公報
　マトリクスコンバータは、多くのスイッチング素子を備えるため、マトリクスコンバータを制御するための制御アルゴリズムは複雑である。したがって、汎用の集積回路などでマトリクスコンバータを制御することは難しく、カスタマイズされた集積回路などが必要となる。
　本開示は、汎用性が高められたマトリクスコンバータ制御装置、及び、これを備える電力変換システムを提供する。
　本開示の一態様に係るマトリクスコンバータ制御装置は、マトリクスコンバータが有する複数のスイッチング素子のオン及びオフを制御するための複数のＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）信号の論理の変化タイミングに対応する複数の遅延回路を備え、前記複数の遅延回路のそれぞれは、当該遅延回路に対応する前記変化タイミングを起点とする期間において、前記複数のＰＷＭ信号のうち、前記複数のスイッチング素子に含まれる対象スイッチング素子を制御するための対象ＰＷＭ信号を、当該遅延回路に対して設定された遅延量だけ遅延させて出力する。
　本開示の一態様に係る電力変換システムは、前記マトリクスコンバータ制御装置と、前記マトリクスコンバータとを備える。
　本開示によれば、汎用性の高い、マトリクスコンバータ制御装置、及び、これを備える電力変換システムが実現される。
図１は、実施の形態に係るマトリクスコンバータ制御システムの概略構成を示す図である。 図２は、マトリクスコンバータの一部を示す図である。 図３は、ＰＷＭ０１～ＰＷＭ０４の論理の切り替えタイミングの一例を示す図である。 図４は、電圧転流方式におけるＰＷＭ０１～ＰＷＭ０４の論理の切り替えタイミングの一例を示す図である。 図５は、電流転流方式におけるＰＷＭ０１～ＰＷＭ０４の論理の切り替えタイミングの一例を示す図である。 図６は、実施の形態に係るマトリクスコンバータ制御装置の構成を示す図である。 図７は、６種類の基本波形を説明するための図である。 図８は、比較例に係る転流挿入回路の構成を示す図である。 図９は、比較例に係る転流挿入回路の動作のフローチャートである。 図１０は、転流波形の重複を説明するための図である。 図１１は、実施の形態に係る転流挿入回路の構成を示す図である。 図１２は、実施の形態に係る転流挿入回路の動作例１のフローチャートである。 図１３は、動作例１における、入力ＰＷＭ信号、５つの遅延回路の出力、及び、出力ＰＷＭ信号の関係を示す図である。 図１４は、実施の形態に係る転流挿入回路の動作例２のフローチャートである。 図１５は、動作例２における、入力ＰＷＭ信号、５つの遅延回路の出力、及び出力ＰＷＭ信号の関係を示す第一の図である。 図１６は、動作例２における、入力ＰＷＭ信号、５つの遅延回路の出力、及び出力ＰＷＭ信号の関係を示す第二の図である。
　以下、実施の形態にについて、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。
　（実施の形態）
　［全体構成］
　以下、実施の形態に係る電力変換システムの構成について図面を用いて説明する。図１は、実施の形態に係る電力変換システムの概略構成を示す図である。
　図１に示されるように、実施の形態に係る電力変換システム１００は、マトリクスコンバータ１０と、マトリクスコンバータ制御装置２０とを備える。また、図１では、三相交流電源３０、及び、電動機４０も図示されている。
　マトリクスコンバータ１０は、三相交流電源３０から得られる三相交流電力を周波数または電圧が異なる交流電力に変換する電力変換回路である。マトリクスコンバータ１０は、電動機４０の第一線（Ｕ）、第二線（Ｖ）、及び、第三線（Ｗ）のそれぞれに対して、６つのスイッチング素子（以下、ＳＷと簡略化して記載する）を備える。
　マトリクスコンバータ１０は、例えば、電動機４０の第一線（Ｕ）に対してＳＷ０１、ＳＷ０２、ＳＷ０３、ＳＷ０４、ＳＷ０５、及び、ＳＷ０６を備える。ＳＷ０１及びＳＷ０２の組は、三相交流電源３０の第一線（Ｒ）と電動機４０の第一線（Ｕ）との電気的な接続をオン及びオフする双方向スイッチを構成する。ＳＷ０３及びＳＷ０４の組は、三相交流電源３０の第二線（Ｓ）と電動機４０の第一線（Ｕ）との電気的な接続をオン及びオフする双方向スイッチを構成する。ＳＷ０５及びＳＷ０６の組は、三相交流電源３０の第三線（Ｔ）と電動機４０の第一線（Ｕ）との電気的な接続をオン及びオフする双方向スイッチを構成する。
　同様に、マトリクスコンバータ１０は、電動機４０の第二線（Ｖ）に対してＳＷ０７、ＳＷ０８、ＳＷ０９、ＳＷ１０、ＳＷ１１、及び、ＳＷ１２を備える。マトリクスコンバータ１０は、電動機４０の第三線（Ｗ）に対してＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６、ＳＷ１７、及び、ＳＷ１８を備える。
　マトリクスコンバータ制御装置２０は、ＳＷ０１～ＳＷ１８のオン及びオフを制御するためのＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）出力信号として、ＰＷＭ０１～ＰＷＭ１８を出力する。なお、ＳＷとＰＷＭとは数字によって対応関係が定められ、例えば、ＳＷ０１はＰＷＭ０１によってオン及びオフされる。以下では、ＰＷＭがハイレベルの場合にＳＷがオンし、ＰＷＭがローレベルの場合にＳＷがオフするとして説明が行われる。
　このような電力変換システム１００は、交流電力の変換回数が１回で済むため高効率である利点を有する。また、電力変換システム１００は、ＤＣ整流を行わないため、高調波電流が抑制される利点を有する。また、電力変換システム１００は、三相インバータシステムにおいて必要な電解コンデンサを有していない。電界コンデンサは、比較的寿命が短く、三相インバータシステム全体の２０～４０％の体積を占める場合もある。したがって、電力変換システム１００は、長寿命化が可能である利点、及び、小型化が図れる利点も有する。
　ところで、マトリクスコンバータ制御装置２０は、転流制御を行う。図２に示されるように、転流制御において、マトリクスコンバータ制御装置２０は、オフ状態のＳＷ０１及びＳＷ０２をオン状態に切り替え、かつ、オン状態のＳＷ０３及びＳＷ０４をオフ状態に切り替える。図２は、マトリクスコンバータ１０の一部を示す図である。
　このような転流制御において、マトリクスコンバータ制御装置２０は、図３に示されるようにＰＷＭ０１～ＰＷＭ０４の論理を同時に変更することにより、ＳＷ０１及びＳＷ０２のオン、及び、ＳＷ０３及びＳＷ０４のオフを同時に行うことはできない。図３は、ＰＷＭ０１～ＰＷＭ０４の論理の切り替えタイミングの一例を示す図である。
　ＳＷ０１及びＳＷ０２のオンとＳＷ０３及びＳＷ０４のオフとが同時に行われると、ＳＷ０１～ＳＷ０４が瞬間的に全てオン（短絡）となり、第一線（Ｕ）及び第二線（Ｓ）の短絡が生じる可能性がある。また、ＳＷ０１～ＳＷ０４が瞬間的に全てオフ（開放）となり、電動機４０からの還流経路が無くなってしまう可能性もある。つまり、ＳＷ０１及びＳＷ０２のオン、及び、ＳＷ０３及びＳＷ０４のオフが同時に行われると、マトリクスコンバータ１０が破壊されてしまう可能性がある。
　そこで、マトリクスコンバータ制御装置２０は、転流制御において、ＰＷＭ０１～ＰＷＭ０４の論理の変化タイミングをずらす。マトリクスコンバータ制御装置２０は、例えば、電圧の大小を基準に転流を行う場合には図４に示されるようなタイミングでＰＷＭ０１～ＰＷＭ０４の論理の切り替えることにより、ＳＷ０１及びＳＷ０２のオンとＳＷ０３及びＳＷ０４のオフとを行う。図４は、電圧転流方式におけるＰＷＭ０１～ＰＷＭ０４の論理の切り替えタイミングの一例を示す図である。また、マトリクスコンバータ制御装置２０は、電流の向きを基準に転流を行う場合には図５に示されるようなタイミングでＰＷＭ０１～ＰＷＭ０４の論理の切り替えることにより、ＳＷ０１及びＰＷＭ０２のオンとＳＷ０３及びＳＷ０４のオフとを行う。図５は、電流転流方式におけるＰＷＭ０１～ＰＷＭ０４の論理の切り替えタイミングの一例を示す図である。
　なお、図３及び図４の例では、タイミングｔ１～タイミングｔ２、タイミングｔ２～タイミングｔ３、タイミングｔ３～タイミングｔ４の３タイムステップで転流が行われているが、４タイムステップ以上で転流が行われる場合もある。
　［マトリクスコンバータ制御装置の構成］
　次に、マトリクスコンバータ制御装置２０の構成について詳細に説明する。図６は、マトリクスコンバータ制御装置２０の構成を示す図である。
　図６に示されるように、マトリクスコンバータ制御装置２０は、周期制御回路２１と、第一基本波形生成回路２２と、第二基本波形生成回路２３と、第三基本波形生成回路２４と、転流挿入回路０１～転流挿入回路１８とを備える。
　周期制御回路２１は、周期レジスタ２１ａ及びバイナリカウンタ２１ｂを有する。バイナリカウンタ２１ｂは、周期レジスタ２１ａに格納された設定値までカウントアップを行い、カウントアップの終了後は、周期レジスタ２１ａに格納された設定値までカウントダウンを行う。バイナリカウンタ２１ｂは、このような動作を繰り返す。つまり、バイナリカウンタ２１ｂが出力するカウント値は、増加及び減少を周期的に繰り返す。バイナリカウンタ２１ｂは、カウント値を第一比較回路２２ａ、第二比較回路２３ａ、及び、第三比較回路２４ａのそれぞれに出力する。
　第一基本波形生成回路２２は、コンペアレジスタＡ１と、コンペアレジスタＢ１と、第一比較回路２２ａとを備える。第一比較回路２２ａは、バイナリカウンタ２１ｂから出力されるカウント値と、コンペアレジスタＡ１の設定値と、コンペアレジスタＢ１の設定値とを比較することにより、６種類の基本波形を生成する。図７は、６種類の基本波形を説明するための図である。図７に示される三角波は、バイナリカウンタ２１ｂから出力されるカウント値を示す。コンペアＡ１は、コンペアレジスタＡ１の設定値を示し、コンペアＢ１は、コンペアレジスタＢ１の設定値を示す。ベースＰＷＭ０１～ベースＰＷＭ０６は、第一比較回路２２ａによって生成される６種類の基本波形である。ベースＰＷＭ０１～ベースＰＷＭ０６は、転流挿入回路０１～転流挿入回路０６に１対１で対応し、第一比較回路２２ａは、ベースＰＷＭ０１～ベースＰＷＭ０６のそれぞれを対応する転流挿入回路に出力する。なお、ベースＰＷＭは、入力ＰＷＭ信号とも記載される。
　第二基本波形生成回路２３は、コンペアレジスタＡ２と、コンペアレジスタＢ２と、第二比較回路２３ａとを備える。第三基本波形生成回路２４は、コンペアレジスタＡ３と、コンペアレジスタＢ３と、第三比較回路２４ａとを備える。第二基本波形生成回路２３、及び、第三基本波形生成回路２４の構成は、第一基本波形生成回路２２と同様の構成であり、詳細な説明が省略される。
　転流挿入回路０１は、ベースＰＷＭ０１を入力ＰＷＭ信号として、ベースＰＷＭ０１の論理の変化タイミングを遅延させたＰＷＭ０１を出力する。これにより、上記図４または図５のように、ＰＷＭ０１の論理の変化タイミングと、ＰＷＭ０２～ＰＷＭ０４の論理の変化タイミングとをずらすことができる。なお、遅延は０の場合もある。転流挿入回路０２～転流挿入回路１８についても同様である。
　［比較例に係る転流挿入回路の構成及び動作］
　マトリクスコンバータ制御装置２０が備える転流挿入回路の構成及び動作を説明する前に、比較例に係る転流挿入回路の構成及び動作について説明する。図８は、比較例に係る転流挿入回路の構成を示す図である。図９は、比較例に係る転流挿入回路の動作のフローチャートである。
　図８に示されるように、比較例に係る転流挿入回路５０は、複数の遅延回路（具体的には、遅延回路１～ｎ）と、転流制御回路５１と、転流動作選択レジスタ５２と、転流時間設定レジスタ５３と、マルチプレクサ５４とを備える。
　複数の遅延回路のそれぞれは、当該遅延回路に対してあらかじめ定められた遅延量だけ入力ＰＷＭ信号を遅延させて常時出力している。
　転流制御回路５１は、通常、マルチプレクサ５４を制御することにより入力ＰＷＭ信号をそのまま出力している（Ｓ１１）。転流制御回路５１は、入力ＰＷＭ信号の論理が変化したか否かを判定する（Ｓ１２）。転流制御回路５１は、入力ＰＷＭ信号の論理が変化するまでは（Ｓ１２でＮｏ）、入力ＰＷＭ信号をそのまま出力する（Ｓ１１）。転流制御回路５１は、入力ＰＷＭ信号の論理が変化すると（Ｓ１２でＹｅｓ）、転流動作選択レジスタ５２の設定値に応じて複数の遅延回路１～ｎのいずれかを選択し、マルチプレクサ５４を制御することにより、選択した遅延回路から出力される信号を出力ＰＷＭ信号として出力する（Ｓ１３）。
　次に、転流制御回路５１は、入力ＰＷＭ信号の論理が変化してから転流時間設定レジスタ５３の設定値によって定められる時間が経過したか否かを判定する（Ｓ１４）。転流制御回路５１は、入力ＰＷＭ信号の論理が変化してから転流時間設定レジスタ５３の設定値によって定められる時間が経過するまでは（Ｓ１４でＮｏ）、選択した遅延回路から出力される信号を出力ＰＷＭ信号として出力する（Ｓ１３）。転流制御回路５１は、入力ＰＷＭ信号の論理が変化してから転流時間設定レジスタ５３の設定値によって定められる時間が経過したと判定すると（Ｓ１４でＹｅｓ）、マルチプレクサ５４を制御することにより、入力ＰＷＭ信号をそのまま出力する（Ｓ１１）。
　このような比較例に係る転流挿入回路５０においては、転流波形（つまり、図４及び図５に示される波形。言い換えれば、転流パターン。）の数に対応して多くの遅延回路が必要となる。これまでに様々な転流波形が提案されており、今後も新たな転流波形が提案されると予想されるため、様々な転流波形に対応するために必要な遅延回路の数は膨大となる。したがって、全ての転流波形に対応した転流挿入回路５０を実現することは難しく、実際には、転流波形が限定される。転流波形が限定されると、マトリクスコンバータ制御装置２０の汎用性が低下する。また、効率的な電力変化を実現できない可能性がある。
　また、比較例に係る転流挿入回路５０は、転流波形の重複に対する対応も困難である。図１０は、転流波形の重複を説明するための図である。図１０の（ａ）に示されるように、入力ＰＷＭ信号の論理が変化する時間間隔Ｔが長い場合には、最初の論理変化時の転流波形Ｗ１と、次の論理変化時の転流波形Ｗ２とが重複することはない。しかしながら、図１０の（ｂ）～（ｄ）に示されるように、入力ＰＷＭ信号の論理が変化する時間間隔Ｔが長い場合には、最初の論理変化時の転流波形Ｗ１と、次の論理変化時の転流波形Ｗ２とが重複する。この場合、転流波形Ｗ１及び転流波形Ｗ２のどちらかを無視するのではなく、転流波形Ｗ１及び転流波形Ｗ２合成した波形が必要となる。ところが、図１０の（ｂ）～（ｄ）に示されるように、時間間隔Ｔの長さによって重複させた波形が異なるため、重複させた転流波形を全て網羅するためには膨大な数の遅延回路が必要となる。
　以上比較例に係る転流挿入回路５０を参照して説明したように、マトリクスコンバータ制御装置２０が備える転流挿入回路は、複数の転流波形に対応する必要がある。また、マトリクスコンバータ制御装置２０が備える転流挿入回路は、転流波形の重複に対応する必要がある。全ての転流波形を準備することはコスト面で難しく、用途に応じて転流波形を限定した転流挿入回路が用いられることが一般的である。また、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）のような高価なプログラマブルロジック回路を使って転流挿入回路を実現し、用途に応じて転流波形を変更する場合もある。
　［実施の形態に係る転流挿入回路の構成］
　このような課題を鑑み、マトリクスコンバータ制御装置２０には図１１に示される転流挿入回路６０が用いられている。図１１は、実施の形態に係る転流挿入回路６０の構成を示す図である。
　転流挿入回路６０は、第一遅延回路６１、第二遅延回路６２、第三遅延回路６３、第四遅延回路６４、及び、第五遅延回路６５の５つの遅延回路と、転流制御回路６６と、ＡＮＤ回路６７と、ＯＲ回路６８と、マルチプレクサ６９とを備える。
　なお、以下の説明では、転流挿入回路６０は、図６の転流挿入回路０１に相当するものとして説明が行われる。つまり、転流挿入回路６０の制御対象は、ＳＷ０１であり、図１１における入力ＰＷＭ信号は、ベースＰＷＭ０１であり、図１１における出力ＰＷＭ信号は、ＰＷＭ０１である。なお、マトリクスコンバータ制御装置２０においては、転流挿入回路０２～転流挿入回路１８についても転流挿入回路６０と同様の構成である。
　５つの遅延回路のそれぞれは、時間設定レジスタと、論理設定レジスタと、出力生成回路とを備える。５つの遅延回路は、図７のベースＰＷＭ０１～ベースＰＷＭ０６の論理の変化タイミング（１）～タイミング（５）に１対１で対応する。５つの遅延回路は、転流波形を出力するタイミングが異なる。
　第一遅延回路６１（より具体的には、出力生成回路６１ｂ）は、タイミング（１）を起点とする期間（具体的には、後述の完了時間が経過するまでの一定の期間）において入力ＰＷＭ信号を時間設定レジスタ６１ａの設定値が示す遅延時間だけ遅延させて出力する遅延出力動作を行う。なお、遅延時間は０であってもよく、本明細書中では、遅延させて出力するには遅延時間０だけ遅延させて（つまり、遅延させないで）出力する場合が含まれる。第一遅延回路６１は、タイミング（２）～タイミング（５）においては遅延出力動作を行わない。タイミング（１）は、バイナリカウンタ２１ｂのカウントアップ時にカウント値とコンペアレジスタＡ１の設定値とが一致するタイミングである。
　第二遅延回路６２（より具体的には、出力生成回路６２ｂ）は、タイミング（２）を起点とする期間において入力ＰＷＭ信号を時間設定レジスタ６２ａの設定値が示す遅延時間だけ遅延させて出力する遅延出力動作を行う。タイミング（２）は、バイナリカウンタ２１ｂのカウントダウン時にカウント値とコンペアレジスタＡ１の設定値とが一致するタイミングである。第二遅延回路６２は、タイミング（１）、タイミング（３）～タイミング（５）においては遅延出力動作を行わない。
　第三遅延回路６３（より具体的には、出力生成回路６３ｂ）は、タイミング（３）を起点とする期間において入力ＰＷＭ信号を時間設定レジスタ６３ａの設定値が示す遅延時間だけ遅延させて出力する遅延出力動作を行う。タイミング（３）は、バイナリカウンタ２１ｂのカウントアップ時にカウント値とコンペアレジスタＢ１の設定値とが一致するタイミングである。第三遅延回路６３は、タイミング（１）、タイミング（２）、タイミング（４）、タイミング（５）においては遅延出力動作を行わない。
　第四遅延回路６４（より具体的には、出力生成回路６４ｂ）は、タイミング（４）を起点とする期間において入力ＰＷＭ信号を時間設定レジスタ６４ａの設定値が示す遅延時間だけ遅延させて出力する遅延出力動作を行う。タイミング（４）は、バイナリカウンタ２１ｂのカウントダウン時にカウント値とコンペアレジスタＢ１の設定値とが一致するタイミングである。第四遅延回路６４は、タイミング（１）～タイミング（３）、タイミング（５）においては遅延出力動作を行わない。
　第五遅延回路６５（より具体的には、出力生成回路６５ｂ）は、タイミング（５）を起点とする期間において入力ＰＷＭ信号を時間設定レジスタ６５ａの設定値が示す遅延時間だけ遅延させて出力する遅延出力動作を行う。タイミング（５）は、バイナリカウンタ２１ｂのカウント値が最大となるタイミング（言い換えれば、オーバーフロータイミング）、及び、カウント値が０にリセットされたタイミング（言い換えれば、アンダーフロータイミング）である。第五遅延回路６５は、タイミング（１）～タイミング（４）においては遅延出力動作を行わない。
　５つの遅延回路のそれぞれは、タイミング（１）～（５）を通知する起動信号に基づいて遅延出力動作を開始する。また、５つの遅延回路のそれぞれは、当該遅延回路が有する時間設定レジスタの設定値が示す完了時間が経過すると、完了信号を転流制御回路６６に出力し、遅延出力動作を停止する。５つの遅延回路のそれぞれは、遅延出力動作の停止中に、ＡＮＤ回路６７にはハイレベルの信号を出力し、ＯＲ回路６８にはローレベルの信号を出力する。
　このように、５つの遅延回路のそれぞれは、当該遅延回路に対応するタイミングにおいて、スイッチング素子（例えば、ＳＷ０１）を制御するための入力ＰＷＭ信号（例えば、ベースＰＷＭ０１）を、当該遅延回路に対して設定された遅延量だけ遅延させて出力ＰＷＭ信号（例えば、ＰＷＭ０１）として出力する。
　ＡＮＤ回路６７は、５つの遅延回路の出力の論理積を出力する。ＡＮＤ回路６７の出力は、ＡＮＤ出力とも記載される。ＡＮＤ出力は、第一信号に相当する。
　ＯＲ回路６８は、５つの遅延回路の出力の論理和を出力する。ＯＲ回路６８の出力は、ＯＲ出力とも記載される。ＯＲ出力は、第二信号に相当する。
　マルチプレクサ６９は、転流制御回路６６の制御に基づいて、入力ＰＷＭ信号そのものである基本波出力、ＯＲ出力、及び、ＡＮＤ出力を選択的に出力するセレクタである。
　［実施の形態に係る転流挿入回路の動作例１］
　次に、転流挿入回路６０の動作例１について説明する。図１２は、転流挿入回路６０の動作例１のフローチャートである。図１３は、動作例１における、入力ＰＷＭ信号、５つの遅延回路の出力、及び、出力ＰＷＭ信号の関係を示す図である。
　まず、転流制御回路６６は、マルチプレクサ６９を基本波出力に切り替える。（Ｓ２１）。この状態で、タイミング（１）を通知する起動信号が５つの遅延回路及び転流制御回路６６によって取得される（Ｓ２２）。タイミング（１）を通知する起動信号は、例えば、バイナリカウンタ２１ｂのカウントアップ時にカウント値とコンペアレジスタＡ１の設定値とが一致したタイミングで取得される。
　そうすると、第一遅延回路６１による遅延出力動作が行われる（Ｓ２３）。第一遅延回路６１は、具体的には、入力ＰＷＭ信号を時間設定レジスタ６１ａの設定値が示す遅延時間だけ遅延させて出力する。遅延された入力ＰＷＭ信号は、ＡＮＤ回路６７及びＯＲ回路６８の両方に出力される。
　転流制御回路６６は、第一遅延回路６１の論理設定レジスタ６１ｃの設定値を論理指示信号として取得し、当該設定値に応じてマルチプレクサ６９の出力を切り替える（Ｓ２４）。
　論理設定レジスタ６１ｃの設定値がＯＲ出力を示す場合には、転流制御回路６６は、マルチプレクサ６９をＯＲ出力に切り替える。図１３の（ａ）に示されるように、上記ステップＳ２２においては、第一遅延回路６１以外の４つの遅延回路は、ＯＲ回路６８にはローレベルの信号を出力している。したがって、ステップＳ２４においてマルチプレクサ６９がＯＲ出力に切り替えられた場合には、結果として第一遅延回路６１のＯＲ回路６８への出力がそのまま出力ＰＷＭ信号として使用される。
　一方、論理設定レジスタ６１ｃの設定値がＡＮＤ出力を示す場合には、転流制御回路６６は、マルチプレクサ６９をＡＮＤ出力に切り替える。図１３の（ｂ）に示されるように、上記ステップＳ２２においては、第一遅延回路６１以外の４つの遅延回路は、ＡＮＤ回路６７にはハイレベルの信号を出力している。したがって、ステップＳ２４においてマルチプレクサ６９がＡＮＤ出力に切り替えられた場合には、結果として第一遅延回路６１のＡＮＤ回路６７への出力がそのまま出力ＰＷＭ信号として使用される。
　タイミング（１）を起点として時間設定レジスタ６１ａの設定値が示す完了時間が経過すると、第一遅延回路６１は完了信号を転流制御回路６６に出力する（Ｓ２５）。転流制御回路６６は、完了信号を取得したことをトリガとして、マルチプレクサ６９を基本波出力に切り替える（Ｓ２６）。この状態で、タイミング（２）を通知する起動信号が５つの遅延回路及び転流制御回路６６によって取得される（Ｓ２７）。タイミング（２）を通知する起動信号は、例えば、バイナリカウンタ２１ｂのカウントダウン時にカウント値とコンペアレジスタＡ１の設定値とが一致したタイミングで取得される。
　そうすると、第二遅延回路６２による遅延出力動作が行われる（Ｓ２８）。第二遅延回路６２は、具体的には、入力ＰＷＭ信号を時間設定レジスタ６２ａの設定値が示す遅延時間だけ遅延させて出力する。遅延された入力ＰＷＭ信号は、ＡＮＤ回路６７及びＯＲ回路６８の両方に出力される。
　転流制御回路６６は、第二遅延回路６２の論理設定レジスタ６２ｃの設定値を論理指示信号として取得し、当該設定値に応じてマルチプレクサ６９の出力を切り替える（Ｓ２９）。
　論理設定レジスタ６２ｃの設定値がＯＲ出力を示す場合には、転流制御回路６６は、マルチプレクサ６９をＯＲ出力に切り替える。図１３の（ａ）に示されるように、上記ステップＳ２８においては、第二遅延回路６２以外の４つの遅延回路は、ＯＲ回路６８にはローレベルの信号を出力している。したがって、ステップＳ２９においてマルチプレクサ６９がＯＲ出力に切り替えられた場合には、結果として第二遅延回路６２のＯＲ回路６８への出力がそのまま出力ＰＷＭ信号として使用される。
　一方、論理設定レジスタ６２ｃの設定値がＡＮＤ出力を示す場合には、転流制御回路６６は、マルチプレクサ６９をＡＮＤ出力に切り替える。図１３の（ｂ）に示されるように、上記ステップＳ２８においては、第二遅延回路６２以外の４つの遅延回路は、ＡＮＤ回路６７にはハイレベルの信号を出力している。したがって、ステップＳ２９においてマルチプレクサ６９がＡＮＤ出力に切り替えられた場合には、結果として第二遅延回路６２のＡＮＤ回路６７への出力がそのまま出力ＰＷＭ信号として使用される。
　タイミング（２）を起点として時間設定レジスタ６２ａの設定値が示す完了時間が経過すると、第二遅延回路６２は完了信号を転流制御回路６６に出力する（Ｓ３０）。転流制御回路６６は、完了信号を取得したことをトリガとして、マルチプレクサ６９を基本波出力に切り替える（Ｓ３１）。以降、タイミング（３）～（５）などにおいても同様の処理が行われる。
　［実施の形態に係る転流挿入回路の動作例２］
　動作例１で説明されたように、ＡＮＤ回路６７及びＯＲ回路６８は、転流波形の重複が生じない場合には、出力ＰＷＭ信号に影響を与えない。しかしながら、２つの転流波形の重複が生じる場合には、ＡＮＤ回路６７及びＯＲ回路６８は２つの転流波形を重複した波形を生成する。以下、このような転流挿入回路６０の動作例２について説明する。図１４は、転流挿入回路６０の動作例２のフローチャートである。図１５及び図１６は、動作例２における、入力ＰＷＭ信号、５つの遅延回路の出力、及び出力ＰＷＭ信号の関係を示す図である。
　図１４のステップＳ４１～ステップＳ４４は、動作例１と同様である。転流制御回路６６は、マルチプレクサ６９を基本波出力に切り替え（Ｓ４１）、この状態でタイミング（１）を通知する起動信号が５つの遅延回路及び転流制御回路６６によって取得される（Ｓ４２）。そうすると、第一遅延回路６１による遅延出力動作が行われ（Ｓ４３）、転流制御回路６６は、第一遅延回路６１の論理設定レジスタ６１ｃの設定値に応じてマルチプレクサ６９の出力をＯＲ出力及びＡＮＤ出力のいずれかに切り替える（Ｓ４４）。
　次に、タイミング（２）を通知する起動信号が５つの遅延回路及び転流制御回路６６によって取得される（Ｓ４５）。そうすると、第二遅延回路６２による遅延出力動作が行われ（Ｓ４６）、転流制御回路６６は、第二遅延回路６２の論理設定レジスタ６２ｃの設定値に応じてマルチプレクサ６９の出力をＯＲ出力及びＡＮＤ出力のいずれかに切り替える（Ｓ４７）。つまり、動作例２では、第一遅延回路６１から完了信号が出力される前に第二遅延回路６２による遅延出力動作が行われる。したがって、転流波形の重複が生じる。ここで、ステップＳ４７でＯＲ出力が選択されている場合には、第一遅延回路６１の出力及び第二遅延回路６２の出力は、ＯＲ論理で加算され、ステップＳ４７でＡＮＤ出力が選択されている場合には、第一遅延回路６１の出力及び第二遅延回路６２の出力は、ＡＮＤ論理で加算される。つまり、図１５及び図１６に示されるように自動的に転流波形の合成が行われる。なお、図１６は、図１５よりもタイミング（２）が早いケースを示している。
　その後、第一遅延回路６１は完了信号を転流制御回路６６に出力する（Ｓ４８）。動作例１であれば、転流制御回路６６は、マルチプレクサ６９を基本波出力に切り替える。これに対し、動作例２では、転流制御回路６６は、第二遅延回路６２が動作中であるため、マルチプレクサ６９の出力の切り替えを行わない（Ｓ４９）。
　その後、第二遅延回路６２は完了信号を転流制御回路６６に出力する（Ｓ５０）。転流制御回路６６は、完了信号を取得したことをトリガとして、マルチプレクサ６９を基本波出力に切り替える（Ｓ５１）。
　以上説明したように、転流挿入回路６０によれば、転流波形が重複する場合に自動的に転流波形の合成が行われる。
　［効果等］
　以上説明したように、マトリクスコンバータ制御装置２０は、マトリクスコンバータ１０が有する複数のスイッチング素子（例えば、ＳＷ０１～ＳＷ０６）のオン及びオフを制御するための複数のＰＷＭ信号（例えば、ベースＰＷＭ０１～ベースＰＷＭ０６）の論理の変化タイミング（図７の（１）～（５））に対応する複数の遅延回路を備える。上記実施の形態では、複数の遅延回路は、第一遅延回路６１、第二遅延回路６２、第三遅延回路６３、第四遅延回路６４、及び、第五遅延回路６５である。複数の遅延回路のそれぞれは、当該遅延回路に対応する変化タイミングを起点とする期間において、複数のＰＷＭ信号のうち、複数のスイッチング素子に含まれる対象スイッチング素子(例えば、ＳＷ０１)を制御するための対象ＰＷＭ信号(例えば、ベースＰＷＭ０１)を、当該遅延回路に対して設定された遅延量だけ遅延させて出力する。
　このようなマトリクスコンバータ制御装置２０は、複数のＰＷＭ信号の論理の変化タイミングに対応して複数の遅延回路を有しているため、マトリクスコンバータ制御装置２０の制御アルゴリズムが簡素化される。したがって、マトリクスコンバータ制御装置２０は、汎用性が高いマイクロコンピュータなどの安価な集積回路として実現可能である。
　また、例えば、マトリクスコンバータ制御装置２０は、さらに、複数の遅延回路の出力の論理積を第一信号として出力するＡＮＤ回路６７と、複数の遅延回路の出力の論理和を第二信号として出力するＯＲ回路６８とを備える。
　このようなマトリクスコンバータ制御装置２０は、転流波形の重複が生じるような場合に、転流波形を容易に合成することができる。マトリクスコンバータ制御装置２０では、比較例に係る転流挿入回路５０において転流の重複に対応するために必要だった膨大な数の遅延回路が不要である。それにもかかわらず、マトリクスコンバータ制御装置２０は、今後も更新されていく全ての転流パターンを実現することが可能となる。また、マトリクスコンバータ制御装置２０は、汎用性が高く簡素な構成を有するため、マイクロコンピュータなどの安価な集積回路として実現できる。
　また、例えば、マトリクスコンバータ制御装置２０は、さらに、対象ＰＷＭ信号を対象スイッチング素子に出力し、上記変化タイミングのそれぞれにおいて、対象スイッチング素子に出力される信号を対象ＰＷＭ信号から第一信号及び第二信号のいずれかに切り替える転流制御回路６６を備える。
　このようなマトリクスコンバータ制御装置２０は、上記信号の切り替えによって、対象ＰＷＭ信号の基本波形に、遅延回路によって生成される転流波形を挿入することができる。
　また、例えば、対象ＰＷＭ信号を信号処理の対象とする複数の遅延回路の総数は、５つである。
　このようなマトリクスコンバータ制御装置２０は、１つのＰＷＭ信号に対する遅延回路の数が５つに絞り込まれているため、回路規模の増大を抑制することができる。このようなマトリクスコンバータ制御装置２０は、マイクロコンピュータなどの安価な集積回路として実現可能である。
　また、例えば、上記変化タイミングは、増加及び減少を周期的に繰り返すカウント値と、値の異なる２つの閾値との比較に基づいて定められる。２つの閾値は、例えば、コンペアレジスタＡ１の設定値、及び、コンペアレジスタＢ１の設定値である。
　このようなマトリクスコンバータ制御装置２０は、カウント値と、値の異なる２つの閾値との比較に基づいて変化タイミングを定めることができる。
　また、電力変換システム１００は、マトリクスコンバータ制御装置２０と、マトリクスコンバータ１０とを備える。
　このような電力変換システム１００は、マトリクスコンバータ制御装置２０と同様の効果を奏する。
　（他の実施の形態）
　以上、実施の形態について説明したが、本開示は、上記実施の形態に限定されるものではない。
　例えば、上記実施の形態では、１つの転流挿入回路は、５つの遅延回路を備えたが、１つの転流挿入回路が備える遅延回路の総数は、５つに限定されない。例えば、第五遅延回路が省略され、１つの転流挿入回路が備える遅延回路の総数は４つであってもよい。１つの転流挿入回路が備える遅延回路の総数は６つ以上であってもよい。複数の遅延回路は、ＰＷＭ信号の論理の変化タイミングに対応していればよく、個数については特に限定されない。
　また、上記実施の形態におけるタイミングの用語は、厳密に解釈される必要はない。上記実施の形態におけるタイミングある程度の幅を持った期間として解釈されてもよい。
　また、上記実施の形態で説明された回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、または容量素子等の素子が接続されたものも本開示に含まれる。
　また、上記実施の形態において、制御回路等の構成要素は、ハードウェアによって実現された。しかしながら、制御回路等の構成要素は、当該構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。制御回路等の構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
　また、上記実施の形態において、特定の処理部が実行する処理を別の処理部が実行してもよい。また、上記実施の形態において説明された動作例において、複数の処理の順序が変更されてもよいし、複数の処理が並行して行われてもよい。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、マトリクスコンバータの制御方法として実現されてもよい。
　本開示のマトリクスコンバータ制御装置は、交流電源から新たな周波数の交流電力を生成することができる電力変換装置として有用である。
　１０　マトリクスコンバータ
　２０　マトリクスコンバータ制御装置
　２１　周期制御回路
　２１ａ　周期レジスタ
　２１ｂ　バイナリカウンタ
　２２　第一基本波形生成回路
　２２ａ　第一比較回路
　２３　第二基本波形生成回路
　２３ａ　第二比較回路
　２４　第三基本波形生成回路
　２４ａ　第三比較回路
　３０　三相交流電源
　４０　電動機
　５０　転流挿入回路
　５１　転流制御回路
　５２　転流動作選択レジスタ
　５３　転流時間設定レジスタ
　５４、６９　マルチプレクサ
　６０　転流挿入回路
　６１　第一遅延回路
　６１ａ、６２ａ、６３ａ、６４ａ、６５ａ　時間設定レジスタ
　６１ｂ、６２ｂ、６３ｂ、６４ｂ、６５ｂ　出力生成回路
　６１ｃ、６２ｃ、６３ｃ、６４ｃ、６５ｃ　論理設定レジスタ
　６２　第二遅延回路
　６３　第三遅延回路
　６４　第四遅延回路
　６５　第五遅延回路
　６６　転流制御回路
　６７　ＡＮＤ回路
　６８　ＯＲ回路
　１００　電力変換システム

Claims (6)

  1. 　マトリクスコンバータが有する複数のスイッチング素子のオン及びオフを制御するための複数のＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）信号の論理の変化タイミングに対応する複数の遅延回路を備え、
    　前記複数の遅延回路のそれぞれは、当該遅延回路に対応する前記変化タイミングを起点とする期間において、前記複数のＰＷＭ信号のうち、前記複数のスイッチング素子に含まれる対象スイッチング素子を制御するための対象ＰＷＭ信号を、当該遅延回路に対して設定された遅延量だけ遅延させて出力する
    　マトリクスコンバータ制御装置。
  2. 　さらに、
    　前記複数の遅延回路の出力の論理積を第一信号として出力するＡＮＤ回路と、
    　前記複数の遅延回路の出力の論理和を第二信号として出力するＯＲ回路とを備える
    　請求項１に記載のマトリクスコンバータ制御装置。
  3. 　さらに、前記対象ＰＷＭ信号を前記対象スイッチング素子に出力し、前記変化タイミングのそれぞれにおいて、前記対象スイッチング素子に出力される信号を前記対象ＰＷＭ信号から前記第一信号及び前記第二信号のいずれかに切り替える制御回路を備える
    　請求項２に記載のマトリクスコンバータ制御装置。
  4. 　前記対象ＰＷＭ信号を信号処理の対象とする前記複数の遅延回路の総数は、５つである
    　請求項１～３のいずれか１項に記載のマトリクスコンバータ制御装置。
  5. 　前記変化タイミングは、増加及び減少を周期的に繰り返すカウント値と、値の異なる２つの閾値との比較に基づいて定められる
    　請求項１～４のいずれか１項に記載のマトリクスコンバータ制御装置。
  6. 　請求項１～５のいずれか１項に記載のマトリクスコンバータ制御装置と、
    　前記マトリクスコンバータとを備える
    　電力変換システム。
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