JP5209393B2 - Ａｄ変換装置及びａｄ変換方法 - Google Patents

Description

本発明は、電圧等のアナログ信号をデジタル信号に変換するＡＤ変換装置及びＡＤ変換方法に関し、特に補正処理に関するものである。

近年、コンピュータシステムの進歩に伴い、ＡＤ変換装置の高速化、高精度化が求められている。ＡＤ変換方式の１つとして、並列（フラッシュ）処理がある。この処理は、並列に配置された多数の比較器（コンパレータ）により、入力されたアナログ信号を基準電圧と一斉に比較するものであり、高速処理に向いたものといえる。この並列処理において、高精度（高分解能）化を達成しようとする時には、比較器や、基準電圧を生成するラダー回路の抵抗素子を増加させるといった手段がとられる。しかしながら、このような手段には、回路の大型化といった問題がある。

また、他のＡＤ変換方式として、逐次比較処理がある。この処理は、一つの比較器により、入力されたアナログ信号と基準電圧とを繰り返し比較するものであり、比較回数を増やすことにより、シンプルな回路構成で高精度化を達成することができるものである。しかしながら、比較回数を増やせば、処理の高速化が損なわれるといった問題が生ずる。

上記のように、並列処理及び逐次比較処理は、それぞれ利点及び欠点を有するものである。これらの利点及び欠点を考慮して、ＡＤ変換処理の高速化及び高精度化を図った先行技術（特許文献１参照）が開示されている。この先行技術は、デジタル信号の上位８ビットを、高速処理が可能な並列処理により生成し、この上位８ビットの最下位ビットの誤差を補正するための下位２ビットを、部品点数の少ない逐次比較処理により生成するものである。
特開平５−３３５９５３号公報

しかしながら、上記特許文献１に開示される技術においては、逐次比較処理を実行する際に、上位８ビットの最下位ビットがどのような値であっても、この最下位ビットを"１"とした信号を用いて再変換が行われるため、この最下位ビットの間違いにより上位ビットが繰り上がったり繰り下がったりした場合の誤差を補正することができない。

上記課題の解決を図る本発明は、所定の入力回路により入力された入力アナログ信号に基づいて、並列処理により、複数のビットからなる上位ビットデジタル信号を生成する並列型ＡＤ変換部と、前記上位ビットデジタル信号をアナログ変換することにより生成された変換アナログ信号に基づいて、逐次比較処理により、デジタル信号を生成する逐次比較型ＡＤ変換部と、前記上位ビットデジタル信号に含まれる不確定ビットを検出し、該不確定ビットを前記逐次比較型ＡＤ変換部により再変換する再変換制御部とを有するＡＤ変換装置である。

また、本発明は、所定の入力回路により入力された入力アナログ信号に基づいて、並列処理により、複数のビットからなる上位ビットデジタル信号を生成するステップと、前記上位ビットデジタル信号をアナログ変換することにより生成された変換アナログ信号に基づいて、逐次比較処理により、デジタル信号を生成するステップと、前記上位ビットデジタル信号に含まれる不確定ビットを検出するステップと、前記不確定ビットを逐次比較処理により再変換するステップとを有するＡＤ変換方法である。

上記装置又は方法によれば、先ず並列処理により上位ビットデジタル信号が生成され、次いでこの上位ビットデジタル信号中に含まれる不確定ビットが検出される。そして、この不確定ビットに対して、逐次比較処理による再変換が行われる。この不確定ビットは、前記上位ビットデジタル信号の最下位ビットから最上位ビットまでの全てのビットを対象として、誤差が含まれる可能性の有無に基づいて検出されるものである。

上記本発明によれば、並列処理による高速化と、逐次比較処理によるシンプルな構成とを両立させたまま、ＡＤ変換処理の高精度化を図ることができる。

以下に、本発明の実施の形態を、添付した図面を参照して説明する。図１において、本発明に係るＡＤ変換装置１の基本的な構成が示されている。このＡＤ変換装置１は、並列型ＡＤ変換部２、逐次比較型ＡＤ変換部３、及び再変換制御部４を有する。

前記並列型ＡＤ変換部２は、所定の入力回路により入力された入力アナログ信号に基づいて、並列処理により、複数のビットからなる上位ビットデジタル信号を生成する。

前記逐次比較ＡＤ変換部３は、前記上位ビットデジタル信号をアナログ変換することにより生成された変換アナログ信号に基づいて、逐次比較処理により、デジタル信号を生成する。

前記再変換制御部４は、前記上位ビットデジタル信号に含まれる不確定ビットを検出し、該不確定ビットを前記逐次比較型ＡＤ変換部３により再変換する。

前記ＡＤ変換装置１によれば、先ず並列処理により上位ビットデジタル信号が生成され、次いでこの上位ビットデジタル信号中に含まれる不確定ビットが検出される。そして、この不確定ビットに対して、逐次比較処理による再変換が行われる。この不確定ビットは、前記上位ビットデジタル信号の最下位ビットから最上位ビットまでの全てのビットを対象として、誤差が含まれる可能性の有無に基づいて検出されるものである。これにより、並列処理による高速化と、逐次比較処理によるシンプルな構成とを両立させたまま、ＡＤ変換処理の高精度化を図ることができる。

以下に、前記ＡＤ変換装置１の具体的な構成例を示す。尚、異なる実施の形態において、同一又は同様の作用効果を奏する箇所については同一の符号を付してその説明を省略する。

発明の実施の形態１．
図２において、本実施の形態に係るＡＤ変換装置１の構成が示されている。このＡＤ変換装置１は、入力回路１１、サンプルホールド回路１２、第１の並列型４ビットＡＤ変換部１３、第２の並列型４ビットＡＤ変換部１４、逐次比較型ＡＤ変換部１５、抵抗ラダー回路１６、レジスタ１７、バスインターフェース１８、バス１９、制御部２０、及び再変換制御部２１を有する。

前記入力回路１１は、所定のセンサから送られてくる電圧等の複数のアナログ信号を選択的に入力するものである。例えば、ロウパスフィルタ、マルチプレクサ等から構成される。本発明においては、周知のものを適宜利用することができる。

前記サンプルホールド回路１２は、前記入力回路１１により入力されたアナログ信号を、一定時間保持するものである。例えば、アナログスイッチ、コンデンサ等から構成される。本発明においては、周知のものを適宜利用することができる。

前記第１の４ビット並列型ＡＤ変換部１３は、前記サンプルホールド回路１２に保持された電圧と後述する抵抗ラダー回路１６から供給される基準電圧とを比較し、周知の並列処理法により、４ビットのデジタル信号を生成するものである。ここで得られるデジタル信号は、前記アナログ信号（電圧値）を、前記抵抗ラダー回路１６の基準電圧の調整可能幅を１６分割したうちの１段階に割り当てる。

前記第２の４ビット並列型ＡＤ変換部１４は、前記アナログ信号の電圧と前記抵抗ラダー回路１６から供給される基準電圧とを比較し、周知の並列処理法により、４ビットのデジタル信号を生成するものである。ここで得られるデジタル信号は、前記アナログ信号（電圧値）を、前記第１の４ビット並列型ＡＤ変換部１３により割り当てられた１段階を更に１６分割したうちの１段階に割り当てる。

前記第１の４ビット並列型ＡＤ変換部１３により得られた信号を上位４ビットとし、前記第２の４ビット並列型ＡＤ変換部１４により生成された信号を中位４ビットとすることにより、上位８ビットデジタル信号が得られる。この上位８ビットデジタル信号を生成する処理は、周知の並列処理法によるため、高速に行われる。尚、本発明は、前記上位８ビットデジタル信号の構成を、上記に限定するものではない。

前記逐次比較型ＡＤ変換部１５は、前記上位８ビットデジタル信号をアナログ変換することにより得られるアナログ信号の電圧と前記抵抗ラダー回路１６の基準電圧とを比較し、周知の逐次比較処理により、デジタル信号を生成する。そして、前記上位８ビットデジタル信号を構成するビットのうち、後述する不確定ビットに相当するものに対して、再変換処理を行う。また、この逐次比較型ＡＤ変換部１５が、前記上位８ビットデジタル信号に対して、上記特許文献１に示されるように、１ＬＳＢの補正及び下位２ビット分のデジタル信号を生成するようにしてもよい。

前記抵抗ラダー回路１６は、前記第１及び第２の４ビット並列型ＡＤ変換部１３，１４、前記逐次比較型ＡＤ変換部１５に基準電圧を供給するものである。例えば、梯子上に接続された複数の抵抗、タップデコーダ等から構成される。本発明においては、周知のものを適宜利用することができる。

前記レジスタ１７は、高速処理を可能にする周知の記憶素子である。

前記バスインターフェース１８は、前記レジスタとＣＰＵ等との間で、バス１９を介して信号の送受を可能にする周知のものである。

前記制御部２０は、上記構成要素１１〜１８を制御するものであり、ＣＰＵ、ＲＡＭ、ＲＯＭ、所定のプログラム等の協働により構成される。例えば、この制御部２０は、前記各ＡＤ変換部１３，１４，１５にクロック信号を供給したり、前記第１の４ビット並列型ＡＤ変換部１３による変換結果を受けて、前記抵抗ラダー回路１６内のタップデコーダに選択信号を供給したりする。

また、前記制御部２０は、再変換制御部２１を有する。この再変換制御部２１は、前記第１及び第２の４ビット並列型ＡＤ変換部１３，１４により得られた前記上位８ビットデジタル信号に対して、前記逐次比較型ＡＤ変換部１５により、補正シーケンスとしての再変換処理を行う。この再変換処理は、前記上位８ビットデジタル信号に基づいて比較数字列を設定し、これら上位８ビットデジタル信号と比較数字列とをビット毎に比較し、この比較結果に基づいて、不確定ビットを検出し、この不確定ビットに対して、前記逐次比較型ＡＤ変換部１５による再変換処理を実行するものである。前記比較数字列の設定は、前記上位８ビットデジタル信号に対して、所定の比較補正値を減算及び加算することにより行われる。本実施の形態においては、この比較補正値を１とする。

以下、図３において、前記再変換処理を説明する。前記入力回路１１により入力されたアナログ信号が、前記サンプルホールド回路１２にサンプリングされると（Ｓ１０１）、このアナログ信号（電圧値）に基づいて、前記第１及び第２の４ビット並列型ＡＤ変換部１３，１４（並列処理）により、前記上位８ビットデジタル信号ｄが生成される（Ｓ１０２）。

次いで、前記上位８ビットデジタル信号ｄに基づいて、２つの前記比較数字列（ｄ−１），（ｄ＋１）、総ビット数ｍ、検査ビット位置ｘ、及び確定デジタル信号ｒが設定される。前記比較数字列（ｄ−１），（ｄ＋１）の１は、前記比較補正値を示している。図４において、前記上位８ビットデジタル信号ｄ及び前記比較数字列（ｄ−１），（ｄ＋１）の例が示されている。図４（ａ）に示すように、前記上位８ビットデジタル信号ｄが"１０１０００００"の時、一方の前記比較数字列（ｄ−１）は"１００１１１１１"となり、他方の前記比較数字列（ｄ＋１）は"１０１００００１"となる。即ち、これら（ｄ−１）及び（ｄ＋１）は、２進法に基づいて、ｄに対して前記比較補正値１を減算及び加算して得られる値である。前記総ビット数ｍは、本実施の形態においては８となる。前記検査ビット位置ｘは、初期段階では最上位のビット位置を示す１が設定される。このｘは、後述するが、処理フローにおいて、そのビット（１）の検査が終了する毎に下位側のビット（２，３，・・）へと移行していく。前記確定デジタル信号ｒは、初期段階では０が設定される。

ステップＳ１０４（図３参照）において、前記上位８ビットデジタル信号ｄの位置ｘの値と、前記比較数字列（ｄ−１），（ｄ＋１）の位置ｘの値とを比較し、全ての値が一致するか否かを判定する。即ち、図４（ａ）に示すように、ｘ＝３の場合を見てみると、比較対象となる値は、ｄについては"１"、（ｄ−１）については"０"、（ｄ＋１）については"１"となり、ステップＳ１０４における判定は「Ｎ」となる。また、ｘ＝１及び２の場合には、ステップＳ１０４における判定は「Ｙ」となる。このステップＳ１０４において、「Ｙ」と判定された場合には、それらの一致した値を前記確定デジタル信号ｒの位置ｘに確定する（Ｓ１０５）。そして、ｘを下位ビット側へ移行し（Ｓ１０６）、ｘが総ビット数ｍより大きいか否かを判定する（Ｓ１０７）。このステップＳ１０７において、「Ｎ」と判定された場合には、再び前記ステップＳ１０４の処理を行う。

一方、前記ステップＳ１０４において、「Ｎ」、即ち前記位置ｘの３つの値のうち、１つでも異なっている場合には、ステップＳ１０８において、前記上位８ビットデジタル信号ｄの位置ｘを、前記逐次比較型ＡＤ変換部１５（逐次比較処理）により再変換し、再変換信号ｄ'を得る。そして、ｄ'，ｄ，（ｄ−１），（ｄ＋１）の位置ｘの値を比較する（Ｓ１０９）。図４（ｂ）において、ｄ'の位置ｘの値が、前記ステップＳ１０８の処理により、"１"となった場合、即ちｄと同一の値となった場合が示されている。この場合には、ｄ及び（ｄ＋１）の位置ｘの値が共に"１"で一致するので、前記ステップＳ１０９において「２つ一致」と判定される。そして、ステップＳ１１０において、ｄ'の位置ｘの値"１"がｒの値として確定され、（ｄ−１）及び（ｄ＋１）が再設定された後（Ｓ１１１）、前記ステップＳ１０６へ移行する。

また、図４（ｃ）において、ｄ'の位置ｘの値が、前記ステップＳ１０８の処理により、"０"となった場合が示されている。この場合には、（ｄ−１）のみが一致するので、前記ステップＳ１０９において「１つ一致」と判定され、ステップＳ１１２において、ｄ'と一致する（ｄ−１）の位置ｘの値がｒの値として確定される。そして、確定したｒは前記レジスタ１７に書き込まれる（Ｓ１１３）。

以上のように、本構成に係るＡＤ変換装置１は、並列変換処理により高速に得られた前記上位８ビットデジタル信号ｄに基づいて、前記比較補正値を減算及び加算した前記比較数字列（ｄ−１），（ｄ＋１）を設定し、これらｄ，（ｄ−１），（ｄ＋１）の検査ビット位置ｘの値を比較する。そして、この比較結果に基づいて、前記不確定ビットを検出し、この不確定ビットに対して、逐次比較処理を行う。この不確定ビットにより、比較器の誤差等により最下位ビットが本来の値とは異なるものとなった時に発生する上位ビットの繰り上がり又は繰り下がりを検出することができる。このような繰り上がり又は繰り下がりによる誤差に対して、先行技術（例えば特許文献１）は対応できなかった。本発明によれば、このような不確定ビットに対して逐次比較処理が行われるので、精度の高いＡＤ変換処理を実現することが可能となる。

発明の実施の形態２．
図５及び図６において、本実施の形態における前記再変換制御部２１による再変換処理が示されている。本実施の形態は、前記比較数字列を設定する際に用いられる前記比較補正値を２としたものである。この場合、図６（ａ）に示すように、前記上位８ビットデジタル信号ｄを"１０１０００００"とすると、比較数字列（ｄ−２）が"１００１１１１０"、（ｄ−１）が"１００１１１１１"、（ｄ＋１）が"１０１００００１"、（ｄ＋２）が"１０１０００１０"となる。このように、本実施の形態における前記比較数字列は、減算側に２つ及び加算側に２つの計４つが設定される。即ち、前記比較補正値を任意の整数ｋ（ｋ＞０）とすると、前記比較数字列は、２＊ｋ個設定されることとなる。

本実施の形態においては、図５中ステップＳ２０３及びＳ２０４に示すように、初期設定において、前記４つの比較数字列（ｄ−２），（ｄ−１），（ｄ＋１），（ｄ＋２）が設定され、これら比較数字列（ｄ−２），（ｄ−１），（ｄ＋１），（ｄ＋２）と前記上位８ビットデジタル信号ｄとの前記検査ビット位置ｘの値が全て一致するか否かが判定される。このステップＳ２０４において、「Ｎ」、即ち前記位置ｘの５つの値のうち、１つでも異なっている場合には、前記ステップＳ１０８において、前記上位８ビットデジタル信号ｄの位置ｘを、前記逐次比較型ＡＤ変換部１５（逐次比較処理）により再変換し、再変換信号ｄ'を得る。

そして、ステップＳ２０９において、ｄ'，ｄ，（ｄ−２），（ｄ−１），（ｄ＋１），（ｄ＋２）の位置ｘの値を比較する。図６（ｂ）において、前記再変換信号ｄ'が"０"となった場合の例が示されている。この場合、（ｄ−２）及び（ｄ＋２）が一致するため、ステップＳ２０９において「２つ以上一致」と判定され、前記ステップ１１０において、ｄ'の値を確定デジタル信号ｒの位置ｘの値として確定する。一方、前記ステップＳ２０９において、「１つ一致」と判定された場合には、前記ステップＳ１１２において、一致する位置ｘの値を確定デジタル信号ｒの値として確定する。

このように、前記比較補正値を大きくとることにより、より精度を向上させることが可能となる。

本発明に係るＡＤ変換装置の基本的な構成を示す図である。 発明の実施の形態１に係るＡＤ変換装置の構成を示す図である。 発明の実施の形態１における再変換処理の流れを示すフローチャートである。 （ａ），（ｂ），（ｃ）は、発明の実施の形態１における上位８ビットデジタル信号ｄ、比較数字列（ｄ−１），（ｄ＋１）、再変換信号ｄ'、及び確定デジタル信号ｒの例を示す図である。 発明の実施の形態２における再変換処理の流れを示すフローチャートである。 （ａ），（ｂ）は、発明の実施の形態２における上位８ビットデジタル信号ｄ、比較数字列（ｄ−２），（ｄ−１），（ｄ＋１），（ｄ＋２）、再変換信号ｄ'、及び確定デジタル信号ｒの例を示す図である。

符号の説明

１ ＡＤ変換装置
２ 並列型ＡＤ変換部
３ 逐次比較型ＡＤ変換部
４ 再変換制御部
５ 不確定ビット検出手段
１１ 入力回路
１２ サンプルホールド回路
１３ 第１の４ビット並列型ＡＤ変換部
１４ 第２の４ビット並列型ＡＤ変換部
１５ 逐次比較型ＡＤ変換部
１６ 抵抗ラダー回路
１７ レジスタ
１８ バスインターフェース
２０ 制御部
２１ 再変換制御部

Claims (8)

1. 所定の入力回路により入力された入力アナログ信号に基づいて、並列処理により、複数のビットからなる上位ビットデジタル信号を生成する並列型ＡＤ変換部と、
   前記上位ビットデジタル信号をアナログ変換することにより生成された変換アナログ信号に基づいて、逐次比較処理により、デジタル信号を生成する逐次比較型ＡＤ変換部と、
   前記上位ビットデジタル信号に含まれる不確定ビットを検出し、該不確定ビットを前記逐次比較型ＡＤ変換部により再変換する再変換制御部と、
   を有し、
   前記再変換制御部は、
   前記上位ビットデジタル信号に基づいて比較数字列を設定し、前記上位ビットデジタル信号及び前記比較数字列をビット毎に比較することにより、前記不確定ビットを検出する不確定ビット検出手段を有するＡＤ変換装置。
2. 前記不確定ビット検出手段は、
   前記上位ビットデジタル信号及び前記比較数字列の同一のビット位置に相当する複数の値のうち１つでも異なる場合に、該ビット位置を前記不確定ビットと判定する、
   請求項１記載のＡＤ変換装置。
3. 前記比較数字列は、
   前記上位ビットデジタル信号に対して任意の整数からなる比較補正値を減算及び加算することにより設定する、
   請求項１又は２記載のＡＤ変換装置。
4. 前記比較補正値が１である、
   請求項３記載のＡＤ変換装置。
5. 所定の入力回路により入力された入力アナログ信号に基づいて、並列処理により、複数のビットからなる上位ビットデジタル信号を生成するステップと、
   前記上位ビットデジタル信号をアナログ変換することにより生成された変換アナログ信号に基づいて、逐次比較処理により、デジタル信号を生成するステップと、
   前記上位ビットデジタル信号に基づいて比較数字列を設定し、前記上位ビットデジタル信号及び前記比較数字列をビット毎に比較して、前記上位ビットデジタル信号に含まれる不確定ビットを検出するステップと、
   前記不確定ビットを逐次比較処理により再変換するステップと、
   を有するＡＤ変換方法。
6. 前記上位ビットデジタル信号及び前記比較数字列の同一のビット位置に相当する複数の値が同一であるか否かを判定し、これらの値のうち１つでも異なる場合に、該ビット位置を前記不確定ビットと判定するステップ、
   を更に有する請求項５記載のＡＤ変換方法。
7. 前記上位ビットデジタル信号に対して任意の整数からなる比較補正値を減算及び加算することにより前記比較数字列を設定するステップ、
   を更に有する請求項５又は６記載のＡＤ変換方法。
8. 前記比較補正値が１である、
   請求項７記載のＡＤ変換方法。

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