JPH04314210A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH04314210A JPH04314210A JP3079956A JP7995691A JPH04314210A JP H04314210 A JPH04314210 A JP H04314210A JP 3079956 A JP3079956 A JP 3079956A JP 7995691 A JP7995691 A JP 7995691A JP H04314210 A JPH04314210 A JP H04314210A
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- 238000006243 chemical reaction Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/363—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider taps being held in a floating state, e.g. by feeding the divider by current sources
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ変換器に関する
。
。
【０００２】
【従来の技術】従来の並列型のＡ／Ｄ変換器の例を図６
を参照して説明する。直列型のＡ／Ｄ変換器では、抵抗
１０１ａ〜１０１ｉで構成された基準電圧発生器１０１
の分圧電圧と、入力電圧とをコンパレータ１０２ａ〜１
０２ｈによって比較する。各コンパレータの出力は、イ
ンバータ１０３ａ〜１０３ｇ及びアンドゲート１０４ａ
〜１０４ｇによって構成される論理回路に供給され、入
力電圧に応じたコンパレータ出力の変化点が判別される
。この判別結果に基づいてエンコーダ１０５は、入力電
圧レベルに対応した内容のデジタル信号を発生する。
を参照して説明する。直列型のＡ／Ｄ変換器では、抵抗
１０１ａ〜１０１ｉで構成された基準電圧発生器１０１
の分圧電圧と、入力電圧とをコンパレータ１０２ａ〜１
０２ｈによって比較する。各コンパレータの出力は、イ
ンバータ１０３ａ〜１０３ｇ及びアンドゲート１０４ａ
〜１０４ｇによって構成される論理回路に供給され、入
力電圧に応じたコンパレータ出力の変化点が判別される
。この判別結果に基づいてエンコーダ１０５は、入力電
圧レベルに対応した内容のデジタル信号を発生する。
【０００３】一方、図示しない並列型のＡ／Ｄ変換器は
、分解能と同じだけの基準電圧を用いており、基準電圧
源の抵抗器は分解能の数だけ必要である。この抵抗器の
数は、例えば１２ビットの出力を行うＡ／Ｄ変換器では
４０９６個にもなり、分解能が増すと抵抗器の数が急激
に増す。このＡ／Ｄ変換器の性能を向上するためには、
上記分解能を増すと同時に精度を向上させることが重要
である。しかし、抵抗の精度は抵抗の面積の平方根に比
例するため、抵抗器の数を増して分解能を上げ、面積を
増して精度を上げんとすれば抵抗全体の面積は大きく増
加してＩＣ回路には不具合である。
、分解能と同じだけの基準電圧を用いており、基準電圧
源の抵抗器は分解能の数だけ必要である。この抵抗器の
数は、例えば１２ビットの出力を行うＡ／Ｄ変換器では
４０９６個にもなり、分解能が増すと抵抗器の数が急激
に増す。このＡ／Ｄ変換器の性能を向上するためには、
上記分解能を増すと同時に精度を向上させることが重要
である。しかし、抵抗の精度は抵抗の面積の平方根に比
例するため、抵抗器の数を増して分解能を上げ、面積を
増して精度を上げんとすれば抵抗全体の面積は大きく増
加してＩＣ回路には不具合である。
【０００４】このような不具合を改良した直並列型Ａ／
Ｄ変換器の例を図７に示す。同図において、入力電圧の
瞬時値はサンプルホールド回路１１１によって一定周期
でサンプリングされて、上位Ａ／Ｄ変換器１１２及び引
算器１１５に供給される。瞬時値は、まず、粗い上位Ａ
／Ｄ変換器１１２で上位変換出力としてのデジタル信号
に変換する。このデジタル信号をＤ／Ａ変換器１１３に
よりＤ／Ａ変換して、上記瞬時値から引算する。得られ
る瞬時値と上位変換出力との差を精度の高いＡ／Ｄ変換
器で変換してデジタル値の下位変換出力信号を得る。上
位変換出力と下位変換出力の２つの変換データにより、
入力電圧のＡ／Ｄ変換値が求められる。
Ｄ変換器の例を図７に示す。同図において、入力電圧の
瞬時値はサンプルホールド回路１１１によって一定周期
でサンプリングされて、上位Ａ／Ｄ変換器１１２及び引
算器１１５に供給される。瞬時値は、まず、粗い上位Ａ
／Ｄ変換器１１２で上位変換出力としてのデジタル信号
に変換する。このデジタル信号をＤ／Ａ変換器１１３に
よりＤ／Ａ変換して、上記瞬時値から引算する。得られ
る瞬時値と上位変換出力との差を精度の高いＡ／Ｄ変換
器で変換してデジタル値の下位変換出力信号を得る。上
位変換出力と下位変換出力の２つの変換データにより、
入力電圧のＡ／Ｄ変換値が求められる。
【０００５】しかしながら、この変換方法では、サンプ
ルホールド回路や減算器を必要とする。
ルホールド回路や減算器を必要とする。
【０００６】上記直並列型Ａ／Ｄ変換器を改良してＤ／
Ａ変換器、減算器を用いないようなしたＡ／Ｄ変換器を
図８に示す。同図に示すＡ／Ｄ変換方法では、切替手段
１２４によって参照電圧を切替えている。しかし、この
方法では、直列型と同じだけの抵抗器を必要とし、分解
能の増加と共に抵抗器の個数は著しく増加する。
Ａ変換器、減算器を用いないようなしたＡ／Ｄ変換器を
図８に示す。同図に示すＡ／Ｄ変換方法では、切替手段
１２４によって参照電圧を切替えている。しかし、この
方法では、直列型と同じだけの抵抗器を必要とし、分解
能の増加と共に抵抗器の個数は著しく増加する。
【０００７】
【発明が解決しようとする課題】従来の並列型Ａ／Ｄ変
換器、直並列Ａ／Ｄ・Ｄ／Ａ変換器では、ｎビットの分
解能を得んとすると、２ｎ 個の抵抗器が必要となり、
分解能を向上せんとすると、極めて多数の抵抗器を必要
とする欠点があった。
換器、直並列Ａ／Ｄ・Ｄ／Ａ変換器では、ｎビットの分
解能を得んとすると、２ｎ 個の抵抗器が必要となり、
分解能を向上せんとすると、極めて多数の抵抗器を必要
とする欠点があった。
【０００８】本発明は、かかる欠点を改善し、比較的に
少ない抵抗器で構成できるＡ／Ｄ変換器を提供すること
を目的とする。
少ない抵抗器で構成できるＡ／Ｄ変換器を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明のＡ／Ｄ変換器は、第１基準電圧をｍ（ｍは自然
数）等分して第１基準分圧出力群を発生する第１基準分
圧出力発生手段と、第２基準電圧をｎ（ｎは自然数）等
分して第２基準分圧出力群を発生する第２基準分圧出力
発生手段と、上記第２基準分圧出力群全体を入力電圧に
応じてレベルシフトして第３基準分圧出力群を得るレベ
ルシフト手段と、上記第１基準分圧出力群及び上記第３
基準分圧出力群相互間を比較し、両分圧出力のうちで最
小のレベル差となる分圧出力の組合せに基づいてデジタ
ル信号を発生するデジタル信号発生手段とを備えること
を特徴とする。
本発明のＡ／Ｄ変換器は、第１基準電圧をｍ（ｍは自然
数）等分して第１基準分圧出力群を発生する第１基準分
圧出力発生手段と、第２基準電圧をｎ（ｎは自然数）等
分して第２基準分圧出力群を発生する第２基準分圧出力
発生手段と、上記第２基準分圧出力群全体を入力電圧に
応じてレベルシフトして第３基準分圧出力群を得るレベ
ルシフト手段と、上記第１基準分圧出力群及び上記第３
基準分圧出力群相互間を比較し、両分圧出力のうちで最
小のレベル差となる分圧出力の組合せに基づいてデジタ
ル信号を発生するデジタル信号発生手段とを備えること
を特徴とする。
【００１０】
【作用】第１基準分圧出力発生手段は、第１基準電圧を
１／ｍ等分に分割した第１比較基準電圧群を発生する。 第２基準分圧出力発生手段は、第２基準電圧を１／ｎ等
分に分割した第２比較基準電圧群を発生する。例えば第
１及び第２基準電圧を等しく設定すると、第１比較基準
電圧群と第２比較基準電圧群とは、互いの分割数の相違
により、分圧回路の両端で「０」、それ以外では最小「
｜１／ｍ−１／ｎ｜」の偏差を有する。第１基準分圧出
力群と第３分圧出力群の各電圧間の電圧差は入力電圧に
よって変化し、この電位差が最小になる基準電圧を調べ
ることにより入力電位の大きさを知ることができる。 ｜１／ｍ−１／ｎ｜を最小単位として入力電圧の大きさ
を判別することができるので、このｍ，ｎを適当に選択
することにより、少ない分割数で高分解能な変換を行う
ことが可能となる。
１／ｍ等分に分割した第１比較基準電圧群を発生する。 第２基準分圧出力発生手段は、第２基準電圧を１／ｎ等
分に分割した第２比較基準電圧群を発生する。例えば第
１及び第２基準電圧を等しく設定すると、第１比較基準
電圧群と第２比較基準電圧群とは、互いの分割数の相違
により、分圧回路の両端で「０」、それ以外では最小「
｜１／ｍ−１／ｎ｜」の偏差を有する。第１基準分圧出
力群と第３分圧出力群の各電圧間の電圧差は入力電圧に
よって変化し、この電位差が最小になる基準電圧を調べ
ることにより入力電位の大きさを知ることができる。 ｜１／ｍ−１／ｎ｜を最小単位として入力電圧の大きさ
を判別することができるので、このｍ，ｎを適当に選択
することにより、少ない分割数で高分解能な変換を行う
ことが可能となる。
【００１１】これにより、基準電圧の分割を抵抗器を用
いて行った場合には、抵抗器の数を著しく減少させるこ
とが可能となる。これをＩＣ回路に適用した場合には、
全体の抵抗数が減ることから相対的に抵抗１つ当たりの
面積を大きく出来、従来に比して抵抗値を高精度にする
ことが出来る。また、抵抗値の精度を従来と同じにした
ときはチップ面積を小さくすることが可能になる。上述
した第１及び第２基準電圧が異なる場合にも同じ原理で
基準電圧の分割数以上のＡ／Ｄ変換の分解能を得ること
が可能である。
いて行った場合には、抵抗器の数を著しく減少させるこ
とが可能となる。これをＩＣ回路に適用した場合には、
全体の抵抗数が減ることから相対的に抵抗１つ当たりの
面積を大きく出来、従来に比して抵抗値を高精度にする
ことが出来る。また、抵抗値の精度を従来と同じにした
ときはチップ面積を小さくすることが可能になる。上述
した第１及び第２基準電圧が異なる場合にも同じ原理で
基準電圧の分割数以上のＡ／Ｄ変換の分解能を得ること
が可能である。
【００１２】
【実施例】以下、本発明の第１実施例について図１を参
照して説明する。図１は、発明の概要を示すブロック図
であり、第１の電圧源１は、基準電圧Ｖｒｅｆ１をｍ（
ｍ：自然数）等分し、相隣る電圧値同士が一定の電圧差
になるような出力電圧群を比較基準電圧として比較手段
２の一方入力端子群に供給する。この出力電圧群は、上
記電圧差の整数倍の電圧値の数列となっており、いわば
固定した電圧値列による主電圧スケールとなっている。 第２の電圧源３は、基準電圧Ｖｒｅｆ２をｎ（ｎ：自然
数）等分し、相隣る電圧値同士が一定の電圧差になるよ
うな出力電圧群をレベルシフト手段４に供給する。レベ
ルシフト手段４はこの出力電圧群全体を入力電圧に応じ
てレベルシフトし、これを比較手段２の他方入力端子群
に供給する。レベルシフトされる出力電圧群は、いわば
各出力電圧が目盛となりかつその全体がレベルシフトに
よって移動する副電圧スケールとなっている。レベルシ
フト手段４は、例えば一方入力端に分圧電圧が供給され
、他方入力端に上記入力電圧が供給される加算器を分圧
電圧の数だけ設けて構成される。
照して説明する。図１は、発明の概要を示すブロック図
であり、第１の電圧源１は、基準電圧Ｖｒｅｆ１をｍ（
ｍ：自然数）等分し、相隣る電圧値同士が一定の電圧差
になるような出力電圧群を比較基準電圧として比較手段
２の一方入力端子群に供給する。この出力電圧群は、上
記電圧差の整数倍の電圧値の数列となっており、いわば
固定した電圧値列による主電圧スケールとなっている。 第２の電圧源３は、基準電圧Ｖｒｅｆ２をｎ（ｎ：自然
数）等分し、相隣る電圧値同士が一定の電圧差になるよ
うな出力電圧群をレベルシフト手段４に供給する。レベ
ルシフト手段４はこの出力電圧群全体を入力電圧に応じ
てレベルシフトし、これを比較手段２の他方入力端子群
に供給する。レベルシフトされる出力電圧群は、いわば
各出力電圧が目盛となりかつその全体がレベルシフトに
よって移動する副電圧スケールとなっている。レベルシ
フト手段４は、例えば一方入力端に分圧電圧が供給され
、他方入力端に上記入力電圧が供給される加算器を分圧
電圧の数だけ設けて構成される。
【００１３】比較手段２は、電圧源１が出力する出力電
圧群のいずれかの出力電圧とレベルシフト手段４が出力
する出力電圧群のいずれかの出力電圧とが一致し、ある
いは所定電圧差以内となる出力電圧同士を検出し、この
ときの両出力電圧を夫々供給する基準電圧源１の出力端
番号及びレベルシフト手段２の出力端番号の組合せをエ
ンコード手段５に知らせる。別言すると、上記主電圧ス
ケールの目盛のいずれかと上記副電圧スケールの目盛の
いずれかとが一致したことを検出し、一致した目盛同士
の組合せの態様をエンコード手段５に知らせる。
圧群のいずれかの出力電圧とレベルシフト手段４が出力
する出力電圧群のいずれかの出力電圧とが一致し、ある
いは所定電圧差以内となる出力電圧同士を検出し、この
ときの両出力電圧を夫々供給する基準電圧源１の出力端
番号及びレベルシフト手段２の出力端番号の組合せをエ
ンコード手段５に知らせる。別言すると、上記主電圧ス
ケールの目盛のいずれかと上記副電圧スケールの目盛の
いずれかとが一致したことを検出し、一致した目盛同士
の組合せの態様をエンコード手段５に知らせる。
【００１４】エンコード手段５は、論理回路あるいはマ
イクロプロセッサ等によって構成され、比較手段２の出
力に対応した符号、例えば二進数を予め記憶している。 そして、比較手段２から出力が供給される度に、これに
対応する二進数をデジタル出力として出力する。この結
果、入力電圧に応じたデジタル信号が得られる。
イクロプロセッサ等によって構成され、比較手段２の出
力に対応した符号、例えば二進数を予め記憶している。 そして、比較手段２から出力が供給される度に、これに
対応する二進数をデジタル出力として出力する。この結
果、入力電圧に応じたデジタル信号が得られる。
【００１５】次に、上記Ａ／Ｄ変換器の動作について図
２を参照して説明する。同図（Ａ）は、基準電圧Ｖｒｅ
ｆ１＝基準電圧Ｖｒｅｆ２×２、ｍ＝４、ｎ＝３とした
場合の基準電圧源１の出力電圧ａ〜ｇを左側の主電圧ス
ケールの目盛として、レベルシフト手段の出力電圧１〜
５を右側の副電圧スケールの目盛りとして示している。
２を参照して説明する。同図（Ａ）は、基準電圧Ｖｒｅ
ｆ１＝基準電圧Ｖｒｅｆ２×２、ｍ＝４、ｎ＝３とした
場合の基準電圧源１の出力電圧ａ〜ｇを左側の主電圧ス
ケールの目盛として、レベルシフト手段の出力電圧１〜
５を右側の副電圧スケールの目盛りとして示している。
【００１６】入力電圧が増加するとに共に出力電圧１〜
５は図２（Ａ）〜（Ｅ）のようにレベルシフトされ、出
力電圧ａ〜ｇ及び出力電圧１〜５相互間で電位差が最小
、最大の対は順次変化していく。入力電圧が「０」のと
きは、ａと１（及びｄと５）が一致しているが、入力電
圧の上昇に伴って電位差が最小の対はｂと２、ｃと３、
ｄと４と順に変化し、入力電圧が（ｂ−ａ）となったと
きｅと５（及びｂと１）が一致する。更に、入力電圧の
増加に応じてｃと２、ｄと３、ｅと４、ｆと５（及びｃ
と１）、ｄと２、ｅと３、ｆと４…というように一致す
る対が順次に変化する。従って、予め出力電圧ａ〜ｇの
いずれかと出力電圧１〜５のいずれかとの組合せと入力
電圧のレベルとの関係を調べておけば、一致した電圧同
士の出力電圧符号を知ることにより、入力電圧を判別す
ることが可能である。言うなれば、主電圧スケールに沿
って副電圧スケール全体を入力電圧のレベルに応じて移
動し、両スケールの合致した目盛の組合せから入力電圧
のレベルを判別するのである。この判別結果をエンコー
ダに与えて入力電圧に対応する符号を発生させ、入力電
圧に応じたデジタル信号を得る。
５は図２（Ａ）〜（Ｅ）のようにレベルシフトされ、出
力電圧ａ〜ｇ及び出力電圧１〜５相互間で電位差が最小
、最大の対は順次変化していく。入力電圧が「０」のと
きは、ａと１（及びｄと５）が一致しているが、入力電
圧の上昇に伴って電位差が最小の対はｂと２、ｃと３、
ｄと４と順に変化し、入力電圧が（ｂ−ａ）となったと
きｅと５（及びｂと１）が一致する。更に、入力電圧の
増加に応じてｃと２、ｄと３、ｅと４、ｆと５（及びｃ
と１）、ｄと２、ｅと３、ｆと４…というように一致す
る対が順次に変化する。従って、予め出力電圧ａ〜ｇの
いずれかと出力電圧１〜５のいずれかとの組合せと入力
電圧のレベルとの関係を調べておけば、一致した電圧同
士の出力電圧符号を知ることにより、入力電圧を判別す
ることが可能である。言うなれば、主電圧スケールに沿
って副電圧スケール全体を入力電圧のレベルに応じて移
動し、両スケールの合致した目盛の組合せから入力電圧
のレベルを判別するのである。この判別結果をエンコー
ダに与えて入力電圧に対応する符号を発生させ、入力電
圧に応じたデジタル信号を得る。
【００１７】このような構成にすると、従来のＡ／Ｄ変
換器ではｎビットの分解能を得るために２ｎ 個必要で
あった抵抗器が３×２ｎ／２ 個で済む。例えば１６ビ
ットの分解能が必要である場合、従来方式では６５５３
６個の抵抗を必要とするのに対し、本発明の方式によれ
ば７６８個の抵抗で足り、その数を著しく減少すること
が可能である。
換器ではｎビットの分解能を得るために２ｎ 個必要で
あった抵抗器が３×２ｎ／２ 個で済む。例えば１６ビ
ットの分解能が必要である場合、従来方式では６５５３
６個の抵抗を必要とするのに対し、本発明の方式によれ
ば７６８個の抵抗で足り、その数を著しく減少すること
が可能である。
【００１８】本発明の第２実施例（並列型Ａ／Ｄ変換器
）について図３を参照して説明する。同図において図１
と対応する部分には同一符号を付しており、基準電圧源
１は基準電圧＋Ｖｒｅｆ と−Ｖｒｅｆ 間に同一抵抗
が直列に接続された抵抗分圧回路によって構成される。 基準電圧源３も抵抗分圧回路によって構成されるが、基
準電圧源１の出力電圧ｄと電圧−Ｖｒｅｆ とが抵抗分
圧回路の両端に印加される構成としている。このため、
両抵抗分圧回路をバッファアンプを介して接続し、イン
ピーダンスを分離している。基準電圧源３の各出力電圧
にはレベルシフト手段たる加算器４によって入力電圧が
重畳される。比較手段２は、レベル比較器２ａ〜２ｌに
よって構成される。、入力電圧が増加するにつれてレベ
ル比較器の出力は、２ｉ、２ｅ、２ａ、２ｊ、２ｆ、２
ｂ、２ｋ、２ｇ、２ｃ、２ｌ、２ｈ、２ｄの順で出力が
反転していく。これをエンコーダ５で予め定められた符
号に変換することによって入力電圧に応じたレベルを表
すデジタル信号を得る。
）について図３を参照して説明する。同図において図１
と対応する部分には同一符号を付しており、基準電圧源
１は基準電圧＋Ｖｒｅｆ と−Ｖｒｅｆ 間に同一抵抗
が直列に接続された抵抗分圧回路によって構成される。 基準電圧源３も抵抗分圧回路によって構成されるが、基
準電圧源１の出力電圧ｄと電圧−Ｖｒｅｆ とが抵抗分
圧回路の両端に印加される構成としている。このため、
両抵抗分圧回路をバッファアンプを介して接続し、イン
ピーダンスを分離している。基準電圧源３の各出力電圧
にはレベルシフト手段たる加算器４によって入力電圧が
重畳される。比較手段２は、レベル比較器２ａ〜２ｌに
よって構成される。、入力電圧が増加するにつれてレベ
ル比較器の出力は、２ｉ、２ｅ、２ａ、２ｊ、２ｆ、２
ｂ、２ｋ、２ｇ、２ｃ、２ｌ、２ｈ、２ｄの順で出力が
反転していく。これをエンコーダ５で予め定められた符
号に変換することによって入力電圧に応じたレベルを表
すデジタル信号を得る。
【００１９】なお、図４に示すような差動比較型の比較
器を用い、一方入力側に正及び負の入力電圧を印加し、
他方入力側に電圧源１側及び３側の分圧出力を印加する
構成とすることにより、レベルシフト手段４として用い
た加算器を除くことが可能となる。こうすると、差動型
回路により処理されるので変換精度が向上する。
器を用い、一方入力側に正及び負の入力電圧を印加し、
他方入力側に電圧源１側及び３側の分圧出力を印加する
構成とすることにより、レベルシフト手段４として用い
た加算器を除くことが可能となる。こうすると、差動型
回路により処理されるので変換精度が向上する。
【００２０】本発明の第３実施例（直並列型Ａ／Ｄ変換
器）について図５を参照して説明する。同図において、
図１と対応する部分には同一符号を付しており、１は第
１の基準電圧源、３は第２の基準電圧源、４はレベルシ
フト手段、６は切替手段、２１は下位比較手段、２２は
上位比較手段、５１は下位エンコーダ、５２は上位エン
コーダである。
器）について図５を参照して説明する。同図において、
図１と対応する部分には同一符号を付しており、１は第
１の基準電圧源、３は第２の基準電圧源、４はレベルシ
フト手段、６は切替手段、２１は下位比較手段、２２は
上位比較手段、５１は下位エンコーダ、５２は上位エン
コーダである。
【００２１】入力電圧は、入力電圧と基準電圧源１の分
圧出力とを比較する上位比較手段２２及びこの比較結果
に応じたデジタル出力を発生する上位エンコーダ５２に
よって上位ビットが変換される。このデジタル出力の値
によって切替え手段６を制御し、下位ビット比較手段２
１の入力を切替える。すなわち、上位ビットエンコーダ
より得られた入力電圧に最も近く入力電圧を超えない第
１の基準電圧をｐとしたときｐが入力として接続された
場合に第２の基準電圧の各基準電圧と最も近く第２の各
基準電圧より大きな第１の各基準電圧と、第２の各基準
電圧とが下位ビット比較手段２１で比較されるように切
替手段３０を切替える。
圧出力とを比較する上位比較手段２２及びこの比較結果
に応じたデジタル出力を発生する上位エンコーダ５２に
よって上位ビットが変換される。このデジタル出力の値
によって切替え手段６を制御し、下位ビット比較手段２
１の入力を切替える。すなわち、上位ビットエンコーダ
より得られた入力電圧に最も近く入力電圧を超えない第
１の基準電圧をｐとしたときｐが入力として接続された
場合に第２の基準電圧の各基準電圧と最も近く第２の各
基準電圧より大きな第１の各基準電圧と、第２の各基準
電圧とが下位ビット比較手段２１で比較されるように切
替手段３０を切替える。
【００２２】このような構成にすることによって比較手
段を構成するレベル比較器を大幅に減少することが出来
る。
段を構成するレベル比較器を大幅に減少することが出来
る。
【００２３】なお、上記各実施例において基準電圧の分
割数は必要により適宜に選択されるのであり、実施例に
限定されるものではない。また、基準電圧の分割方法は
抵抗分圧に限られるものではなく、キャパシタなど他の
方法を用いることが出来、必要により適宜に選択する。
割数は必要により適宜に選択されるのであり、実施例に
限定されるものではない。また、基準電圧の分割方法は
抵抗分圧に限られるものではなく、キャパシタなど他の
方法を用いることが出来、必要により適宜に選択する。
【００２４】
【発明の効果】以上説明したように本発明のＡ／Ｄ変換
器は、従来のＡ／Ｄ変換方法に比べて基準電圧源を構成
する抵抗器の数を大幅に減少させることが可能であり、
Ａ／Ｄ変換の精度を従来と同じくする場合にはＩＣ回路
の抵抗パターン面積を減少させ、回路の大幅な小形化を
可能とする。また、同一抵抗パターン面積で構成した場
合には大きな抵抗値精度向上、ひいてはＡ／Ｄ変換精度
の向上をもたらす。更に、レーザトリミング等を行って
抵抗値精度を向上させる場合にも抵抗数が大幅に減少し
た結果、トリミングを行うべき抵抗数が減り、製造コス
トの低減に有利である。
器は、従来のＡ／Ｄ変換方法に比べて基準電圧源を構成
する抵抗器の数を大幅に減少させることが可能であり、
Ａ／Ｄ変換の精度を従来と同じくする場合にはＩＣ回路
の抵抗パターン面積を減少させ、回路の大幅な小形化を
可能とする。また、同一抵抗パターン面積で構成した場
合には大きな抵抗値精度向上、ひいてはＡ／Ｄ変換精度
の向上をもたらす。更に、レーザトリミング等を行って
抵抗値精度を向上させる場合にも抵抗数が大幅に減少し
た結果、トリミングを行うべき抵抗数が減り、製造コス
トの低減に有利である。
【図１】本発明の第１実施例を示すブロック図。
【図２】第１実施例の動作原理を説明するための説明図
。
。
【図３】第２実施例を示すブロック図。
【図４】差動型比較器を用いる場合の例を説明する説明
図。
図。
【図５】第３実施例を示すブロック図。
【図６】従来のＡ／Ｄ変換器の例を示すブロック図。
【図７】他の従来のＡ／Ｄ変換器の例を示すブロック図
。
。
【図８】他の従来のＡ／Ｄ変換器の例を示すブロック図
。
。
１ 第１の基準電圧源
２ 比較手段
３ 第２の基準電圧源
４ レベルシフト手段
５ エンコード手段
Claims (2)
- 【請求項１】第１基準電圧をｍ（ｍは自然数）等分して
第１基準分圧出力群を発生する第１基準分圧出力発生手
段と、第２基準電圧をｎ（ｎは自然数）等分して第２基
準分圧出力群を発生する第２基準分圧出力発生手段と、
前記第２基準分圧出力群全体を入力電圧に応じてレベル
シフトして第３基準分圧出力群を得るレベルシフト手段
と、前記第１基準分圧出力群及び前記第３基準分圧出力
群相互間を比較し、両分圧出力のうちで最小のレベル差
となる分圧出力の組合せに基づいてデジタル信号を発生
するデジタル信号発生手段とを備えることを特徴とする
Ａ／Ｄ変換器。 - 【請求項２】前記第２基準電圧は前記第１基準電圧ある
いは前記第１基準分圧出力群の１つに等しいことを特徴
とする請求項１記載のＡ／Ｄ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079956A JPH04314210A (ja) | 1991-04-12 | 1991-04-12 | Ａ／ｄ変換器 |
| EP92106243A EP0508454B1 (en) | 1991-04-12 | 1992-04-10 | A/D converter |
| DE69228444T DE69228444T2 (de) | 1991-04-12 | 1992-04-10 | Analog-Digitalwandler |
| KR1019920006086A KR960016011B1 (ko) | 1991-04-12 | 1992-04-11 | A/d 변환기 |
| US07/867,531 US5264851A (en) | 1991-04-12 | 1992-04-13 | A/D converter utilizing a first reference voltage divider and level shifting of a second voltage divider by input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079956A JPH04314210A (ja) | 1991-04-12 | 1991-04-12 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04314210A true JPH04314210A (ja) | 1992-11-05 |
Family
ID=13704762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079956A Pending JPH04314210A (ja) | 1991-04-12 | 1991-04-12 | Ａ／ｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5264851A (ja) |
| EP (1) | EP0508454B1 (ja) |
| JP (1) | JPH04314210A (ja) |
| KR (1) | KR960016011B1 (ja) |
| DE (1) | DE69228444T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126338A1 (ja) * | 2005-05-27 | 2006-11-30 | Fuetrek Co., Ltd | アナログデジタルコンバータ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2995599B2 (ja) * | 1992-09-09 | 1999-12-27 | セイコーインスツルメンツ株式会社 | アナログデジタル変換方法 |
| US5387914A (en) * | 1993-02-22 | 1995-02-07 | Analog Devices, Incorporated | Correction range technique for multi-range A/D converter |
| US5416484A (en) * | 1993-04-15 | 1995-05-16 | Tektronix, Inc. | Differential comparator and analog-to-digital converter comparator bank using the same |
| US5589831A (en) * | 1995-01-30 | 1996-12-31 | Samsung Semiconductor, Inc. | Fully differential flash ADC based on the voltage follower amplifier structure |
| US6362767B1 (en) * | 1999-03-22 | 2002-03-26 | The Board Of Trustees Of The Leland Stanford Junior University | Methods for simultaneous analog-to-digital conversion and multiplication |
| JP4442578B2 (ja) * | 2006-03-14 | 2010-03-31 | ソニー株式会社 | Ａｄ変換装置、物理量分布検出装置および撮像装置 |
| US10658931B1 (en) | 2019-04-17 | 2020-05-19 | Apple Inc. | Digital current mode control for multi-phase voltage regulator circuits |
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|---|---|---|---|---|
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| NL8701816A (nl) * | 1987-08-03 | 1989-03-01 | Philips Nv | Elektrische schakeling die gebruikt kan worden in een a/d-omzetter. |
| US4814767A (en) * | 1987-10-08 | 1989-03-21 | Analog Devices, Inc. | Sub-ranging A/D converter with flash converter having balanced input |
| JPH02156728A (ja) * | 1988-12-08 | 1990-06-15 | Toshiba Corp | Ａ／ｄ変換器のバイアス回路 |
| US4924227A (en) * | 1988-12-13 | 1990-05-08 | Analog Devices, Inc. | Parallel analog-to-digital converter |
| US4983973A (en) * | 1989-05-22 | 1991-01-08 | Brooktree Corporation | Non-linear analog-to-digital converter |
-
1991
- 1991-04-12 JP JP3079956A patent/JPH04314210A/ja active Pending
-
1992
- 1992-04-10 EP EP92106243A patent/EP0508454B1/en not_active Expired - Lifetime
- 1992-04-10 DE DE69228444T patent/DE69228444T2/de not_active Expired - Fee Related
- 1992-04-11 KR KR1019920006086A patent/KR960016011B1/ko not_active IP Right Cessation
- 1992-04-13 US US07/867,531 patent/US5264851A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126338A1 (ja) * | 2005-05-27 | 2006-11-30 | Fuetrek Co., Ltd | アナログデジタルコンバータ |
| US7391353B2 (en) | 2005-05-27 | 2008-06-24 | Fuetrek Co., Ltd. | Analog/digital converter |
| KR101237728B1 (ko) * | 2005-05-27 | 2013-02-26 | 가부시키가이샤 퓨트렉 | 아날로그 디지털 컨버터 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0508454A2 (en) | 1992-10-14 |
| DE69228444T2 (de) | 1999-07-08 |
| EP0508454A3 (ja) | 1994-08-03 |
| KR920020860A (ko) | 1992-11-21 |
| US5264851A (en) | 1993-11-23 |
| DE69228444D1 (de) | 1999-04-01 |
| EP0508454B1 (en) | 1999-02-24 |
| KR960016011B1 (ko) | 1996-11-25 |
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