JPS63209225A - アナログ・デジタル変換器の集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、並列比較形のアナログ・デジタル変換器の集
積回路の直線性の改善に関するものである。

［従来の技術］ 並列比較形のアナログ・デジタル変換器（以下、Ａ／Ｄ
変換器とする）の構成を第４図に示す。

図で、１と２は外部の基準電圧が印加される端子で、そ
れぞれの電位はＶＲＨ（高圧側）とＶＲＬ（低圧側）に
なっている。

端子１．２間にはラダー抵抗が複数個直列に接続されて
いる。端子１と２に一端が接続されたラダー抵抗の抵抗
値はｒ／２で、他の抵抗の抵抗値はｒである。これらの
ラダー抵抗は基準電圧を分圧している。各分圧ＶＲＩ〜
ＶＲＴＩはコンパレータ３１〜３πに与えられる。

コンパレータ３１〜３πは、分圧を比較の基準値にして
入力を分圧と比較し、比較結果に応じた２値信号を出力
する。

また、これらコンパレータ３１〜３πの入力には一定の
バイアス電流Ｉｂが流れるものとする。

４はエンコーダ、ラッチ等の信号処理回路であり、コン
パレータ３１〜３ｕの出ツノを処理して変換したデジタ
ル信号として出力する。

ここで、分圧ＶＲ＋〜ＶＲＴＬについて求める。

計算を簡略化するため、第４図におけるラダー抵抗で、
端子１に接続されたものの抵抗値をｒｌ２からＯに、端
子２に接続されたものの抵抗値をｒｌ２からｒにそれぞ
れ置換える。置換えた回路を第５図に示す。

このとき、各分圧は次のようになる。

ＶＲ１＝ＲＬ＋ｌ’Ｉｏ　　　　　　　　　　　（１）
Ｖ８１＝Ｖｋｌ杆（１，＋Ｌｂ’） ＝ＲＬ　−＋　２ｒＩｌ）＋ｒＩ５　　　　　　　　　
　　＠Ｖ灼２註材（工。ぜ工１）） ＝　鷲＋３ヅｏ’ｒｒより　　　　　　　　　　　　　
　　　　■＝鷲＋λｒＪ、　＋　’　（（」’　ｒｌ。

ｅ ％＝％”ｒ％Ｙ’Ｉ。＋罠父亘で工、■ここで、■式よ
り■０について解くと、となる。ここで、分圧の誤差に
ついて考える。誤差は、端子１から２に電位が直線的に
変化する場合の各ブロックの境界における電位と実際の
電位の差である。誤差が最大になるのは、両端子間の中
央であるため、０式を０式に代入し、１＝ｎ／２とする
と、最大誤差電圧は次のようになる。ｎと電圧の誤差の
関係は第６図のようになる。

このように各コンパレータにそれぞれ入力バイアス電流
が必要な場合、各ラダー抵抗を流れる電流が一定でなく
なるため、各コンパレータに入力される基準電圧の分圧
が狂い、Ａ／Ｄ変換器の直線性が悪化するという問題点
が生じる。

従来の並列比較形のＡ／Ｄ変換器では、この狂いを小さ
くするため、第７図に示すように、抵抗の途中に基準電
圧を与えるタップを設けたものがあった。

［発明が解決しようとする問題点］ しかし、このようなＡ／Ｄ変換器を集積回路（以下、Ｉ
Ｃとする）で構成する場合は、ＩＣ回路外の部品点数が
増え、更に調整場所も増えてしまう。

このような問題点を解決するために、第８図に示すよう
にラダー抵抗をレーザ等でトリミングする方法もあるが
、Ａ／Ｄ変換器の規模が大きい場合例えば８ビツト以上
のＡ／Ｄ変換器のＩＣでは、非現実的な方法である。

本発明はこのような問題点を解決するためになされたも
のであり、変換信号の直線性が良好なＡ／Ｄ変換器の集
積回路を実現することを目的とする。

［問題点を解決するための手段］ 本発明は、 複数のラダー抵抗を直列に接続した直列接続部を有し、
この直列接続部の両端に印加された基準電圧を前記ラダ
ー抵抗で分圧し、分圧を比較の基準値にして入力信号を
２値信号に変換する並列比較形のアナログ・デジタル変
換器の集積回路において、 前記ラダー抵抗の直列接続部が所定の数のブロックに分
けられていて、同一ブロック内の抵抗値は一定値にそろ
えられていて、この一定値はブロックの境界における電
位がブロックの配列方向に従って直線的に変化するよう
な値であることを特徴とするアナログ・デジタル変換器
の集積回路である。

［実施例］ 以下、図面を用いて本発明を説明する。

第１図は本発明にかかるＡ／Ｄ変換器の集積回路の一実
施例の要部構成図である。この変換器は８ビツトの変換
器で、ラダー抵抗は２５５個設けられている。

この変換器では、２５５個の抵抗を８つのブロックすな
わち３２個の抵抗からなるブロック７つくブロック２〜
８）と３１個の抵抗からなるブロツク１つくブロック１
）に分ける。そして、ブロック内ではすべてのラダー抵
抗の抵抗値をそろえる。各ブロックの抵抗値は、ＶＲＨ
とＶＲＬの間で、各ブロックの接続点の電位ＶＩ’ｌＶ
２’・・・ｖ７′が直線的に変化するような抵抗値であ
る。

ここで、具体的例について説明する。

基準電圧ＶＲＨ−ＶＲＬ＝２Ｖ、Ｉｂ＝１μＡ。

ｒ、＝６００ｍΩの場合は、各抵抗値の大きさは次のよ
うにする。

ｒ、＝６００．ｏｏｍΩ ｒ２＝５９８．５３ｍΩ ｒｓ　＝５９７．ｏ６ｍΩ ｒａ　＝５９５．６０ｍΩ ｒ５＝５９４．１５ｍΩ Ｉ６　＝５９２．７０ｍΩ ｒ７＝５９１．２６ｍΩ ｒｅ　＝５８９．８３ｍΩ このような抵抗値は、ＩＣの製造過程において各ラダー
抵抗の形状をあらかじめフォトマスク上で微調整してお
くことによって得る。

コンパレータのバイアス電流による基準電位の狂いは、
第６図で解析した値すなわち −ｎ２ｒ　ｉｂ／８　［Ｖ］ を最大値とする誤差である。

この電圧誤差は、ラダー抵抗の個数ｎの２乗に比例して
大きくなるので、Ａ／Ｄ変換器はビット数が多いほど誤
差が大きくなる。

そこで、本発明にかかるＡ／Ｄ変換器では、個数ｎを８
つのブロックに分割し、かつ、各ブロックでは全部のラ
ダー抵抗の抵抗値を適当な値にそろえ、ブロック同志の
接続点での誤差電圧をＯにした。

各ブロックの両端では電位の誤差がＯであるため、誤差
とｎの関係は第２図のようになる。すなわち、最大誤差
電圧は各ブロックに含まれるラダー抵抗の数に依存する
。第２図で、破線は従来の変換器の誤差特性を表わした
ものである。

本発明にかかる変換器の最大誤差電圧は、で、従来の変
換器の最大誤差電圧は、 となり、本発明にかかる変換器と従来の変換器の最大誤
差電圧の比は（３２／２５６）２　＝０．０１５６とな
る。

なお、実施例では２５５個のラダー抵抗を８つのブロッ
クに分ける場合について説明したが、ラダー抵抗数とブ
ロック数はこれ以外であってもよい。ラダー抵抗の個数
がｎ１ブロツク数がＫの場合について説明する。

Ｒ＋　、Ｒ２はブロック１．２の全抵抗値、Ｉｓはブロ
ックのコンパレータへの入力バイアス電流の総和である
。

ブロックの接続点の電位Ｖ、／　とＶ２’　は、となる
。また、ブロック１，２を流れる電流Ｉｔ。

−〇− Ｉ２は次のようになる。

ここで、１２＝ＩＩ＋ＩＢより、 になる。Ｒ２＝Ｒ＋＋ΔＲとおき、Ｉｓについて解くと
、次のようになる。

ここで、Ｒ，＞ΔＲとおき、　式を変形すると、になる
、、１ブロツク当たりのラダー抵抗の数をＪ１抵抗値を
ｒ１バイアス電流をＩｂとすると、次のようになる。

Ｒ１＝７ｒ電 ΔＲ＝ｃｊ△ｒ ｒｓ＝ｊｌｂ これらを０式に代入し、Δｒについて解くと、となる。

このΔｒが求められれば、ｒ２が求まる。

この手順を繰り返し、任意のブロックにおける抵抗値を
決定する。

［効果］ 本発明によれば、ラダー抵抗を複数個のブロックに分割
し、各ブロックの両端で誤差電圧が０になるようにブロ
ック内の抵抗値が揃えられている。

これによって、最大誤差電圧が小さくなり、無調整でも
良好な直線性が得られる。

【図面の簡単な説明】

第１図は本発明にかかるＡ／Ｄ変換器の集積回路の一実
施例の要部構成図、第２図は第１図の回路の直線性の誤
差の特性図、第３図は本発明にかかるＡ／Ｄ変換器の他
の実施例の構成図、第４図は並列比較形のＡ／Ｄ変換器
の構成図、第５図は第４図回路の動作説明図、第６図は
第５図の回路に発生する直線性誤差の特性図、第７図及
び第８図はＡ／Ｄ変換器の集積回路の従来例の構成図で
ある。 １．２・・・端子、３１〜３ｕ・・・コンパレータ。 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 複数のラダー抵抗を直列に接続した直列接続部を有し、
   この直列接続部の両端に印加された基準電圧を前記ラダ
   ー抵抗で分圧し、分圧を比較の基準値にして入力信号を
   ２値信号に変換する並列比較形のアナログ・デジタル変
   換器の集積回路において、 前記ラダー抵抗の直列接続部が所定の数のブロックに分
   けられていて、同一ブロック内の抵抗値は一定値にそろ
   えられていて、この一定値はブロックの境界における電
   位がブロックの配列方向に従つて直線的に変化するよう
   な値であることを特徴とするアナログ・デジタル変換器
   の集積回路。