KR101836222B1 - 오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법 - Google Patents

오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법 Download PDF

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Abstract

본 발명의 일 실시예에 따르면, 선형성을 향상시키면서도, 전력 소모와 칩 면적을 감소시킬 수 있는 오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법을 제공한다.

Description

오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법{Offset Calibration-Applied Analog-to-Digital Data Converter and Offset Calibration Method}
본 발명의 일 실시예는 오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법에 관한 것이다.
이하에 기술되는 내용은 단순히 본 발명에 따른 일 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.
데이터 변환기(digital converter)는 아날로그 신호를 디지털 신호로 변환하거나 디지털 신호를 아날로그 신호로 변환하는 장치이다. 두 가지 종류의 데이터 변환기 가운데, 아날로그-디지털 데이터 변환기는 온도, 압력, 음성, 영상 및 전압 등의 아날로그 형태의 신호를 수신하여 디지털 신호로 변환한다.
통신 시스템의 성능은 입력 대역폭(input bandwidth), 표본화율(sampling rate), 유효 해상도(effective resolution) 및 전력 소모(power consumption) 등을 포함하는 아날로그-디지털 데이터 변환기의 성능에 따라 크게 달라진다.
입력 대역폭, 표본화율 및 유효 해상도를 향상하면서도 전력 소모를 줄일 수 있는 아날로그-디지털 데이터 변환기를 구현하기 위해, 도 1, 도 2, 도 3 및 도 4에 나타낸 바와 같이, 보간(interpolation) 기법을 적용한 다양한 방법이 제안되었다.
아날로그-디지털 변환기에 보간 기법을 적용하면, 아날로그-디지털 변환기의 비교기(comparator) 숫자를 줄일 수 있다. 비교기는 디지털 출력 비트 수 증가에 따라 지수적으로 늘어나는 경향이 있다.
도 1 및 도 2는 시간 영역(time-domain) 래치 보간(latch interpolation) 기법을 이용한 아날로그-디지털 데이터 변환기의 구조로서, 전력 소모가 큰 첫 번째 단의 비교기 개수를 반으로 줄임으로써 전력 효율을 향상시키고 칩의 면적을 감소시킨다.
이 아날로그-디지털 데이터 변환기는 첫번째 단 래치 출력의 시간 정보를 두 번째 단 비교기의 입력으로 인가하도록 하여 2× 보간을 구현한다. 이 경우, 도 2에 나타낸 바와 같이, 비교기의 오프셋을 보정하기 위해 비교기 입력 트랜지스터(transistor)의 바디 전압(VCAL_P)을 조절한다.
도 3 및 도 4에 도시한 아날로그-디지털 데이터 변환기는 도 1 및 도 2에 도시한 구조와 방법과 유사한 방법으로 첫번째 단 래치 출력의 시간 정보를 NOR 기반의 셋-리셋 래치(set-reset latch; SR latch)의 입력으로 인가하도록 하여 2× 보간을 구현한다.
이 경우, 도 2에 나타낸 바와 같이, 첫번째 단에 위치하는 비교기의 출력단에 가변 캐패시터(variable capacitor)를 추가하고, 이를 이용하여 비교기의 오프셋을 보정한다.
도 1 및 도 2와 도 3 및 4에 적용된 오프셋 보정방법은 모두 첫번째 단에 위치하는 비교기 자신의 오프셋만을 보정하고, 인접하는 비교기 사이의 오프셋은 보정하지 못한다는 단점이 있다.
따라서 전력 소모와 칩 면적을 감소시키면서도 선형성을 향상시킬 수 있는 장치 및 오프셋 보정방법이 필요하다.
본 발명의 일 실시예에 따르면, 선형성을 향상시키면서도, 전력 소모와 칩 면적을 감소시킬 수 있는 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법을 제공하는 데에 주된 목적이 있다.
본 발명에 따른 일 실시예에 따르면, N(N≥2, N은 정수)개의 전압-시간 변환기(voltage-to-time converter; VTC)를 포함하는 VTC 어레이; 상기 VTC 어레이와 연결되고, 상기 VTC 어레이로 기준전압을 제공하기 위해 적어도 두 개 이상의 저항(resistor)을 포함하는 저항 어레이(resistor array); 상기 VTC 어레이에 연결되고, 상기 VTC 어레이로부터의 출력을 입력받아 보간(interpolation)을 수행하는 인버터 어레이(inverter array); 상기 인버터 어레이에 연결되고, 상기 인버터 어레이로부터의 출력을 디지털화하는 셋-리셋 래치 어레이(set-reset latch array; SR latch array); 및 상기 셋-리셋 래치 어레이에 연결되고, 상기 셋-리셋 래치 어레이로부터 출력을 비교함으로써 영교차점(zero-crossing point)의 오프셋을 비교하는 디지털 연산부를 포함하는 것을 특징으로 하는 데이터 변환기(data converter)를 제공한다.
본 발명의 일 실시예에 따른 다른 측면에 의하면, N(N≥2, N은 정수)개의 전압-시간 변환기(voltage-to-time converter; VTC) 각각이 아날로그 신호에 대응되는 아날로그 입력전압 및 기준전압을 입력받는 전압입력과정; 상기 N개의 VTC 각각이 상기 아날로그 입력전압 및 상기 기준전압 차이를 증폭한 차동출력(differential output)을 각각 출력하는 차동출력과정; 및 상기 N 개의 VTC 중, 인접하는 두 개의 VTC 출력 중 한 VTC의 출력을 나머지 한 VTC의 출력과 겹치도록 슬로프 및 시간 지연을 조정하는 보정을 수행하는 VTC간 보정과정을 포함하는 오프셋 보정방법(offset calibration method)을 제공한다.
본 발명의 일 실시예에 따르면, 선형성을 향상시키면서도 전력 소모와 칩 면적을 감소시킬 수 있는 데이터 변환기를 제공할 수 있는 효과가 있다.
본 발명의 일 실시예에 따른 다른 일 측면에 의하면, 다단 보간이 적용된 아날로그-디지털 데이터 변환기에 적용 가능한 오프셋 보정방법을 제공할 수 있는 효과가 있다.
본 발명의 일 실시예에 따른 또다른 일 측면에 의하면, VTC의 오프셋뿐만 아니라 보간된 영교차 정확도 또한 향상시킬 수 있는 효과가 있다.
도 1, 도 2, 도 3 및 도 4는 종래의 오프셋 보정기법이 적용된 아날로그-디지털 데이터 변환기의 구조를 도시한다.
도 5는 본 발명의 일 실시예에 따른 오프셋 보정기법을 설명하기 위한 아날로그-디지털 데이터 변환기의 구조를 도시한다.
도 6 및 도 7는 본 발명의 일 실시예에 따른 오프셋 보정기법을 설명하기 위한 아날로그-디지털 데이터 변환기의 VTC 및 셋-리셋 래치(set-reset latch; SR latch)를 도시한다.
도 8, 도 9 및 도 10은 본 발명의 일 실시예에 따른 오프셋 보정기법을 설명하기 위한 아날로그-디지털 데이터 변환기의 동작을 도시한다.
도 11은 종래의 기술을 이용하여 보정한 영교차점(calibrated zero-crossing point)과 이상적인 영교차점(ideal zero-crossing point)을 도시한다.
도 12는 중간 입력값에 대한 종래의 오프셋 보정기법을 설명하기 위한 도면이다.
도 13, 도 14, 도 15 및 도 16은 본 발명의 일 실시예에 따른 아날로그-디지털 데이터 변환기의 오프셋 보정기법을 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 아날로그-디지털 데이터 변환기의 오프셋 보정기법을 구현하기 위한 VTC를 나타낸다.
도 19는 본 발명의 일 실시예에 따른 오프셋 보정기법을 구현하기 위한 장치 구성을 도시한다.
도 20은 본 발명의 일 실시예에 따른 아날로그-디지털 데이터 변환기의 오프셋 보정기법을 테스트하기 위한 테스트 벤치(test bench)의 구조를 도시한다.
도 21, 도 22, 도 23 및 도 24는 본 발명의 일 실시예에 따른 오프셋 보정기법이 적용된 아날로그-디지털 데이터 변환기의 다양한 입력값에 대한 테스트 결과를 도시한다.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 본 발명의 일 실시예를 설명함에 있어서 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 일 실시예의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 발명에 따른 실시예의 구성요소를 설명하는 데 있어서 제1, 제2, ⅰ), ⅱ), a), b) 등의 부호를 사용할 수 있다. 이러한 부호는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 부호에 의해 해당 구성요소의 본질 또는 차례 또는 순서 등이 한정되지 않는다. 또한 명세서에서 어떤 부분이 어떤 구성요소를 '포함' 또는 '구비'한다고 할 때, 이는 명시적으로 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부도면을 참조하여 본 발명의 일 실시예에 따른 오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법을 설명하면 다음과 같다.
도 5는 본 발명의 일 실시예에 따른 오프셋 보정기법을 설명하기 위한 아날로그-디지털 데이터 변환기의 구조를 도시한다.
도 5에 도시한 아날로그-디지털 데이터 변환기는 다단 보간(multistage interpolation)이 적용된 구조이다. 이 데이터 변환기(100)는 비교기의 개수가 작으면서도 플래시(flash) 유형의 특징인 빠른 표본화율을 가진다. 이는 VTC 어레이(VTC aray, 110), 인버터 어레이(inverter array, 120) 및 셋-리셋 래치 어레이(set-reset latch array, 130)를 포함한다. VTC 어레이(110)는 복수의 VTC를 포함한다. VTC 어레이(110)의 일측은 기준전압 생성부와 연결되며, 타측은 인버터 어레이(120)와 연결된다.
기준전압 생성부는 기준전압을 생성하고 VTC 어레이의 (-) 입력단자로 기준전압을 입력한다. 기준전압 생성부는 두 전압 Vref,high 및 Vref,low을 각각 공급하는 전원 사이에 직렬로 연결되어 있는 다수의 저항을 포함할 수 있다.
복수의 VTC의 (-) 입력단자로 입력되는 기준전압은 전원으로부터의 두 전압 Vref,high 및 Vref,low의 차를 다수의 저항으로 나눈 값에 해당한다. 전원 전압 Vref,high 및 Vref,low는 모두 양의 전압일 수 있고, Vref,high는 양의 전압이고 Vref,low는 음의 전압일 수 있다. 또는 Vref,high 중 하나는 접지 전압일 수 있다.
VTC 어레이(110)는 적어도 두 개의 VTC(112, 114)를 포함한다. 각각의 VTC(112. 114)는 아날로그 신호에 대응되는 아날로그 입력전압 및 기준전압을 입력받고 두 전압의 차이를 증폭한 차동출력을 출력한다.
적어도 두 개의 VTC(112, 114)는 VTC 내의 스위칭 소자 Q가 '로우(low)'인 경우 인버터 버퍼(inverter buffer)의 출력을 접지(ground)로 리셋하거나 스위칭 소자의 Q가 '하이(high)'인 경우 아날로그 입력전압 및 기준전압의 입력 위치에 따라 High로 전압이 상승하는 두 노드의 출력을 서로 다른 차동출력으로 결정한다.
제1 VTC(112)는 아날로그 입력전압 및 제1 기준전압을 입력받고 기설정된 클럭에 따라, 두 전압의 차이를 증폭한 제1 차동출력을 출력한다.
제2 VTC(114)는 아날로그 입력전압 및 제2 기준전압을 입력받고 기설정된 클럭에 따라, 두 전압의 차이를 증폭한 제2 차동출력을 출력한다.
인버터 어레이(120)의 일측은 VTC 어레이(110)에 연결되고, 타측은 셋-리셋 래치 어레이(130)에 연결된다. 인버터 어레이(120)는 VTC 어레이(110)로부터 차동출력을 수신하여 보간된 출력을 생성한다.
인버터 어레이(120)에 포함된 다수의 인버터는 적어도 두 개의 VTC(112, 114)로부터의 차동출력을 수신하여 보간을 수행한다. 다수의 인버터는 보간을 수행하여 위상 보간 출력을 생성한다.
셋-리셋 래치 어레이(130)는 복수의 셋-리셋 래치(131, 132, 133, 134, 135, 136, 137, 138, 139)를 포함한다. 본 실시예에서는 아홉 개의 셋-리셋 래치를 포함하는 것을 예시한다. 각각의 셋-리셋 래치는 보간된 출력을 디지털화하는 역할을 수행한다.
다단 보간이 적용된 아날로그-디지털 데이터 변환기(100)는 별도의 장치를 추가하지 않고도 종래의 아날로그-디지털 데이터 변환기보다 더 많은 비트를 얻기 위한 확장성을 갖는 구조이다. 고차 보간 기법을 사용하기 때문에 첫 번째 단에 위치하는 블록 사이의 부정합(mismatch)을 줄이는 것이 중요하다. 즉, 이러한 구조를 갖는 다단 보간이 적용된 아날로그-디지털 데이터 변환기(100)에는 도 1과 도 2 및 도 3과 도 4에 적용된 종래의 오프셋 보정기법을 적용하기 어렵다.
도 6 및 도 7는 본 발명의 일 실시예에 따른 오프셋 보정기법을 설명하기 위한 아날로그-디지털 데이터 변환기의 VTC 및 셋-리셋 래치(shift register latch)를 도시한다.
도 5의 다단 보간이 적용된 아날로그-디지털 데이터 변환기(100)의 경우, 두 개의 VTC(112, 114)를 포함하는 VTC 어레이(110)를 이용하여 서로 다른 네 개의 출력을 생성하고, 인버터 어레이(120)를 이용하여 총 아홉 개의 영교차점(zero-crossing point)을 형성한다.
각각의 VTC는 두 입력전압과 클럭신호에 기초하여 차동출력을 발생하고, 각 입력전압의 전압 크기에 따라 차동출력 각각의 천이 시점을 결정한다. 생성된 차동출력의 천이 시점이 다르기 때문에 두 개별 차동출력 사이에 위상차가 발생한다.
각각의 셋-리셋 래치(131, 132, 133, 134, 135, 136, 137, 138, 139)는 인버터 어레이(120)에서 보간된 위상차 신호를 수신하여 디지털 코드를 생성한다.
각각의 셋-리셋 래치(131, 132, 133, 134, 135, 136, 137, 138, 139)는 복수의 위상 보간 출력을 수신하고 'S'단자 및 'R'단자로의 입력신호 중 먼저 '하이(high)'가 되는 신호에 의해 '로우(low)'를 출력한다.
도 8, 도 9 및 도 10은 본 발명의 일 실시예에 따른 오프셋 보정기법을 설명하기 위한 아날로그-디지털 데이터 변환기의 동작을 도시한다.
아날로그-디지털 데이터 변환기(100)는 복수의 위상 보간된 슬로프(slope)를 조합하여 새로운 슬로프를 생성하고, 마지막 단에 위치하는 셋-리셋 래치 어레이(130)를 이용하여 디지털 코드로 변환한다.
아날로그-디지털 데이터 변환기(100)의 상부에 위치한 제1 VTC(112)로부터의 차동출력은 각각 O1와 O2이고, 하부에 위치한 제2 VTC(114)로부터의 차동출력은 각각 O3와 O4이다.
도 9의 경우, 입력전압(Vin)이 제1 VTC(112) 및 제2 VTC(114)의 중간 위치로 입력되기 때문에 제1 VTC(112) 및 제2 VTC(114)에 대한 차동출력의 반대 극성끼리 슬로프가 동일하게 된다. 즉, O4 = O1이고 O2 = O3이며 교차점은 'OUT5'을 출력하는 래치에서 발생하게 된다.
도 10의 경우, 입력전압(Vin)이 제2 VTC(114)보다 제1 VTC(112)에 가까운 위치로 입력되기 때문에, 제1 VTC(112)의 차동출력 O1 및 O2의 위상차와 제2 VTC(114)의 차동출력 O3 및 O4의 위상차의 비가 1:3으로 형성된다. 이 경우의 교차점은 'OUT7'을 출력하는 래치에서 발생하게 된다.
도 11은 종래의 기술을 이용하여 보정한 영교차점(calibrated zero-crossing point)과 이상적인 영교차점(ideal zero-crossing point)을 도시한다.
도 11을 참조하면, 종래의 오프셋 보정기법은 VTC 즉, 비교기 자신의 오프셋만을 보정하기 때문에 인접한 블록 사이의 부정합을 초래한다. 이에 따라 종래의 오프셋 보정기법은 보간으로 생성되는 가상의 영교차점에 대한 오프셋은 보정할 수가 없다.
하지만 개선된 오프셋 보정기법, 즉, 본 발명의 일 실시예에 따른 오프셋 보정기법은 인접한 블록 사이의 부정합을 보정할 수 있기 때문에 선형적인 가상의 영교차점을 생성할 수 있다.
도 12는 중간 입력값에 대한 종래의 오프셋 보정기법을 설명하기 위한 도면이다.
도 11에서 설명한 바와 같이, 이상적으로는 인접한 VTC의 중간에 위치한 중간 입력값에 대한 지연 O2 및 O3가 동일하다. 그러나 자기 자신의 오프셋만을 보정하면 VTC 사이의 오프셋이 여전히 존재하기 때문에, 다단 보간 구조의 선형성(linearity)이 떨어진다.
도 13, 도 14, 도 15 및 도 16은 본 발명의 일 실시예에 따른 아날로그-디지털 데이터 변환기의 오프셋 보정기법을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 아날로그-디지털 데이터 변환기의 오프셋 보정기법은 각각의 VTC 자신의 오프셋을 보정함과 동시에 인접한 VTC와의 부정합 또한 보정하기 때문에 변환기 전체에 대한 선형성, 즉 정확도를 증가시킬 수 있다.
도 14는 입력전압(Vin)이 두번째 VTC(314)와 세번째 VTC(316)의 중간 위치로 입력되는 경우를 도시한다.
본 발명의 일 실시예에 따른 오프셋 보정방법은 먼저 전체 전압범위의 대표값에 가까이 위치하는 기준 슬로프(즉, 위상)를 정한다. 예컨대, 세번째 VTC(316)의 두 출력 중 한 출력인 Dp,4를 기준 슬로프로 정한다. 여기서 대표값은 VTC의 출력이 가질 수 있는 최소 전압값과 최대 전압값의 중간값(mean value)일 수 있다.
기준 슬로프를 설정한 후, VTC 자기 자신의 두 출력 사이에 존재하는 오프셋 보정을 먼저 수행할지, 인접한 VTC와의 오프셋 보정을 먼저 수행할지는 임의로 선택할 수 있다. 본 실시예에서는 전압 시간 변환기 자기 자신의 두 출력 사이에 존재하는 오프셋 보정을 먼저 수행한다.
세번째 VTC(316)의 두 출력 중 나머지 한 출력인 Dm,4를 기준 슬로프로 설정한 Dp,4에 맞춘다. 이로써 세번째 VTC(316)의 자기 자신의 두 출력이 보정된다.
두번째 VTC(314)의 두 출력 중 한 출력인 Dm,5를 Dp,4에 맞추는 보정을 수행함으로써, 두번째 VTC(314)와 세번째 VTC(316) 사이의 오프셋이 보정된다.
도 15는 입력전압(Vin)이 두 번째 VTC(314)가 존재하는 위치로 입력되는 경우를 도시한다.
이 경우, 앞서 맞춰진 두번째 VTC(314)의 두 출력 중 한 출력인 Dm,5에 Dp,5를 맞춤으로써 두번째 VTC(314) 자신의 두 출력 Dm,5 및 Dp,5가 보정된다.
도 16은 입력전압(Vin)이 첫번째 VTC(312)와 두번째 VTC(314) 사이의 위치로 입력되는 경우를 도시한다.
이 경우, 앞서 맞춰진 두번째 VTC(314)의 두 출력 중 한 출력인 Dp,5에 Dm,6을 맞춤으로써 첫번째 VTC(312)와 두번째 VTC(314) 사이의 오프셋을 보정한다. 그리고, 첫번째 VTC(312)의 두 출력 중 나머지 한 출력인 Dm,6에 Dp,6를 맞춤으로써 첫번째 VTC(312) 자신의 두 출력 Dm,6 및 Dp,6가 보정된다.
대략 중앙에 위치한 기준 슬로프를 중심으로 일측, 예컨대 상측에 존재하는 VTC(312, 314) 자신의 오프셋 및 VTC(312, 314) 사이의 오프셋이 보정되면, 하측에 존재하는 VTC(316, 318)에 대하여 상측에 존재하는 VTC(312, 314)를 보정한 방법과 동일한 방법으로 보정을 수행한다.
즉, 기준 슬로프로 설정한 세번째 VTC(316)의 두 출력 중 한 출력인 Dm,4에 네 번째 VTC(318)의 두 출력 중 한 출력인 Dp,3을 맞춘다. 맞춰진 네번째 VTC(318)의 두 출력 중 한 출력인 Dp,3에 나머지 한 출력인 Dm,3를 맞춰 네번째 VTC(318)의 자기 자신에 대한 보정을 수행한다.
이와 동일한 방법으로 나머지 VTC들 자신 및 나머지 VTC들 사이의 오프셋을 보정할 수 있다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 아날로그-디지털 데이터 변환기의 오프셋 보정기법을 구현하기 위한 VTC를 나타낸다.
VTC 출력전압의 슬로프 또는 출력의 시간 지연을 조절하기 위해 적어도 하나의 전류셀(current cell) 또는 적어도 하나의 가변 캐패시터(variable capacitor)를 각각의 출력 측에 추가하였다.
도 2 및 도 4에 도시한 종래의 오프셋 보정기법의 경우, 차동출력을 그대로 차동으로 조절한다. 반면, 도 17 및 도 18에 나타낸 VTC의 경우, 복수의 전류셀과 복수의 가변 캐패시터를 이용하여 출력전압의 슬로프 또는 출력의 시간 지연을 조절할 수 있다. 차동출력을 개별적으로 조절함으로써 인접한 VTC 사이의 오프셋 보정이 가능하다.
도 19는 본 발명의 일 실시예에 따른 오프셋 보정기법을 구현하기 위한 장치 구성을 도시한다.
본 발명의 일 실시예에 따른 오프셋 보정기법의 적용을 위한 다단 보간이 적용된 아날로그-디지털 데이터 변환기는 디지털 연산부(510), 스위치 어레이(switch array, 520), 보정 저항 및 스위치 어레이(calibration resistor string and switch array, 530)을 추가적으로 포함할 수 있다.
디지털 연산부(510)는 셋-리셋 래치 어레이로부터의 출력을 수신한다. 셋-리셋 래치 어레이로부터의 출력은 오프셋 정보를 포함한다. 디지털 연산부(510)는 오프셋 정보에 근거하여, 영교차점에 대한 출력을 확인하고 보정값을 조절한다.
스위치 어레이(520)는 각 VTC의 영값 입력 및 인접하는 VTC 사이의 중간값 입력을 인가한다. 종래의 데이터 변환기는 이러한 스위치 어레이를 포함하고 있지 않아, 각각의 VTC에 차동입력을 제공할 수 없다.
스위치 어레이(520)는 서로 다른 기준전압값을 각 VTC의 차동입력단자 각각에 개별적으로 입력하기 위해, VTC의 입력단자에 연결된 스위치 및 VTC들 사이에 위치한 스위치를 개폐한다.
서로 다른 기준전압값은 기준 저항 어레이에 포함된 다수의 저항에 의해 생성된다.
보정 저항 및 스위치 어레이(530)는 오프셋 보정전압 출력을 생성한다. 오프셋 보정전압은 다양한 값을 가질 수 있다. 다양한 오프셋 보정전압을 생성하기 위해 다수의 저항을 조합하고 저항들 사이에 존재하는 노드를 개별적으로 개폐할 수 있다.
도 20은 본 발명의 일 실시예에 따른 아날로그-디지털 데이터 변환기의 오프셋 보정기법을 테스트하기 위한 테스트 벤치(test bench)의 구조를 도시한다.
테스트 벤치는 다단 보간이 적용된 아날로그 데이터 변환기(300)와 본 발명의 일 실시예에 따른 오프셋 보정기법을 수행하기 위한 디지털 연산부(510)를 포함한다.
테스트 벤치에 포함되는 디지털 연산부(510)는 보정 기준 래더(512), 클럭 디바이더/카운터(514), 디코더(516) 및 보정 로직(518)을 포함한다.
도 21, 도 22, 도 23 및 도 24는 본 발명의 일 실시예에 따른 오프셋 보정기법이 적용된 아날로그-디지털 데이터 변환기의 다양한 입력값에 대한 테스트 결과를 도시한다.
테스트에 사용된 표본화 주파수(sampling frequency)는 3 GS/s이고, 나이퀴스트 입력 주파수(Nyquist input frequency)는 1.488 GHz, 비트 포맷은 6 비트이다.
도 21의 (a) 및 (b)는 6 비트 3 GS/s의 표본화 주파수(sampling frequency)에서 정적 동작을 확인하기 위한 램프(ramp) 입력에 대한 테스트 결과를 각각 도시한다.
본 발명의 일 실시예에 따른 오프셋 보정기법을 적용하지 않은 경우, 램프 입력에 대한 출력값의 기울기는 일정하지 않다. 그러나 오프셋 보정기법을 적용한 경우, 램프 입력에 대한 출력값의 기울기가 일정한 것을 확인할 수 있다.
도 22의 (a) 및 (b)는 본 발명의 일 실시예에 따른 오프셋 보정기법이 적용된 경우와 적용되지 않은 경우의 나이퀴스트 입력에 대한 테스트 결과를 각각 도시한다.
오프셋 보정기법을 적용하지 않은 경우, 나이퀴스트 입력에 대한 출력값의 분포가 이상적인 모습을 보이지 않다. 그러나 오프셋 보정기법을 적용한 경우, 나이퀴스트 입력에 대한 출력값의 분포가 이상적인 나이퀴스트 스펙트럼을 나타낸다.
도 23의 (a) 및 (b)는 본 발명의 일 실시예에 따른 오프셋 보정기법이 적용된 경우와 적용되지 않은 경우의 아날로그-디지털 데이터 변환기의 전력 스펙트럼(power spectrum) 테스트 결과를 각각 도시한다. SNDR(signal-to-noise distortion ratio) 및 SFDR(spurious-free dynamic range) 모두 오프셋 보정기법을 적용한 경우에 향상된 것을 확인할 수 있다.
도 24는 전술한 SNDR, SFDR 및 SNDR에 근거한 ENOB(effective number of bits)를 나타낸다. ENOB 값에서 볼 수 있듯이, 본 발명의 일 실시예에 따른 오프셋 보정기법이 적용된 경우, 6 비트 3GS/s 설계에 대해서 손실이 0.17 비트로 오프셋 보정기법이 적용되지 않은 경우에 비해 아날로그-디지털 데이터 변환기의 성능이 훨씬 더 향상되었다는 것을 확인할 수 있다.
이상의 설명은 본 발명에 따른 일 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명에 따른 일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 따른 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명에 따른 일 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명에 따른 일 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300: 아날로그-디지털 데이터 변환기
110: VTC 어레이
112, 114, 312, 314, 316, 318: VTC
120: 인버터 어레이
130: 셋-리셋 래치 어레이
131, 132, 133, 134, 135, 136, 137, 138, 139: 셋-리셋 래치
412, 414: 전류셀
422, 424: 가변 캐패시터
510: 디지털 연산부
520: 스위치 어레이
530: 보정 저항 및 스위치 어레이

Claims (18)

  1. N(N≥2, N은 정수)개의 전압-시간 변환기(voltage-to-time converter; VTC)를 포함하는 VTC 어레이;
    상기 VTC 어레이와 연결되고, 상기 VTC 어레이로 기준전압을 제공하기 위해 적어도 두 개 이상의 저항(resistor)을 포함하는 저항 어레이(resistor array);
    상기 VTC 어레이에 연결되고, 상기 VTC 어레이로부터의 출력을 입력받아 보간(interpolation)을 수행하는 인버터 어레이(inverter array);
    상기 인버터 어레이에 연결되고, 상기 인버터 어레이로부터의 출력을 디지털화하는 셋-리셋 래치 어레이(set-reset latch array); 및
    상기 셋-리셋 래치 어레이에 연결되고, 상기 셋-리셋 래치 어레이로부터 출력을 비교함으로써 영교차점(zero-crossing point)의 오프셋을 비교하는 디지털 연산부
    를 포함하되,
    일측이 상기 저항 어레이와 연결되고, 타측이 상기 VTC 어레이에 연결되는 복수의 스위치를 포함하는 스위치 어레이를 더 포함하고, 상기 복수의 스위치 각각의 타측은 대표값 입력을 위해 상기 VTC 어레이의 인접하는 두 개의 VTC와 연결되어 상기 인접하는 두 개의 VTC 사이에 상기 인접하는 두 개의 VTC 각각에 입력되는 서로 다른 대표값이 아닌 중간 대표값의 입력이 가능하도록 하는 것을 특징으로 하는 데이터 변환기(data converter).
  2. 삭제
  3. 제1항에 있어서,
    상기 디지털 연산부는,
    상기 오프셋 비교 결과에 근거하여 보정값을 조절하는 것을 특징으로 하는 데이터 변환기.
  4. 제1항에 있어서,
    오프셋 보정 전압을 생성하기 위해 적어도 하나의 저항 또는 적어도 하나의 스위치를 갖는 보정 저항 및 스위치 어레이(calibration resistor and switch array)를 더 포함하는 것을 특징으로 하는 데이터 변환기.
  5. 제1항에 있어서,
    상기 N개의 VTC 각각은,
    상기 VTC로부터의 출력전압의 슬로프 또는 시간 지연을 조절하기 위해, 적어도 하나의 전류셀(current cell) 또는 적어도 하나의 가변 캐패시터(variable capacitor)를 더 포함하는 것을 특징으로 하는 데이터 변환기.
  6. 제1항에 있어서,
    상기 디지털 연산부는,
    보정 기준 래더(calibration reference ladder), 클럭 디바이더(clock divider), 클럭 카운터(clock counter), 디코더(decoder) 및 보정 로직(calibration logic)에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 데이터 변환기.
  7. N(N≥2, N은 정수)개의 전압-시간 변환기(voltage-to-time converter; VTC) 각각이 아날로그 신호에 대응되는 아날로그 입력전압 및 기준전압을 입력받는 전압입력과정;
    상기 N개의 VTC 각각이 상기 아날로그 입력전압 및 상기 기준전압 차이를 증폭한 차동출력(differential output)을 각각 출력하는 차동출력과정; 및
    상기 N 개의 VTC 중, 인접하는 두 개의 VTC 출력 중 한 VTC의 출력을 나머지 한 VTC의 출력과 겹치도록 슬로프 및 시간 지연을 조정하는 보정을 수행하는 VTC간 보정과정
    을 포함하되,
    영교차점(zero-crossing point)이 최소 전압값과 최대 전압값 사이의 대표값에 가장 가까이 위치하는 기준 VTC를 설정하고, 상기 VTC를 기준으로 상기 N개의 VTC 각각을 일방향인 제1 방향의 제1 영역에 존재하는 VTC와 상기 제1 방향의 반대 방향인 제2 방향의 제2 영역에 존재하는 VTC로 구분하는 기준설정과정을 더 포함하는 것을 특징으로 하는 오프셋 보정방법(offset calibration method).
  8. 삭제
  9. 제7항에 있어서,
    상기 대표값은,
    상기 최소 전압값과 상기 최대 전압값의 중간값(mean value)인 것을 특징으로 하는 오프셋 보정방법.
  10. 제7항에 있어서,
    상기 기준 VTC로부터의 두 출력 중 한 출력을 기준출력으로 설정하는 기준출력설정과정을 더 포함하는 것을 특징으로 하는 오프셋 보정방법.
  11. 제7항에 있어서,
    상기 N개의 VTC 각각의 두 출력단자 중, 상기 제1 방향에 위치하는 출력단자로부터의 출력을 상기 제2 방향에 위치하는 출력단자로부터의 출력과 겹쳐질 때까지 증가 또는 감소시키는 보정을 수행하는 과정을 더 포함하는 것을 특징으로 하는 오프셋 보정방법.
  12. 제7항에 있어서,
    상기 VTC 간 보정과정은,
    상기 기준 VTC에 가까이 위치한 VTC부터 멀리 위치한 VTC까지 순차적으로 보정을 수행하는 것을 특징으로 하는 오프셋 보정방법.
  13. 제12항에 있어서,
    상기 VTC 간 보정과정은,
    상기 제1 영역 또는 상기 제2 영역에 위치한 VTC부터 멀리 위치한 VTC까지 순차적으로 보정하되, 상기 제1 영역 또는 상기 제2 영역 중 선택된 한 영역에 존재하는 모든 VTC 간 보정이 종료되면, 나머지 한 영역에 위치한 VTC 간 보정을 수행하는 것을 특징으로 하는 오프셋 보정방법.
  14. 제13항에 있어서,
    상기 VTC 간 보정과정은,
    상기 기준 VTC로부터 가장 가까이 위치하는 VTC의 k(N≥k≥1, k는 정수)를 1, 가장 멀리 위치하는 VTC의 k를 N으로 정의하면, k번째 VTC와 (k+1)번째 VTC 간 보정을 수행하기 이전에 상기 k번째 VTC 자기 자신의 두 출력의 보정을 먼저 수행하는 것을 특징으로 하는 오프셋 보정방법.
  15. 제14항에 있어서,
    상기 k번째 VTC 자기 자신의 두 출력의 보정은,
    상기 k번째 VTC의 두 출력단자 중, 상기 (k+1)번째 VTC에 가까이 위치한 출력단자로부터의 출력을 (k-1)번째 VTC에 가까이 위치한 출력단자로부터의 출력에 맞춰질 때까지 감소 또는 증가시키는 보정을 수행하는 것을 특징으로 하는 오프셋 보정방법.
  16. 제7항에 있어서,
    상기 아날로그 입력전압 및 상기 기준전압은,
    저항 어레이(resistor array)와 스위치 어레이(switch array)에 포함되는 다수의 스위치 개폐에 의해 조절되는 것을 특징으로 하는 오프셋 보정방법.
  17. 제7항에 있어서,
    상기 N개의 VTC 각각은,
    상기 N개의 VTC 각각으로부터의 출력전압의 슬로프 또는 시간 지연을 조절하기 위해, 적어도 하나의 전류셀(current cell) 또는 적어도 하나의 가변 캐패시터(variable capacitor)를 포함하는 것을 특징으로 하는 오프셋 보정방법.
  18. 제7항에 있어서,
    상기 VTC 간 보정방법은,
    (N-1)번의 VTC 간 오프셋 보정과 N번의 VTC 자기보정을 포함하는 것을 특징으로 하는 오프셋 보정방법.
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