CN103490780B - 用于执行比较器后台校准的装置和方法 - Google Patents

用于执行比较器后台校准的装置和方法 Download PDF

Info

Publication number
CN103490780B
CN103490780B CN201310222512.8A CN201310222512A CN103490780B CN 103490780 B CN103490780 B CN 103490780B CN 201310222512 A CN201310222512 A CN 201310222512A CN 103490780 B CN103490780 B CN 103490780B
Authority
CN
China
Prior art keywords
threshold value
comparator
level
residue signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310222512.8A
Other languages
English (en)
Other versions
CN103490780A (zh
Inventor
S·R·科斯克
J·P·布雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of CN103490780A publication Critical patent/CN103490780A/zh
Application granted granted Critical
Publication of CN103490780B publication Critical patent/CN103490780B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023—Offset correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree
    • H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

用于执行具有以流水线方式连接至输入信号的多个级的电路中的比较器的后台校准的方法和相应装置。计算残余信号的数字值，所述残余信号从多个级中的第一级输出至多个级中的随后级。将残余信号的值与至少一个阈值相比较。基于比较，可以调节第一级中的选定比较器的触发阈值。

Description

用于执行比较器后台校准的装置和方法
技术领域
本申请涉及电子电路领域，更具体地，涉及比较器的后台校准。
背景技术
电子元件易发生工作特性变化。尽管可以根据技术规范制造器件，但是没有制造技术可以在所有器件上保证均匀性。在金属氧化物半导体(MOS)器件中，该变化通常表现为阈值电压电平的移动。例如，在比较器电路中，差分对中的失配和电流源中的失配可以导致比较器偏移，所述比较器偏移是电压偏移，其通过影响输入电压与基准电压之间的比较性能而限制了比较器的精度。比较器偏移量不仅作为随机器件失配的结果出现，而且还是器件尺寸的函数。降低偏移量的一个已知方法是增大器件尺寸。但是，这需要增加功率以维持增益带宽和更新期。对于小的、低功率的比较器来说，增大器件尺寸可能不是实用的选择，因此需要偏移补偿或者偏移抵消方案。
比较器偏移可以归类为两种类型。第一类型，称为DC偏移(在此还称为“静态”偏移)，它是在比较器电路工作时存在的或多或少的恒定偏移。第二类型，在此称为“动态”偏移，其出现在比较器电路被切换至基于对电路的输入值输出比较器判定时。动态偏移可能由电路中的不平衡导致，例如影响电路部件的寄生电容。因此，动态偏移的原因可能与静态偏移的原因无关。
存在补偿静态偏移的技术。然而，动态偏移仍然是个问题。
发明内容
本发明的示例实施例涉及用于校准流水线模数转换器(ADC)中的比较器的方法和相应器件。
根据示例实施例，第一梯型电阻和第二梯型电阻被连接至ADC流水线中的至少一个级中的差分比较器的各自输入。每个比较器配置有其自身的第一和第二梯型电阻，所述第一和第二梯型电阻的初始抽头点被选择用于形成针对比较器的一对初始互补输入。在ADC工作期间(当ADC执行转换时)，在时间校准来自随后级的输出以将级之间的时间差考虑在内之后，使用来自随后级的输出计算由至少一个级产生的数字残余。将每个残余值与至少一个阈值进行比较，优选地与上阈值以及下阈值进行比较。基于比较，可以通过移动至第一和第二梯型电阻中的不同抽头位置来校准施加到至少一个级中的至少一个比较器的初始抽头电压。当ADC有效地执行转换以校正ADC的各种比较器中的偏移时，可以重复上述校准过程例如每时钟周期一次以达到规定数量的周期。可选择地，只要ADC有效地转换输入，就可以重复校准过程。
附图说明
图1示出了传统多级流水线模数转换器的框图。
图2示出了显示针对模数转换器的输出信号的计算和针对转换器中各种级的残余值的计算的图。
图3示出了显示示例性残余值相对于针对示例性级中的比较器一部分的输入的曲线图。
图4示出了根据本发明的示例实施例用于比较器校准的系统的框图。
图5示出了根据本发明的示例实施例用于比较器校准的电路的示意图。
图6示出了根据本发明示例实施例用于比较器校准的方法的流程图。
具体实施方式
本发明涉及用于比较器校准的方法和装置。参照用于流水线ADC中的比较器描述本发明的示例性实施例。然而，本发明可以应用于其它类型的流水线电路中的比较器的校准。根据本发明的示例性实施例，通过校准ADC的闪存部分中的梯型电阻的抽头来补偿开关电容器闪存ADC中的比较器偏移误差。校准在后台校准周期期间发生，即，当ADC有效地执行转换的时候。该校准补偿静态和动态偏移。
图1示出了传统多级流水线ADC的框图。模拟信号Vin是对ADC的第一级(级10)的输入。在每个级的闪存部分内，由一组比较器执行输入电压与一组基准电压之间的比较，从而产生输出至电路(输出电路18)的输入的粗略数字估计。粗略估计还被精确地转换为电压并且从输入中减去。所产生的模拟残余信号向上增益并且被输出作为对下一级(例如，级12)的输入。这通过任何数量的另外的级(例如，级14至16)重复直到到达流水线的末端(最终级)。可以基于ADC的期望分辨率选择级的数量。图1包括显示级10的各种组件的放大视图。除了最终级16可以不包括数模转换器(DAC)或者减法单元以外，剩余级12/14/16中的每一个可以包括类似组件。输入Vin被传递至闪存单元10a，该闪存单元10a执行Vin的模数转换以产生数字值Dout1。Vin可以被施加至闪存单元10a中的一组比较器。由于每个比较器可以具有不同的触发阈值，因此根据Vin的值，可以触发任何数量的比较器以产生Vin的数字逼近。将Dout1输入至DAC 10b，所述DAC 10b将Dout1转换成模拟信号。在通过增益单元10d向上增益并且传递至下一级(例如，级12)作为模拟残余信号之前，可以接着通过减法单元10c从Vin中减去Dout1的模拟形式。可以重复该过程直到达到流水线的末端。接着由输出电路18产生ADC的总体输出，该输出电路18将每个级的数字输出(例如，Dout1、Dout2…Doutn)组合成单个数字输出Dout。由于各级以流水线方式工作，因此来自每个级的Doutx信号被适当地延迟(例如，通过输出电路18)，以使得来自相同采样时刻的所有输出信号在时间上对准。输出电路18可以接着通过结合时间对准信号产生Dout，例如，作为时间对准信号的数字求和。
图2示出了显示可以如何结合单个Doutx信号以形成总体Dout信号的图。图2还示出了可以如何针对任何给定级计算残余值。为了简化起见，假定四级的管道。然而，如前面所解释的，级的数量可以改变。来自所有级的输出数据(61、62、63、64和65)被时间对准并且被结合以产生Dout 67。为了计算任何给定级的残余，可以对来自所有随后级的输出数据进行求和。例如，针对第二级的残余是输出数据(63、64和65)的和，而针对第一级的残余是输出数据(62、63、64和65)的和。
图3示出了显示示例性残余值相对于针对示例性级中的比较器的一部分(例如，比较器C13、C14和C15)的输入的曲线图。水平轴对应于级的输入处的电压范围。垂直轴对应于由该级产生的模拟残余(例如，图1中的Vout)。如图所示，输入可以在ADC的负满标度电压(-FS)与正满标度电压(+FS)之间变化。针对比较器C13/C14/C15中的每一个的触发阈值可以由与输入轴相交的垂直线表示。所示触发阈值可以对应于每一个比较器的理想阈值。比较器偏移可以导致一个或者多个比较器阈值向左移动或者向右移动，从而所产生的残余与理想残余值相比可以更高(如果移动是向右的)或者更低(如果移动是向左的)(例如，残余可以高于+FS/2或者低于-FS/2)。
图4示出了根据本发明的示例实施例用于比较器校准的系统的框图。系统可以包括类似于图1中的级10/12/14/16的一组级10’/12’/14’/16’。控制器30可以通过信号总线31接收每个级的数字输出(例如，图1中的Dout1)。控制器可以在输出电路18内实现或者作为独立电路来实现。由于比较器的数量可以在各级之间改变，因此数字输出的大小也可以改变。出于说明的目的，所示数字输出在两位<1：0>与五位<4：0>之间的变化。控制器30可以包括被输出至各级中的至少一个的一组控制信号Csel、Inc/Dec和Fsel。在图4中，这些控制信号显示为输出至仅前两个级(级10’和12’)，从而仅级10’和12’的比较器被校准。然而，在可选实施例中，控制信号可以被施加至任何数量的级(例如，级14’和16’)。在优选实施例中，在较后的级之前校准较前的级(那些更靠近输入Vin的级)。例如，可以校准至少第一级10’。控制器30的操作将在以下进一步详细描述。
图5示出了根据本发明示例实施例用于比较器校准的电路100的示意图。电路100包括由多个电阻形成的梯型电阻，包括电阻R1/R2/R3/R4/R5/R6/R7/Rn。梯型电阻连接在基准电压(VREF 20)与衬底或者接地电压(例如，Vss)之间。在可选实施例中，可以用电流源替代VREF 20。电路100还可以包括多个开关22/24/25/28、比较器60和控制器30。除控制器30以外，电路100的剩余组件可以存在于(即，本地)图1的ADC中的每个级的闪存部分中。控制器30居中位于例如ADC内。虽然电路100仅示出一个比较器，但是应当理解的是，可以为当前校准的级中的每个比较器复制各种部件(例如梯型电阻和针对控制器30的连接)。
电阻器R1至Rn可以，但不必定具有相同的电阻值并且连续电阻器之间的节点形成抽头点，在每个抽头处具有不同电压，例如沿着梯从R1朝向Rn增加电压。
响应于控制信号(qh)，可以启动开关24，所述控制信号(qh)标志操作的保持阶段的开始，其中电容器50的底板连接至共同节点19，选定的抽头电压被施加至所述共同节点19，并且电容器50的顶板连接至共模电压(vcme)。
响应于数字控制信号(te[1：5])，可以启动开关25，所述数字控制信号(te[1：5])来源于由控制器30产生的控制信号(Csel、Inc/Dec和Fsel)。出于说明的目的，省略了用于得到控制信号te[1：5]的电路。然而，将描述这些信号中的每一个的功能，从而本领域普通技术人员应当理解如何完全实现电路100。控制信号te[1：5]中的每一位可以启动各自的开关25以将共同节点19连接至各自的抽头点。一次只可以有一个开关25是有效的，以使得单个抽头点连接至共同节点19。响应于标志操作的采样阶段的开始的控制信号(qs)，可以启动开关22。在采样阶段期间，输入信号Vip被施加至电容器50的底板，所述电容器50的顶板连接至比较器60的第一输入端-IN。由于顶板是浮置的(对比较器的输入具有高阻抗)，因此顶板处的电压等于输入Vip与选定的抽头电压之间的差，所述选定的抽头电压在保持阶段被采样至电容器50上。比较器60将在Vip大于选定的抽头电压时触发。因此，选定的抽头电压决定比较器60的触发阈值。
响应于在保持阶段将比较器的顶板连接至vcmc的控制信号(qhp)，可以启动开关28。为了精确地限定采样时刻，除在qh无效之前短时间无效qhp以外(例如qhp可以在qh之前被无效大约100pS)，控制信号qh和qhp可以是相同的。
比较器60可以包括第二输入端+IP。尽管在附图中未示出，但是应当理解的是，还可以为第二输入端+IP提供连接至第一输入端-IN的类似电路。即，+IP可以连接至对称电路，该对称电路具有以与连接至-IN的部件相反的极性连接的元件，从而互补输入电压Vin被采样至第二输入端上。比较器60产生数字输出信号Qp。由给定级中的比较器60产生的Qp信号组(例如，产生16位值的16Qp信号)表示闪存的原始数字输出并且被称为温度计码。温度计码可以被转换为二进制码(例如，5位)，该二进制码形成来自闪存的数字输出。该二进制码对应于图1中的信号Dout1并且形成通过图4中的总线31传输至控制器30的数字输出。
控制器30可以包括逻辑块32和选择块34。逻辑块32接收二进制码(图4中的一个或者多个Doutx信号)并且可以使用二进制码计算任何给定级的数字残余值。例如，为了计算级10’的残余，可以结合针对每个随后级(例如，级12’、14’和16’)的码。
控制器30还可以基于所计算的残余值决定将共同节点19连接至哪个抽头点(即，它决定开关25中的哪一个是有效的)。下面结合根据本发明的方法的示例性实施例对基于残余值的决定进行描述。
响应于来自逻辑块32的一个或者多个信号，可以输出控制信号te[1：5]。在一个实施例中，响应于包括地址信号(Csel[3：0])、增量/减量信号(inc/dec)和闪存选择信号(Fsel)的一组输入，选择块34输出te[1：5]。Csel[3：0]被用于在特定闪存中寻址特定比较器60。Fsel被用于选择(启动)闪存，其中寻址的比较器位于所述闪存中。Inc/dec被用于通过顺序地启动或者停用开关25以步进通过梯型抽头。在后台校准之前，ADC中的一个或者多个级可以被设置到各自的初始抽头点(例如，使用在ADC操作之前的时间周期中校准比较器的前台校准技术，或者被设置为标称抽头电压)。然后本发明的后台校准技术通过沿阶梯向上或者向下增量来调节该初始抽头点。如果还应用前台校准，那么在前台和后台中都调节抽头点，从而后台校准用于对在前台中做出的校准进行精调。
步进通过梯可以包括增量或者减量至相邻的抽头。例如，如果初始抽头点对应于te[3](即，由te[3]控制的开关最初是闭合的)并且inc/dec被设置为指示增量，那么可以输出te[4]。因此，可以在任何给定时刻输出te[1：5]中的一位以选择抽头点。其它控制序列也可以成为选择下一抽头点的可能。例如，有可能移动至不相邻的抽头点(例如，以两步而不是一步来增量)。
图6示出了根据本发明的示例实施例用于比较器校准的方法300的流程图。方法300可以与电路100结合使用。其它电路布置(例如，流水线ADC)也可以适合与该方法一起使用。根据示例实施例，可以在ADC的选定部分上执行方法300，尤其是最粗略的级，而不是在所有级中。例如，方法300可以应用于前两个或者三个级。
在步骤310中，可以使用适当延迟的输出信号对给定级的残余进行数字地计算。例如，如前面结合图2描述的，对来自每一级的输出信号进行时间对准(例如，相对于较后级延迟来自较前级的输出信号)。在时间对准之后，可以将针对任何给定级的残余值计算作为来自所有随后级的Doutx信号的求和。
在步骤312中，可以通过与上阈值比较来分析残余值。回头参照图3，残余被示出为理想地在大约+FS/2与-FS/2之间变化。然而，当通过偏移移动比较器阈值时，残余的幅值可以是FS或者更大(例如大于图3中的参考数字52处的+FS或者近似于参考数字54处的-FS)。因此，在一个实施例中，上阈值可以是基本上等于+FS的任意值。另外，下阈值可以是基本上等于-FS的任意值。尽管上阈值大于下阈值，但是上阈值和下阈值的幅值不必相同。
在步骤314中，控制器30可以确定残余是否大于上阈值。如果残余超过上阈值，那么方法进行至步骤316。
在步骤316中，通过减量选择下一个抽头点(电压)，例如，通过减量选定比较器的te[1：5]的值。对哪个比较器进行校准的选择是根据总线31输出的二进制码。由给任何给定级输出的二进制码可以被用于在该级中选择单个比较器。回头参照图3，示出了相对于mdac1输入的针对由示例级输出的码(Dout1)的示例性值。如果触发所有比较器(例如，C0至C15)，那么Dout1＝10000。如果mdac1残余接近+FS(52)，那么C15的阈值过高，从而C15没有触发，并且因此Dout1为较低值(例如，01111)而不是正确的值10000。可以通过为C15减量抽头点以降低其触发阈值来校正该错误。可以通过使用Csel[3：0]＝Dout1来执行该实例中的C15的选择。以这种方式，响应于导致产生在步骤310中计算的残余的相同模拟输入而触发的最高阈值电平比较器被选择用于校准。
如果残余没有超过上阈值，那么控制器30可以确定残余是否小于下阈值(步骤318)。如果残余小于下阈值，那么通过增量来选择选定比较器的下一个抽头点(步骤320)。例如，在图3中，如果C15的阈值过低(接近-FS 54)，那么这可以通过增量抽头点，使用Csel[3：0]＝Dout1-1来选择C15进行校正。另一方面，如果残余至少等于下阈值，那么抽头点既不进行增量也不进行减量，从而抽头电压保持相同(步骤322)。
如上所述，可能存在连接至-IN的互补电路。因此，抽头电压无论何时进行增量或者减量，都可能在互补电路中发生相应的变化。例如，虽然互补电路可以按照与连接至+IP的电路的相同量进行增量或者减量，但是是以相反方向进行的。
在上述说明书中，尽管已经参考具体的示例性实施例对本发明进行了描述，但是本领域技术人员应当理解，在不背离如以下权利要求书中阐述的本发明的宽泛精神和保护范围的情况下，可以作出各种变化和改型。此处所描述的实施例可以在不同组合中彼此结合地呈现。说明书和附图被认为是说明性的而不是限制性的。

Claims (20)

1.一种用于执行具有多个级的电路中的比较器的后台校准的方法，所述多个级以流水线方式连接至输入信号，所述方法包括：
计算残余信号的数字值，所述残余信号从所述多个级中的第一级输出至所述多个级中的后续级；
将所述残余信号的值与至少一个阈值相比较；以及
基于所述比较，调节所述第一级中的选定比较器的触发阈值，
选择响应于导致所述残余信号的输入信号而被触发的最高阈值电平比较器作为所述选定比较器。
2.根据权利要求1所述的方法，其中所述至少一个阈值包括上阈值和下阈值，所述上阈值大于所述下阈值。
3.根据权利要求2所述的方法，其中所述调节包括：
当所述残余信号大于所述上阈值时降低所述触发阈值；以及
当所述残余信号小于所述下阈值时提高所述触发阈值。
4.根据权利要求2所述的方法，其中：
所述电路是模数转换器；
所述上阈值基本上等于+FS；以及
所述下阈值基本上等于-FS，
其中FS是所述转换器的满标值。
5.根据权利要求1所述的方法，其中通过结合来自所述第一级之后的所有级的输出来计算所述残余信号的所述数字值。
6.根据权利要求1所述的方法，其中所述调节包括改变连接至所述选定比较器的输入的梯型电阻中的抽头点。
7.根据权利要求1所述的方法，其中所述方法被重复执行，使用来自所述多个级的更靠近所述输入信号的仅一部分的级作为所述第一级。
8.根据权利要求1所述的方法，其中在使用前台校准技术调节所述选定比较器的所述触发阈值之后执行所述方法。
9.根据权利要求1所述的方法，其中所述选定比较器具有一对互补输入并且所述调节包括以相同的量改变两个输入，但是以相反的方向改变。
10.根据权利要求1所述的方法，其中所述电路是模数转换器，所述方法进一步包括：
基于模拟输入的数字逼近选择所述比较器，其中根据所述模拟输入产生由所述第一级输出的所述残余信号。
11.一种用于执行具有多个级的电路中的比较器的后台校准的装置，所述多个级以流水线方式连接至输入信号，所述装置包括：
控制器，被配置为：
计算残余信号的数字值，所述残余信号从所述多个级中的第一级输出至所述多个级中的后续级；
将所述残余信号的值与至少一个阈值相比较；以及
基于所述比较，调节所述第一级中的选定比较器的触发阈值，
其中所述选定比较器是响应于导致所述残余信号的输入信号而被触发的最高阈值电平比较器。
12.根据权利要求11所述的装置，其中所述至少一个阈值包括 上阈值和下阈值，所述上阈值大于所述下阈值。
13.根据权利要求12所述的装置，其中所述调节包括：
当所述残余信号大于所述上阈值时降低所述触发阈值；以及
当所述残余信号小于所述下阈值时提高所述触发阈值。
14.根据权利要求12所述的装置，其中：
所述电路是模数转换器；
所述上阈值基本上等于+FS；以及
所述下阈值基本上等于-FS，
其中FS是所述转换器的满标值。
15.根据权利要求11所述的装置，其中所述控制器通过结合来自所述第一级之后的所有级的输出来计算所述残余信号的所述数字值。
16.根据权利要求11所述的装置，其中所述调节包括改变连接至所述选定比较器的输入的梯型电阻中的抽头点。
17.根据权利要求11所述的装置，其中所述控制器重复执行所述计算、所述比较和所述调节步骤，使用来自所述多个级的更靠近所述输入信号的仅一部分的级作为所述第一级。
18.根据权利要求11所述的装置，其中所述控制器在使用前台校准技术调节所述选定比较器的所述触发阈值之后执行所述调节。
19.根据权利要求11所述的装置，其中所述选定比较器具有一对互补输入并且所述调节包括以相同的量改变两个输入，但是以相反的方向改变。
20.根据权利要求11所述的装置，其中所述电路是模数转换器，其中所述控制器基于模拟输入的数字逼近选择所述比较器，其中根据所述模拟输入产生由所述第一级输出的所述残余信号。
CN201310222512.8A 2012-06-07 2013-06-06 用于执行比较器后台校准的装置和方法 Active CN103490780B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/490,673 2012-06-07
US13/490,673 US8773294B2 (en) 2012-06-07 2012-06-07 Background techniques for comparator calibration

Publications (2)

Publication Number Publication Date
CN103490780A CN103490780A (zh) 2014-01-01
CN103490780B true CN103490780B (zh) 2017-04-12

Family

ID=49625995

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310222512.8A Active CN103490780B (zh) 2012-06-07 2013-06-06 用于执行比较器后台校准的装置和方法

Country Status (5)

Country Link
US (1) US8773294B2 (zh)
JP (1) JP5499205B2 (zh)
CN (1) CN103490780B (zh)
DE (1) DE102013105127B4 (zh)
TW (1) TWI535217B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9602121B2 (en) * 2015-07-07 2017-03-21 Analog Devices, Inc. Background estimation of comparator offset of an analog-to-digital converter
US9543974B1 (en) * 2015-09-18 2017-01-10 Analog Devices, Inc. Reducing switching error in data converters
US11190175B2 (en) * 2018-07-10 2021-11-30 Maxim Integrated Products, Inc. Comparator diagnostic systems and methods
CN110995265B (zh) * 2019-12-26 2024-03-08 上海贝岭股份有限公司 模数转换器失调误差自动校准方法及系统
US11888492B2 (en) * 2022-03-01 2024-01-30 Cirrus Logic, Inc. Background offset calibration of a high-speed analog signal comparator

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0541540A1 (en) * 1989-09-26 1993-05-19 Analog Devices, Inc. Analog-to-digital converter employing a pipelined multi-stage architecture
CN1522496A (zh) * 2001-03-26 2004-08-18 �����ɷ� 处理磁泡的模拟变量位转换器校准
CN101729067A (zh) * 2008-10-22 2010-06-09 财团法人工业技术研究院 管线式模拟数字转换器的校准装置及其方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3182444B2 (ja) * 1992-03-04 2001-07-03 株式会社日立製作所 Ａｄ変換器
US5771012A (en) * 1996-09-11 1998-06-23 Harris Corporation Integrated circuit analog-to-digital converter and associated calibration method and apparatus
US6124818A (en) * 1998-10-21 2000-09-26 Linear Technology Corporation Pipelined successive approximation analog-to-digital converters
US6195032B1 (en) * 1999-08-12 2001-02-27 Centillium Communications, Inc. Two-stage pipelined recycling analog-to-digital converter (ADC)
US6366230B1 (en) * 2000-06-07 2002-04-02 Texas Instruments Incorporated Pipelined analog-to-digital converter
SE520277C2 (sv) * 2001-02-27 2003-06-17 Ericsson Telefon Ab L M Införande av kalibreringssekvens hos en A/D-omvandlare
US6714886B2 (en) * 2002-02-13 2004-03-30 Eric C. Sung System and method of DC calibration of amplifiers
US6570523B1 (en) * 2002-02-13 2003-05-27 Intersil Americas Inc. Analog to digital converter using subranging and interpolation
JP2005269400A (ja) * 2004-03-19 2005-09-29 Sanyo Electric Co Ltd 比較装置及び方法、その比較方法を利用可能なアナログデジタル変換装置、及びその比較方法に利用可能な判定装置
JP2006197196A (ja) 2005-01-13 2006-07-27 New Japan Radio Co Ltd Ａ／ｄ変換器
US7187310B2 (en) * 2005-03-04 2007-03-06 Kamal El-Sankary Circuit calibration using voltage injection
JP4607636B2 (ja) 2005-03-25 2011-01-05 株式会社東芝 アナログ／ディジタル変換回路
US7164379B1 (en) * 2005-11-30 2007-01-16 General Electric Company Pipeline analog to digital converter
US8094056B2 (en) * 2006-02-02 2012-01-10 Clariphy Communications, Inc. Analog-to-digital converter
JP2007295378A (ja) 2006-04-26 2007-11-08 Sony Corp アナログ／デジタル変換回路
JP2007312195A (ja) 2006-05-19 2007-11-29 New Japan Radio Co Ltd パイプライン型ａ／ｄ変換器
US7595744B2 (en) * 2007-11-27 2009-09-29 Texas Instruments Incorporated Correcting offset errors associated with a sub-ADC in pipeline analog to digital converters
JP5351571B2 (ja) 2009-03-16 2013-11-27 株式会社メガチップス パイプライン型ａ／ｄ変換回路
US7961130B2 (en) * 2009-08-03 2011-06-14 Intersil Americas Inc. Data look ahead to reduce power consumption
JP2011176578A (ja) * 2010-02-24 2011-09-08 Panasonic Corp Ａ／ｄ変換器
KR101381250B1 (ko) * 2010-09-15 2014-04-04 한국전자통신연구원 아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법
US8368571B2 (en) * 2011-03-31 2013-02-05 Analog Devices, Inc. Pipelined ADC having error correction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0541540A1 (en) * 1989-09-26 1993-05-19 Analog Devices, Inc. Analog-to-digital converter employing a pipelined multi-stage architecture
CN1522496A (zh) * 2001-03-26 2004-08-18 �����ɷ� 处理磁泡的模拟变量位转换器校准
CN101729067A (zh) * 2008-10-22 2010-06-09 财团法人工业技术研究院 管线式模拟数字转换器的校准装置及其方法

Also Published As

Publication number Publication date
TW201351888A (zh) 2013-12-16
TWI535217B (zh) 2016-05-21
DE102013105127A1 (de) 2013-12-12
JP2013255229A (ja) 2013-12-19
US8773294B2 (en) 2014-07-08
CN103490780A (zh) 2014-01-01
US20130328609A1 (en) 2013-12-12
JP5499205B2 (ja) 2014-05-21
DE102013105127B4 (de) 2016-02-25

Similar Documents

Publication Publication Date Title
US7880650B2 (en) Method and apparatus for testing data converter
US7876254B2 (en) Data conversion circuitry having successive approximation circuitry and method therefor
US7868796B2 (en) Self-calibrating data conversion circuitry and method therefor
US6888482B1 (en) Folding analog to digital converter capable of calibration and method thereof
US7733258B2 (en) Data conversion circuitry for converting analog signals to digital signals and vice-versa and method therefor
WO2017219377A1 (zh) 一种比较器失调电压自校正电路
CN103490780B (zh) 用于执行比较器后台校准的装置和方法
US7868795B2 (en) Data conversion circuitry with an extra successive approximation step and method therefor
US9071261B2 (en) Accuracy enhancement techniques for ADCs
US10581443B2 (en) Method and apparatus for offset correction in SAR ADC with reduced capacitor array DAC
JP6102521B2 (ja) Ｓａｒアナログ・デジタル変換方法およびｓａｒアナログ・デジタル変換回路
JP2011120011A (ja) アナログ−デジタル変換器
US20110148680A1 (en) Digital-analog converting apparatus and test apparatus
CN110995264A (zh) Cdac的电容失配的校准系统和逐次逼近型adc
JP2016192612A (ja) 半導体装置及びアナログデジタル変換回路のキャリブレーション方法
US8284091B2 (en) Flash analog-to-digital converter
KR20150072972A (ko) 타이밍 켈리브레이션을 이용한 인터폴레이션을 위한 아날로그 디지털 변환기
CN111342843B (zh) 电压信号生成
KR101836222B1 (ko) 오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법
JP2004289759A (ja) Ａ／ｄ変換器
US11323128B2 (en) Calibration technique for time-interleaved analog-to-digital converters
JP2006129025A (ja) 半導体集積回路およびそのトリミング方法
JP2013005185A (ja) Ａ／ｄ変換回路及びそのテスト方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant