JP2006197196A - A/d変換器 - Google Patents
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Abstract
【課題】サンプリングホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してなるA/D変換器を提供する。
【解決手段】サンプルホールド回路のサンプルホールドに用いられるスイッチ素子と同等の機能を有する2つのスイッチ素子11,12がA/D変換器を構成する比較器において用いられており、サンプルホールドに用いられるスイッチ素子と同一のクロック信号で駆動されることで、比較器のラッチングタイミングとサンプリングタイミングとのスキュー差を極めて小さくでき、信頼性の高いA/D変換器が提供される。
【選択図】図1
【解決手段】サンプルホールド回路のサンプルホールドに用いられるスイッチ素子と同等の機能を有する2つのスイッチ素子11,12がA/D変換器を構成する比較器において用いられており、サンプルホールドに用いられるスイッチ素子と同一のクロック信号で駆動されることで、比較器のラッチングタイミングとサンプリングタイミングとのスキュー差を極めて小さくでき、信頼性の高いA/D変換器が提供される。
【選択図】図1
Description
本発明は、A/D変換器に係り、特に、パイプライン型A/D変換器におけるクロックスキュ−に起因する変換誤差等の改善を図ったものに関する。
近年、高速かつ低消費電力のA/D変換器として、1.5bitパイプライン型A/D変換器が数多く様々な装置等において用いられている。
図2には、1.5bitパイプライン型A/D変換器を構成するステージの構成例が示されており、以下、同図を参照しつつこのステージの構成例について説明する。
1.5bitパイプライン型A/D変換器は、同一の回路構成を有してなる複数のステージが縦続接続されて構成されることは周知の通りであるが、各々のステージの回路は、通常、差動構成であるが、図3においては、説明を簡便とするため半回路が示されたものとなっている。
図2には、1.5bitパイプライン型A/D変換器を構成するステージの構成例が示されており、以下、同図を参照しつつこのステージの構成例について説明する。
1.5bitパイプライン型A/D変換器は、同一の回路構成を有してなる複数のステージが縦続接続されて構成されることは周知の通りであるが、各々のステージの回路は、通常、差動構成であるが、図3においては、説明を簡便とするため半回路が示されたものとなっている。
1.5bitパイプライン型A/D変換器を構成するステージは、基本的には信号レベルを2倍にするスイッチドキャパシタの応用回路であり、オペアンプOPと、複数のスイッチSW11A,SW11B,SW12,SW21と、複数のキャパシタC1,C2とを組み合わせた回路である。
ここで、スイッチSW11A,SW11Bは、図4に示されたようなクロック信号ck11により、スイッチSW12は、クロック信号ck12により、スイッチSW21は、クロック信号ck21により、それぞれ駆動されるものとなっている。
ここで、スイッチSW11A,SW11Bは、図4に示されたようなクロック信号ck11により、スイッチSW12は、クロック信号ck12により、スイッチSW21は、クロック信号ck21により、それぞれ駆動されるものとなっている。
また、このステージの構成例においては、入力レベルを判別するための2つの比較器comparator1, comparator2が設けられており、そのしきい値は、比較器comparator1が+(1/4)フルスケールに、比較器comparator2が−(1/4)フルスケールに、それぞれ設定されている。そして、比較器comparator1, comparator2の出力は、その後段に設けられたデコーダDECによりディジタル信号にデコードされ、このデコード信号は、デコーダDECの後段に設けられたディジタル・アナログ変換器DACによってアナログ信号に戻されて、入力信号との加減算に供されるようになっている。
かかるスイッチドキャパシタアンプは、入力信号をサンプル/ホールドする機能も併せもつものとなっている。サンプルからホールドへ移行するタイミングは、スイッチSW12がオフするタイミングで決定されるが、このスイッチSW12は、クロック信号ck12で駆動されるので(図4参照)、このクロック信号ck12が論理値Highに相当する信号レベルから論理値Lowに相当する信号レベルへ立ち下がる際に、サンプルからホールドへ移行することとなる。そして、このスイッチSW12がオフするタイミングで比較器comparator1, comparator2をラッチングしなければならないので、比較器comparator1, comparator2のラッチングもクロックck12によって行われるようになっている。
この比較器comparator1, comparator2の典型的な構成については、例えば、非特許文献1等に開示されたものが良く知られている。
図3には、非特許文献1に開示された比較器の回路構成が示されており、以下、同図を参照しつつこの従来の比較器について説明する。
この従来の比較器は、定常的な電流を流さずにLatch/Reset信号によって駆動されるダイナミック型と称されるタイプのものである。
すなわち、この比較器は、入力用トランジスタM1AとM2Aのゲートに、差動の入力信号が印加される一方、トランジスタM3AとM4Aのゲートには、異なる基準電圧Vref1とVref2がそれぞれ印加されるようになっている。また、全てのトランジスタM1A〜M12Aのゲート長は等しく設定されると共に、トランジスタM1AとM2A、M3AとM4Aのゲート幅は、それぞれ等しく設定されている。
図3には、非特許文献1に開示された比較器の回路構成が示されており、以下、同図を参照しつつこの従来の比較器について説明する。
この従来の比較器は、定常的な電流を流さずにLatch/Reset信号によって駆動されるダイナミック型と称されるタイプのものである。
すなわち、この比較器は、入力用トランジスタM1AとM2Aのゲートに、差動の入力信号が印加される一方、トランジスタM3AとM4Aのゲートには、異なる基準電圧Vref1とVref2がそれぞれ印加されるようになっている。また、全てのトランジスタM1A〜M12Aのゲート長は等しく設定されると共に、トランジスタM1AとM2A、M3AとM4Aのゲート幅は、それぞれ等しく設定されている。
さらに、トランジスタM5A〜M12Aは、クロスカップルされたラッチングトランジスタとなっている。そして、トランジスタM7AとM9AとM11Aの共通のドレインから正の差動出力OUT+が、トランジスタM8AとM10AとM12Aの共通のドレインから負の差動出力OUT−が、それぞれ出力されるようになっている。
かかる構成において、Latch/Reset信号が論理値Lowの場合、トランジスタM11AとM12Aが導通し、トランジスタM7AとM8Aは非導通状態とされるので、出力OUT+とOUT−は、共に論理値Highとなる。次に、Latch/Reset信号が論理値Lowの状態から論理値Highの状態へ遷移する場合、回路には過渡的な電流が流れるため、トランジスタM1AからM4Aは、この場合に三極管領域で動作するよう定数を選定しておく。
ここで、この場合のトランジスタM1AとM3Aの並列コンダクタンスG1と、トランジスタM2AとM4Aの並列コンダクタンスG2は、それぞれ下記する式1、式2によって表されるものとなる。
ここで、kpは、トランスコンダクタンス係数、Vthは、トランジスタのしきい値、W12は、トランジスタM1AとM2Aのゲート幅、W34は、トランジスタM3AとM4Aのゲート幅である。そして、G1=G2の条件で、この比較器のしきい値は、下記する式3で表される。
Vin|threshold=(W12/W34)/Vref・・・式3
なお、ここでVin=(Vin+)−(Vin-)、Vref=(Vref1−Vref2)であり、この式3からゲート幅によってしきい値を任意に設定できることが理解できる。
結局、G1とG2のいずれか大きい方により多くの電流が流れ、Latch/Reset信号が論理値Lowの状態から論理値Highの状態へ移行すると、G1とG2の大きい方の枝が論理値Lowに、小さい方が論理値Highに、それぞれラッチングされ、その結果が出力されることとなる。なお、ここで、枝は、トランジスタM1A、M3A及びM5Aで形成される枝と、トランジスタM2A、M4A及びM6Aで形成される枝を意味する。
T.B.Cho,P.R.Gray,「A 10b,20Msample/s, 35mW Pipeline A/D Converter」,IEE JOURNAL OF SOLID-STATE CIRCUITES,IEEE, March 1995,Vol 30., No.3
結局、G1とG2のいずれか大きい方により多くの電流が流れ、Latch/Reset信号が論理値Lowの状態から論理値Highの状態へ移行すると、G1とG2の大きい方の枝が論理値Lowに、小さい方が論理値Highに、それぞれラッチングされ、その結果が出力されることとなる。なお、ここで、枝は、トランジスタM1A、M3A及びM5Aで形成される枝と、トランジスタM2A、M4A及びM6Aで形成される枝を意味する。
T.B.Cho,P.R.Gray,「A 10b,20Msample/s, 35mW Pipeline A/D Converter」,IEE JOURNAL OF SOLID-STATE CIRCUITES,IEEE, March 1995,Vol 30., No.3
上述した従来の比較器は、構成が単純で消費電力が小さいという長所を有するが、サンプルホールド回路とのクロックスキュー差を考えると次述するような問題が生ずる。
すなわち、サンプルホールド回路のスイッチは、一般に図6に示されたようなコンプリメンタリペアトランジスタで構成されるが、このスイッチがオフされる回路動作は、上述の比較器がラッチングする際の回路動作とは全く異なるため、両者を共通のクロックで駆動したとしてもサンプリングスイッチのオフタイミングと比較器のラッチングタイミングは必ずしも一致しない。例えば、このタイミングのずれがt1(秒)であるとした場合に、図5に示されたように高速信号が入力に印加されサンプルホールドが行われると、ずれt1に相当する電位差v1がサンプルホールド回路(図5において「S/H」はサンプルホールド回路を意味する)にホールドされたデータと比較器の測定結果(サンプルホールドの結果)の誤差として現れることとなる。なお、図6において、T1,T2は、スイッチとして用いられる場合の入力、出力端子として機能する端部であり、ckはコンプリメンタリトランジスタを駆動するクロック信号を意味し、ckbは、クロック信号ckを反転した信号、すなわち、換言すれば、丁度、180度位相の異なるクロック信号を意味する。
特に、1.5bitパイプライン型A/D変換器の場合、このような誤差が1/4フルスケールを越えると、A/D変換器自体が誤動作してしまうという問題がある。
すなわち、サンプルホールド回路のスイッチは、一般に図6に示されたようなコンプリメンタリペアトランジスタで構成されるが、このスイッチがオフされる回路動作は、上述の比較器がラッチングする際の回路動作とは全く異なるため、両者を共通のクロックで駆動したとしてもサンプリングスイッチのオフタイミングと比較器のラッチングタイミングは必ずしも一致しない。例えば、このタイミングのずれがt1(秒)であるとした場合に、図5に示されたように高速信号が入力に印加されサンプルホールドが行われると、ずれt1に相当する電位差v1がサンプルホールド回路(図5において「S/H」はサンプルホールド回路を意味する)にホールドされたデータと比較器の測定結果(サンプルホールドの結果)の誤差として現れることとなる。なお、図6において、T1,T2は、スイッチとして用いられる場合の入力、出力端子として機能する端部であり、ckはコンプリメンタリトランジスタを駆動するクロック信号を意味し、ckbは、クロック信号ckを反転した信号、すなわち、換言すれば、丁度、180度位相の異なるクロック信号を意味する。
特に、1.5bitパイプライン型A/D変換器の場合、このような誤差が1/4フルスケールを越えると、A/D変換器自体が誤動作してしまうという問題がある。
本発明は、上記実状に鑑みてなされたもので、高速入力信号に対して誤動作し難いA/D変換器を提供するものである。
本発明の他の目的は、サンプルホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してなるA/D変換器を提供することにある。
本発明の他の目的は、サンプルホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してなるA/D変換器を提供することにある。
上記本発明の目的を達成するため、本発明に係るA/D変換器は、
1つ以上の比較器と1つ以上のサンプルホールド回路とを具備し、
前記比較器は、前記サンプルホールド回路におけるサンプルホールドに用いられるスイッチ素子と同等の機能を有するスイッチ素子を用いてなり、前記サンプルホールド回路のスイッチ素子が導通状態から非導通状態とされて、サンプルからホールドへ移行すると同一のタイミングにおいて、前記比較器のスイッチ素子が導通状態から非導通状態とされることで、ラッチングがなされるよう構成されてなるものである。
1つ以上の比較器と1つ以上のサンプルホールド回路とを具備し、
前記比較器は、前記サンプルホールド回路におけるサンプルホールドに用いられるスイッチ素子と同等の機能を有するスイッチ素子を用いてなり、前記サンプルホールド回路のスイッチ素子が導通状態から非導通状態とされて、サンプルからホールドへ移行すると同一のタイミングにおいて、前記比較器のスイッチ素子が導通状態から非導通状態とされることで、ラッチングがなされるよう構成されてなるものである。
前記サンプルホールド回路のスイッチ素子と比較器のスイッチ素子は、共通のクロック信号が供給されると共に、それぞれのスイッチ素子の一方の端部は、共通の基準電圧源に接続されてなるものが好適である。
また、ドレインが共通とされ、ソースが接地された第1及び第3のMOSトランジスタと、
ドレインが共通とされ、ソースが接地された第2及び第4のMOSトランジスタと、
前記第1及び第3のMOSトランジスタの共通ドレインに、ソースが接続された第5のMOSトランジスタと、
前記第2及び第4のMOSトランジスタの共通ドレインに、ソースが接続された第6のMOSトランジスタと、
ゲート及びドレインが前記第5のMOSトランジスタのゲート及びドレインとそれぞれ共通に接続され、前記第1乃至第6のMOSトランジスタと異なる極性の第7のMOSトランジスタと、
ゲート及びドレインが前記第6のMOSトランジスタのゲート及びドレインとそれぞれ共通に接続されると共に、ソースが前記第7のMOSトランジスタのソースと共通に接続され、前記第7のMOSトランジスタと同極性の第8のMOSトランジスタと、
ドレインが前記第7及び第8のMOSトランジスタのソースに接続される一方、ソースに電源電圧が印加可能とされ、前記第7のMOSトランジスタと同極性の第9のMOSトランジスタと、
一方の端部が前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ドレインに接続され、他方の端部に第3の基準電圧が印加可能とされた第1のスイッチ素子と、
一方の端部が前記第6のMOSトランジスタ及び第8のMOSトランジスタの共通ドレインに接続され、他方の端部に第3の基準電圧が印加可能とされた第2のスイッチ素子とを具備し、
前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ドレインと、前記第6のMOSトランジスタ及び第8のMOSトランジスタのゲートが相互に接続されて第1の差動出力端子とされ、
前記第6のMOSトランジスタ及び第8のMOSトランジスタの共通ドレインと、前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ゲートが相互に接続されて第2の差動出力端子とされ、
前記第3のMOSトランジスタのゲートには、第1の基準電圧が印加され、
前記第4のMOSトランジスタのゲートには、第2の基準電圧が印加され、
前記第1のMOSトランジスタのゲートに正の差動入力信号が、前記第2のMOSトランジスタのゲートに負の差動入力信号が、それぞれ印加され、
前記第1及び第2のスイッチ素子のオフとされるタイミングでラッチングが行われるよう構成されてなるA/D変換器としても好適である。
ドレインが共通とされ、ソースが接地された第2及び第4のMOSトランジスタと、
前記第1及び第3のMOSトランジスタの共通ドレインに、ソースが接続された第5のMOSトランジスタと、
前記第2及び第4のMOSトランジスタの共通ドレインに、ソースが接続された第6のMOSトランジスタと、
ゲート及びドレインが前記第5のMOSトランジスタのゲート及びドレインとそれぞれ共通に接続され、前記第1乃至第6のMOSトランジスタと異なる極性の第7のMOSトランジスタと、
ゲート及びドレインが前記第6のMOSトランジスタのゲート及びドレインとそれぞれ共通に接続されると共に、ソースが前記第7のMOSトランジスタのソースと共通に接続され、前記第7のMOSトランジスタと同極性の第8のMOSトランジスタと、
ドレインが前記第7及び第8のMOSトランジスタのソースに接続される一方、ソースに電源電圧が印加可能とされ、前記第7のMOSトランジスタと同極性の第9のMOSトランジスタと、
一方の端部が前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ドレインに接続され、他方の端部に第3の基準電圧が印加可能とされた第1のスイッチ素子と、
一方の端部が前記第6のMOSトランジスタ及び第8のMOSトランジスタの共通ドレインに接続され、他方の端部に第3の基準電圧が印加可能とされた第2のスイッチ素子とを具備し、
前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ドレインと、前記第6のMOSトランジスタ及び第8のMOSトランジスタのゲートが相互に接続されて第1の差動出力端子とされ、
前記第6のMOSトランジスタ及び第8のMOSトランジスタの共通ドレインと、前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ゲートが相互に接続されて第2の差動出力端子とされ、
前記第3のMOSトランジスタのゲートには、第1の基準電圧が印加され、
前記第4のMOSトランジスタのゲートには、第2の基準電圧が印加され、
前記第1のMOSトランジスタのゲートに正の差動入力信号が、前記第2のMOSトランジスタのゲートに負の差動入力信号が、それぞれ印加され、
前記第1及び第2のスイッチ素子のオフとされるタイミングでラッチングが行われるよう構成されてなるA/D変換器としても好適である。
さらに、かかる構成において、サンプルホールド回路が設けられ、
前記サンプルホールド回路は、サンプルホールドに用いられるスイッチ素子を用いてなり、当該サンプルホールド回路のスイッチ素子は、前記比較器の第1及び第2のスイッチ素子と同等の機能を有し、前記第1及び第2のスイッチ素子と同一のクロック信号により駆動されるものであって、その一方の端部は、前記第1及び第2のスイッチ素子の他方の端部と同一の第3の基準電圧が印加可能にされてなるA/D変換器としても好適である。
前記サンプルホールド回路は、サンプルホールドに用いられるスイッチ素子を用いてなり、当該サンプルホールド回路のスイッチ素子は、前記比較器の第1及び第2のスイッチ素子と同等の機能を有し、前記第1及び第2のスイッチ素子と同一のクロック信号により駆動されるものであって、その一方の端部は、前記第1及び第2のスイッチ素子の他方の端部と同一の第3の基準電圧が印加可能にされてなるA/D変換器としても好適である。
本発明によれば、サンプルホールド回路のスイッチ素子と同等の機能を有するスイッチ素子を比較器に用い、サンプリング回路がホールド状態となるタイミングと比較器のラッチングのタイミングがほぼ同時となるようにしたので、サンプルホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してなるA/D変換器を提供することができる。
また、サンプルホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してA/D変換器が構成されるため、高速入力信号に対して誤動作し難く、信頼性の高いA/D変換器が提供されるという効果を奏する。
また、サンプルホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してA/D変換器が構成されるため、高速入力信号に対して誤動作し難く、信頼性の高いA/D変換器が提供されるという効果を奏する。
以下、本発明の実施の形態について、図1、図4及び図6を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるA/D変換器に用いられる比較器の構成例について、図1を参照しつつ説明する。なお、以下の説明において、便宜上、NチャンネルMOSトランジスタを「NMOS」と、PチャンネルMOSトランジスタを「PMOS」と、それぞれ称することとする。
まず、この比較器は、第1乃至第4のNMOS(図1においては、それぞれ「M1」、「M2」、「M3」、「M4」と表記)1〜4を用いて次述するように入力段が構成されている。すなわち、これら第1乃至第4のNMOS1〜4は、各々のソースが共に接地される一方、第1のNMOS1と第3のNMOS3のドレインが相互に接続されて第5のNMOS(図1においては「M5」と表記)5のソースに接続され、また、第2のNMOS2と第4のNMOS4のドレインが相互に接続されて第6のNMOS(図1においては「M6」と表記)6のソースに接続されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるA/D変換器に用いられる比較器の構成例について、図1を参照しつつ説明する。なお、以下の説明において、便宜上、NチャンネルMOSトランジスタを「NMOS」と、PチャンネルMOSトランジスタを「PMOS」と、それぞれ称することとする。
まず、この比較器は、第1乃至第4のNMOS(図1においては、それぞれ「M1」、「M2」、「M3」、「M4」と表記)1〜4を用いて次述するように入力段が構成されている。すなわち、これら第1乃至第4のNMOS1〜4は、各々のソースが共に接地される一方、第1のNMOS1と第3のNMOS3のドレインが相互に接続されて第5のNMOS(図1においては「M5」と表記)5のソースに接続され、また、第2のNMOS2と第4のNMOS4のドレインが相互に接続されて第6のNMOS(図1においては「M6」と表記)6のソースに接続されたものとなっている。
そして、第1のNMOS1のゲートは、正の差動入力信号が印加される入力端子とされる一方、第2のNMOS2のゲートは、負の差動入力信号が印加される入力端子とされている。さらに、第3のNMOS3のゲートには、第1の基準電圧Vref1が、また、第4のNMOS4のゲートには、第2の基準電圧Vref2が、それぞれ印加されるようになっている。なお、第1及び第2の基準電圧Vref1,Vref2は、本発明の実施の形態においては、図示されない信号源のグランド電位に等しく設定されたものとなっている。
これら第1乃至第4のNMOS1〜4のゲート長は、等しく設定され、また、第1のNMOS1と第2のNMOS2のゲート幅が相等しく、さらに、第3のNMOS3と第4のNMOS4のゲート幅が相等しく設定されたものとなっている。また、第1乃至第4のNMOS1〜4は、抵抗領域で動作するようにパラメータが設定される。
第5のNMOS5と第7のMOSとしての第1のPMOS(図1においては「M7」と表記)7は、ドレイン同士、ゲート同士がそれぞれ接続される一方、第6のNMOS6と第8のMOSとしての第2のPMOS(図1においては「M8」と表記)8は、ドレイン同士、ゲート同士がそれぞれ接続されている。
また、第5のNMOS5のドレインと第6のNMOS6のドレインの間には、第1及び第2のスイッチ素子(図1においては、それぞれ「S1」、「S2」と表記)11,12が直列接続されている。
この第1及び第2のスイッチ素子11,12は、具体的には、例えば、従来からサンプルホールド回路におけるサンプルホールド用のスイッチ素子に用いられているとして、背景技術で説明した図6に示されたようなコンプリメンタリMOSなどが好適である。なお、図6に示されたコンプリメンタリMOSを第1及び第2のスイッチ素子11,12として用いる場合、ドレインを第5のNMOS5のドレイン又は第6のNMOS6のドレインに接続する一方、ソースには、第3の基準電圧Vref3が印加されるようにする。
この第1及び第2のスイッチ素子11,12は、具体的には、例えば、従来からサンプルホールド回路におけるサンプルホールド用のスイッチ素子に用いられているとして、背景技術で説明した図6に示されたようなコンプリメンタリMOSなどが好適である。なお、図6に示されたコンプリメンタリMOSを第1及び第2のスイッチ素子11,12として用いる場合、ドレインを第5のNMOS5のドレイン又は第6のNMOS6のドレインに接続する一方、ソースには、第3の基準電圧Vref3が印加されるようにする。
ここで、第3の基準電圧Vref3は、サンプルホールド回路の基準電圧、すなわち、本発明の実施の形態においては、信号源のグランド電位とするのが好適である。
また、この第1及び第2のスイッチ素子11,12は、A/D変換器内のサンプルホールド回路(図示せず)に供給されるクロック信号、換言すれば、サンプルホールドスイッチ(図示せず)の駆動に用いられるクロック信号と同一のクロック信号で駆動されるものとなっている。
また、この第1及び第2のスイッチ素子11,12は、A/D変換器内のサンプルホールド回路(図示せず)に供給されるクロック信号、換言すれば、サンプルホールドスイッチ(図示せず)の駆動に用いられるクロック信号と同一のクロック信号で駆動されるものとなっている。
また、第5のNMOS5及び第1のPMOS7のドレインは、第6のNMOS6及び第2のPMOS8のゲートと共に、正の差動出力端子(図1においては「out+」と表記)21に接続される一方、第6のNMOS6及び第2のPMOS8のドレインは、第5のNMOS5及び第1のPMOS7のゲートと共に、負の差動出力端子(図1においては「out−」と表記)22に接続されたものとなっている。
このように、第5及び第6のNMOS5,6並びに第1及び第2のPMOS7,8は、いわばクロスカップルされた構成となっている。
このように、第5及び第6のNMOS5,6並びに第1及び第2のPMOS7,8は、いわばクロスカップルされた構成となっている。
一方、第1のPMOS7と第2のPMOS8のソースは、相互に接続されると共に第9のMOSとしての第3のPMOS(図1においては「M9」と表記)9のドレインに接続されている。そして、第3のPMOS9のソースには、電源電圧VDDが印加されるようになっている。
なお、第5及び第6のNMOS5,6並びに第1乃至第3のPMOS7〜9のゲート長は、先の第1乃至第4のNMOS1〜4のゲート長に等しく設定されるのが好適である。
なお、第5及び第6のNMOS5,6並びに第1乃至第3のPMOS7〜9のゲート長は、先の第1乃至第4のNMOS1〜4のゲート長に等しく設定されるのが好適である。
この第3のPMOS9は、定電流源としての機能を果たすものとなっている。すなわち、この比較器においては、先の第1及び第2のスイッチ素子11,12が導通状態にある場合、回路に電流が流れる。そして、第1及び第2のスイッチ素子11,12にも流れると、そのオン抵抗による電圧降下でバイアス点がずれる可能性がある。これを防止するため、この第3のPMOS9による定電流源によって、電源側から電流を流し込むようになっている。この電流は、第1乃至第6のNMOS1〜6のゲートを、第3の基準電圧Vref3に接続した場合に流れる電流と等しい電流を生成するよう構成された図示しない外部のカレントミラー回路を第3のPMOS9のゲートに接続して供給するようにすると好適である。これは、第1及び第2の基準電圧Vref1,Vref2は、概ね第3の基準電圧(信号源グランド)に近い値に設定されることによるものである。
次に、上記構成における動作について説明する。
まず、前提として、第1及び第2のスイッチ素子11,12には、サンプルホールド回路のサンプルホールドスイッチ(図示せず)の駆動に供給されているクロック信号と同一のクロック信号(例えば、図4(B)参照)が外部から供給されることとする。
かかる前提の下、クロック信号によって第1及び第2のスイッチ素子11,12が導通状態とされて回路に電流が流された状態となった後、これら第1及び第2のスイッチ素子11,12がクロック信号によってオフ状態とされると、第1、第3及び第5のNMOS1,3,5で形成される枝と、第2、第4及び第6のNMOS2,4,6で形成される枝のうち、電流の大きい方が論理値Lowの状態となる一方、電流の小さい方は論理値Highの状態となり、ラッチングトランジスタである第5及び第6のNMOS5,6並びに第1及び第2のPMOS7,8の作用によってラッチング状態となる。
まず、前提として、第1及び第2のスイッチ素子11,12には、サンプルホールド回路のサンプルホールドスイッチ(図示せず)の駆動に供給されているクロック信号と同一のクロック信号(例えば、図4(B)参照)が外部から供給されることとする。
かかる前提の下、クロック信号によって第1及び第2のスイッチ素子11,12が導通状態とされて回路に電流が流された状態となった後、これら第1及び第2のスイッチ素子11,12がクロック信号によってオフ状態とされると、第1、第3及び第5のNMOS1,3,5で形成される枝と、第2、第4及び第6のNMOS2,4,6で形成される枝のうち、電流の大きい方が論理値Lowの状態となる一方、電流の小さい方は論理値Highの状態となり、ラッチングトランジスタである第5及び第6のNMOS5,6並びに第1及び第2のPMOS7,8の作用によってラッチング状態となる。
ここで、サンプルホールドスイッチとこの比較器に使用された上述の第1及び第2のスイッチ素子11,12がオフ状態にある場合を比較する。それぞれのスイッチ素子が、先に図6に示したようなコンプリメンタリMOSで構成されているとすれば、それぞれのトランジスタのソース電位は、共に信号源グランドに接続されているため、いずれも等しい。
次に、ドレイン電位を比較すると、サンプルホールドスイッチではサンプリングがほぼ定常状態に入ったところで行われるため、サンプルホールドスイッチを流れる電流はほぼゼロであり、ドレイン電圧は結果としてソース電位、すなわち信号源グランドにほぼ等しい。一方、比較器に使用された第1及び第2のスイッチ素子11,12では、第3のPMOS9から電流が流れることにより、スイッチ素子を流れる電流はほぼゼロであり、スイッチ素子のオン抵抗による電圧降下はほとんどなく、これも結果として信号源グランドの電位にほぼ等しくなる。
さらに、サンプルホールドスイッチと、この比較器に使用された第1及び第2のスイッチ素子11,12を構成するトランジスタのゲート長を等しくしておけば、各トランジスタのしきい値はほぼ等しくなる。
ここで、これらのトランジスタのゲートを共通のクロックで駆動すれば、サンプルホールドスイッチとこの比較器に使用される第1及び第2のスイッチ素子11,12のオフタイミングはほとんど同時となり、その結果、サンプルホールドスイッチのオフタイミングと比較器のラッチングタイミングはほとんど同時となる。
次に、ドレイン電位を比較すると、サンプルホールドスイッチではサンプリングがほぼ定常状態に入ったところで行われるため、サンプルホールドスイッチを流れる電流はほぼゼロであり、ドレイン電圧は結果としてソース電位、すなわち信号源グランドにほぼ等しい。一方、比較器に使用された第1及び第2のスイッチ素子11,12では、第3のPMOS9から電流が流れることにより、スイッチ素子を流れる電流はほぼゼロであり、スイッチ素子のオン抵抗による電圧降下はほとんどなく、これも結果として信号源グランドの電位にほぼ等しくなる。
さらに、サンプルホールドスイッチと、この比較器に使用された第1及び第2のスイッチ素子11,12を構成するトランジスタのゲート長を等しくしておけば、各トランジスタのしきい値はほぼ等しくなる。
ここで、これらのトランジスタのゲートを共通のクロックで駆動すれば、サンプルホールドスイッチとこの比較器に使用される第1及び第2のスイッチ素子11,12のオフタイミングはほとんど同時となり、その結果、サンプルホールドスイッチのオフタイミングと比較器のラッチングタイミングはほとんど同時となる。
したがって、高速信号が入力されても、従来のような、サンプルホールドスイッチのオフタイミングと比較器のラッチングタイミングのずれに起因する誤差電圧の発生が確実に最小限に抑えられ、高速入力信号に対する誤動作の発生が抑圧された信頼性の高いA/D変換器が提供されることとなる。
なお、上述した回路構成はあくまでも一例であり、これに限定される必要は無いことは勿論である。例えば、上述の構成例において、第1乃至第6のNMOS1〜6を、PMOSに代えると共に、第1乃至第3のPMOS7〜9をNMOSに代えた構成としてもよい。
また、上述の実施の形態においては、サンプルホールド回路のサンプルホールドスイッチがコンプリメンタリトランジスタであるとの前提の下、比較器にそれと同等のトランジスタを用いてなる第1及び第2のスイッチ素子11,12を設けたものであるが、サンプルホールドスイッチは必ずしもコンプリメンタリトランジスタに限られる必要はなく、他のスイッチ素子を用い、その一端には基準電圧(本発明の実施の形態における第3の基準電圧に相当)が印加されて、適宜なクロック信号によって駆動されるものであれば、これと同等のスイッチ素子を比較器における第1及び第2のスイッチ素子11,12として用い、同様に、同一の基準電圧の印加とクロック信号により駆動がなされるようにすることで、上述した本発明の実施の形態同様の作用、効果を得ることができることは勿論である。
また、上述の実施の形態においては、サンプルホールド回路のサンプルホールドスイッチがコンプリメンタリトランジスタであるとの前提の下、比較器にそれと同等のトランジスタを用いてなる第1及び第2のスイッチ素子11,12を設けたものであるが、サンプルホールドスイッチは必ずしもコンプリメンタリトランジスタに限られる必要はなく、他のスイッチ素子を用い、その一端には基準電圧(本発明の実施の形態における第3の基準電圧に相当)が印加されて、適宜なクロック信号によって駆動されるものであれば、これと同等のスイッチ素子を比較器における第1及び第2のスイッチ素子11,12として用い、同様に、同一の基準電圧の印加とクロック信号により駆動がなされるようにすることで、上述した本発明の実施の形態同様の作用、効果を得ることができることは勿論である。
1…第1のNMOS
2…第2のNMOS
3…第3のNMOS
4…第4のNMOS
5…第5のNMOS
6…第6のNMOS
7…第1のPMOS
8…第2のPMOS
9…第3のPMOS
11…第1のスイッチ素子
12…第2のスイッチ素子
2…第2のNMOS
3…第3のNMOS
4…第4のNMOS
5…第5のNMOS
6…第6のNMOS
7…第1のPMOS
8…第2のPMOS
9…第3のPMOS
11…第1のスイッチ素子
12…第2のスイッチ素子
Claims (4)
- 1つ以上の比較器と1つ以上のサンプルホールド回路とを具備し、
前記比較器は、前記サンプルホールド回路におけるサンプルホールドに用いられるスイッチ素子と同等の機能を有するスイッチ素子を用いてなり、前記サンプルホールド回路のスイッチ素子が導通状態から非導通状態とされて、サンプルからホールドへ移行すると同一のタイミングにおいて、前記比較器のスイッチ素子が導通状態から非導通状態とされることで、ラッチングがなされるよう構成されてなることを特徴とするA/D変換器。 - 前記サンプルホールド回路のスイッチ素子と比較器のスイッチ素子は、共通のクロック信号が供給されると共に、それぞれのスイッチ素子の一方の端部は、共通の基準電圧源に接続されてなることを特徴とする請求項1記載のA/D変換器。
- ドレインが共通とされ、ソースが接地された第1及び第3のMOSトランジスタと、
ドレインが共通とされ、ソースが接地された第2及び第4のMOSトランジスタと、
前記第1及び第3のMOSトランジスタの共通ドレインに、ソースが接続された第5のMOSトランジスタと、
前記第2及び第4のMOSトランジスタの共通ドレインに、ソースが接続された第6のMOSトランジスタと、
ゲート及びドレインが前記第5のMOSトランジスタのゲート及びドレインとそれぞれ共通に接続され、前記第1乃至第6のMOSトランジスタと異なる極性の第7のMOSトランジスタと、
ゲート及びドレインが前記第6のMOSトランジスタのゲート及びドレインとそれぞれ共通に接続されると共に、ソースが前記第7のMOSトランジスタのソースと共通に接続され、前記第7のMOSトランジスタと同極性の第8のMOSトランジスタと、
ドレインが前記第7及び第8のMOSトランジスタのソースに接続される一方、ソースに電源電圧が印加可能とされ、前記第7のMOSトランジスタと同極性の第9のMOSトランジスタと、
一方の端部が前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ドレインに接続され、他方の端部に第3の基準電圧が印加可能とされた第1のスイッチ素子と、
一方の端部が前記第6のMOSトランジスタ及び第8のMOSトランジスタの共通ドレインに接続され、他方の端部に第3の基準電圧が印加可能とされた第2のスイッチ素子とを具備し、
前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ドレインと、前記第6のMOSトランジスタ及び第8のMOSトランジスタのゲートが相互に接続されて第1の差動出力端子とされ、
前記第6のMOSトランジスタ及び第8のMOSトランジスタの共通ドレインと、前記第5のMOSトランジスタ及び第7のMOSトランジスタの共通ゲートが相互に接続されて第2の差動出力端子とされ、
前記第3のMOSトランジスタのゲートには、第1の基準電圧が印加され、
前記第4のMOSトランジスタのゲートには、第2の基準電圧が印加され、
前記第1のMOSトランジスタのゲートに正の差動入力信号が、前記第2のMOSトランジスタのゲートに負の差動入力信号が、それぞれ印加されて、
前記第1及び第2のスイッチ素子のオフとされるタイミングでラッチングが行われるよう構成されてなる比較器を有してなるA/D変換器。 - 請求項3記載のA/D変換器に、サンプルホールド回路が設けられてなるA/D変換器であって、
前記サンプルホールド回路は、サンプルホールドに用いられるスイッチ素子を用いてなり、当該サンプルホールド回路のスイッチ素子は、前記比較器の第1及び第2のスイッチ素子と同等の機能を有し、前記第1及び第2のスイッチ素子と同一のクロック信号により駆動されるものであって、その一方の端部は、前記第1及び第2のスイッチ素子の他方の端部と同一の第3の基準電圧が印加可能にされてなることを特徴とするA/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005006221A JP2006197196A (ja) | 2005-01-13 | 2005-01-13 | A/d変換器 |
Applications Claiming Priority (1)
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JP2006197196A true JP2006197196A (ja) | 2006-07-27 |
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ID=36802917
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005006221A Pending JP2006197196A (ja) | 2005-01-13 | 2005-01-13 | A/d変換器 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2013255229A (ja) * | 2012-06-07 | 2013-12-19 | Analog Devices Inc | コンパレータのバックグラウンド調整技術 |
-
2005
- 2005-01-13 JP JP2005006221A patent/JP2006197196A/ja active Pending
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US8773294B2 (en) | 2012-06-07 | 2014-07-08 | Analog Devices, Inc. | Background techniques for comparator calibration |
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