JP6257077B2 - グリッチ・エネルギー・エラーを低減するための電流ステアリング源を有するデジタル−アナログ変換器 - Google Patents

Description

本発明は、概してデジタル−アナログ変換器（ＤＡＣ）に関し、より詳細には、グリッチ・エネルギー・エラーを低減するためにマスタ・バイアス・ネットワークを使用するＤＡＣのための電流ステアリング源に関する。

デジタル−アナログ変換器（ＤＡＣ）は、入力デジタル信号を出力アナログ信号に変換する電子回路である。ＤＡＣに入力されるデジタル信号によって表される数値は、ＤＡＣによって出力されるアナログ信号の振幅と対応する。速度、分解能、およびノイズを含むさまざまな要因がＤＡＣの性能を決定する。速度とは、ＤＡＣがデジタル値を安定したアナログ信号に変換する時間量を指す。分解能とは、ＤＡＣによって生成される最小の増分信号を指し、入力デジタル信号の最下位ビット（ＬＳＢ）と対応する。ノイズとは、特に１つのデジタル値から別のデジタル値へのスイッチング時の、出力アナログ信号の予測されるまたは所望のレベルに対する偏差を指す。特許文献１には、ＤＡＣのグリッチエネルギーを低減する装置について記載されている。

高性能ＤＡＣは、高い分解能を有するデータを高周波数かつ低ノイズで変換するのに有用である。電流ステアリングアーキテクチャは、各ビットまたは変換されたデータビットが一対のノード間の電流源からの電流をスイッチングするのに使用される、高速サンプリング用途において一般に好まれるアーキテクチャである。高周波電流ステアリングＤＡＣは、特にデジタル符号間の動的なスイッチングの間のグリッチエネルギーおよび／または立ち上がりと立ち下がりとの時間不整合の形態の非理想的な挙動を呈することが多い。たとえば、スイッチを通じて制御信号を出力に結合することによって、電流ステアリングＤＡＣの動的な性能劣化が引き起こされる場合がある。挙動および性能を改善する試みにおいてさまざまな方法が使用されてきたが、多くのそのような従来の技法は、望ましくないタイミング差を招いたり、スイッチ制御信号（たとえば、クロック信号）を通じた電荷供給および電荷注入を引き起こしたりすることによって、出力においてグリッチエネルギーおよび他の歪みが引き起こされる。

米国特許第６，６６４，９０６号明細書

本明細書に記載のシステムおよび方法は、グリッチ・エネルギー・エラーを低減し、一方のデジタル値からもう一方のデジタル値へと変化するときに正確なステップを達成する。

本明細書に記載の実施形態に応じたデジタル−アナログ変換器（ＤＡＣ）のための電流ステアリング源は、レプリカバイアスおよびマスタ増幅器バッファを使用して、非常に高速の信号応答を達成し、立ち上がりおよび立ち下がりエッジ不整合を低減するために異なる閾値デバイスを使用することを可能とする。本明細書に記載のシステムおよび方法は、さらに、グリッチエネルギーを低減し、立ち上がりおよび立ち下がり時間不整合を低下させるためにクロック信号揺れを低減する。その対応する電流スイッチがオフになっているときでであっても持続するカスコードトランジスタによって動的性能が改善される。レプリカバイアスによって、カスコードトランジスタのソース電圧が一定のままであることが保証され、それによって、より大きい低閾値電圧トランジスタを使用するか、または標準的な閾値電圧でより小さいトランジスタを使用することが可能になる。電流ステアリング源は、二項（ｂｉｎａｒｙ）ＤＡＣ、単項（ｕｎａｒｙ）ＤＡＣに、またはセグメント化アーキテクチャの１つ以上の部分内で使用されてもよい。

一実施形態に応じて実装されるＤＡＣの簡略ブロック図。 単項構成に応じた図１のＤＡＣの一方または両方のための変換ネットワークの簡略ブロック図。 図２の変換ネットワークと図４の電流源との間で使用されてもよい、一実施形態に応じて実装されるレベルシフタの概略図。 図１のＤＡＣの一方または両方の中で使用される電流ステアリング源の概略図。 図４の電流ステアリング源のバイアス電圧を設定し、さらに、図４の電流ステアリング源の第１の制御ノードおよび第２の制御ノードが共通マスタ制御電圧まで駆動されることを保証するためにＶＧ電圧を駆動するために使用されるマスタ・レプリカ・バイアス・ネットワークの概略ブロック図。 図１のＭＳＢまたはＬＳＢ ＤＡＣのうちの一方を表し、前述の機能回路間の例示的な関係を示す、一実施形態に応じて実装されるＤＡＣの簡略ブロック図。

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

以下の説明は、当業者が本発明を、特定の用途およびその要件の文脈内で提供されるように作成および使用することを可能にするために提示される。しかしながら、好ましい実施形態に対するさまざまな改変が当業者には明らかであり、本明細書において定義される一般原則は他の実施形態にも適用され得る。それゆえ、本発明は、本明細書において示され説明される特定の実施形態に限定されることは意図されておらず、本明細書において開示される原則および新規の特徴と一致する最も広い範囲に従うべきである。

図１は、一実施形態に応じて実装されるＤＡＣ１００の簡略ブロック図である。ＤＡＣ１００の入力においてマルチビットデジタル値ＤＩＧが提供され、これは、負荷抵抗器ＲＬ_Ｐに掛かる正極性電圧ＶＯ_Ｐおよび負荷抵抗器ＲＬ_Ｎに掛かる負極性電圧ＶＯ_Ｎを含む差分出力電圧ＶＯを発生させる。ＤＡＣ１００は、ＤＩＧ値の最上位ビット（ＭＳＢ）がＭＳＢ ＤＡＣ１０２に提供され、最下位ビット（ＬＳＢ）がＬＳＢ ＤＡＣ１０４に提供されるセグメント化アーキテクチャとして示されている。

ＤＩＧの総ビット数はＭＳＢとＬＳＢとの間で分割され、所与の用途にとって所望される分解能に応じて決定される。さらに、ＤＩＧ値のＭＳＢおよびＬＳＢの数は特定の構成に応じて決まる。ＤＩＧビットはＭＳＢとＬＳＢとの間で等しく分割されてもよいが、代替的な構成が企図される。たとえば、ＤＩＧは１２ビットで６ＭＳＢと６ＬＳＢとに分割されてもよい（６／６）が、１２ビット分解能について、所与の分解能、たとえば（４／８）、（５／７）、（７／５）、（８／４）などの非対称分割が企図される。

ＭＳＢ ＤＡＣ１０２およびＬＳＢ ＤＡＣ１０４は両方とも、下記にさらに説明するような、差分出力電圧ＶＯの正極性ＶＯ_Ｐを発生させるための負荷抵抗器ＲＬ_Ｐと負極性ＶＯ_Ｎを発生させるための負荷抵抗器ＲＬ_Ｎとの間で分割される電流信号を発生させるための電流ステアリングアーキテクチャに応じて構成される。ＭＳＢ ＤＡＣ１０２は、ＭＳＢの値に基づいて第１の電流ＩＭ_Ｐと第２の電流ＩＭ_Ｎとの間で電流を操作（ステアリング）し、ＬＳＢ ＤＡＣ１０４は、ＬＳＢの値に基づいて第１の電流ＩＬ_Ｐと第２の電流ＩＬ_Ｎとの間で電流をステアリングする。電流ＩＭ_ＰおよびＩＬ_Ｐは正極性ノード１０６において合計されてＶＯ_Ｐを発生させるためにＲＬ_Ｐに印加され、電流ＩＭ_ＮおよびＩＬ_Ｎは負極性ノード１０８において合計されてＶＯ_Ｎを発生させるためにＲＬ_Ｎに印加される。

図示されているように、抵抗器ＲＬ_Ｐは、ノード１０６と、任意の適切な負、正またはグランド基準電圧レベルを有する供給基準ノードＶＳＳとの間に結合されている。抵抗器ＲＬ_Ｎはノード１０８とＶＳＳとの間に結合されている。ＭＳＢ ＤＡＣ１０２およびＬＳＢ ＤＡＣ１０４は、使用される特定の技術に応じた任意の適切な供給電圧レベルを有する正供給電圧ＶＤＤに結合されている。

図２は、単項構成に応じたＤＡＣ１０２および１０４の一方または両方のための変換ネットワーク２００の簡略ブロック図である。単項構成のためにＭＳＢまたはＬＳＢのいずれかを表す、ＢＩＴとして図示されている数「Ｎ」の二値入力ビット値がデコーダ２０２のそれぞれの入力に提供される。一実施形態において、デコーダ２０２は、Ｎ個の入力ビットが数「Ｘ」の二値ＣＯＤＥビットを含む出力単項コード値ＣＯＤＥに変換される二項−サーモメータデコーダとして構成され、ＮおよびＸは両方とも０よりも大きい正の整数である。一実施形態において、ＣＯＤＥビットの数ＸはＸ＝２^Ｎであり、自然数または十進数を表す入力ＢＩＴはＮ個の論理「１」二進値を含むＸ個のＣＯＤＥビットに変換される。一例として、Ｎ＝４、Ｘ＝１６について、正の十進数７を表す入力値０１１１ｂは０００００００００１１１１１１１の二進ＣＯＤＥ値に変換される。

Ｘ個のＣＯＤＥビットが、クロック信号ＣＬＫを受信するラッチ２０４のセットのそれぞれの入力に提供される。ラッチ２０４は、各ＣＯＤＥビットを同期された非反転コードビットＣ_ｊおよびその反転コードビット、すなわち、

に変換し、「ｊ」は１〜Ｘの指数である。信号名の上のオーバーストライク線またはバーは対応する信号の論理反転を示す。たとえば、出力コードビットのうちの一方であるＣ_ｊが「１」の二進値を有する場合、バー付きのＣ_ｊは「０」の二進値を有し、反対に、Ｃ_ｊが「０」の二進値を有する場合、バー付きのＣ_ｊは「１」の二進値を有する。ラッチ２０４は、各ＣＯＤＥビットを、クロック信号ＣＬＫの動作エッジ遷移（立ち上がりまたは立ち下がりエッジ）と同期された対応する遷移を有するコードビットＣ_ｊおよびバー付きのＣ_ｊのうちの対応する一方に変換するように動作する。

一実施形態において、ＭＳＢ ＤＡＣ１０２およびＬＳＢ ＤＡＣ１０４の両方が、図２に示す単項構成（すなわち、単項／単項）に応じて実装される。本明細書においてさらに説明するように、各単項構成ＤＡＣは、共通の電流値をコードビットＣ_ｊおよびバー付きのＣ_ｊのうちの対応する一方に応じて正極性ノード１０６と負極性ノード１０８との間でスイッチングする等価なスイッチ可能またはステアリング電流源の対応するセットを含む。単項／単項構成について、ＭＳＢ ＤＡＣ１０２の各ビットに関連付けられる電流レベルはＬＳＢ ＤＡＣ１０４の各ビットに関連付けられる電流レベルよりも大きく、その電流比はＭＳＢのＬＳＢに対する二進値に応じて決定される。

代替的な実施形態において、二項構成の変換ネットワーク２００が企図され、各ＢＩＴ値はコードビットＣ_ｊおよびバー付きのＣ_ｊのうちの対応する一方を発生させるためにラッチ２０４に直接提供され（デコーダ２０２をバイパスし）、各コードビット対は対応する入力ＢＩＴ値を表す。一実施形態において、単項／二項構成が企図され、ＭＳＢ ＤＡＣ１０２は単項構成に応じて実装され、ＬＳＢ ＤＡＣ１０４は二項構成に応じて実装される。二項構成の場合において、対応するＤＡＣは二項加重スイッチ可能またはステアリング電流源のセットを含み、次のまたはより上位のビット値は２倍の電流レベル、たとえば、加重電流レベル値Ｉ・２^０、Ｉ・２^１、Ｉ・２^２、．．．、Ｉ・２^Ｎを提供する電流源と対応し、「Ｉ」はＬＳＢ電流レベルである。

図３は、一実施形態に応じて実装されるレベルシフタ３００の概略図である。４つのスイッチＳ１、Ｓ２、Ｓ３およびＳ４のセットが、対応する１つの（または対応する複数の）ラッチ２０４から出力される一対のコードビットＣ_ｋおよびバー付きのＣ_ｋによって制御され、下付き文字「ｋ」はｊ個のコードビットのうちの代表的なものを示す。スイッチＳ１はレベルシフト供給電圧ＶＤＤ＿ＬＳとノード３０２との間に結合されており、コードビットＣ_ｋによって制御される。スイッチＳ２はノード３０２とレベルシフト供給電圧ノード３０６との間に結合されており、コードビットバー付きのＣ_ｋによって制御される。同様に、スイッチＳ３はＶＤＤ＿ＬＳとノード３０４との間に結合されており、コードビットバー付きのＣ_ｋによって制御され、スイッチＳ４はノード３０４と３０６との間に結合されており、コードビットＣ_ｋによって制御される。増幅器３０８はレベルシフト供給電圧ＶＤＤ＿ＬＳＭを受け取る正入力を有し、ともにノード３０６において結合されている負入力および出力を有する。ノード３０６とＶＳＳとの間にフィルタキャパシタＣＦが結合されている。ノード３０２は代表データビットＤ_ｋをアサートし、ノード３０４はデータビットバー付きのＤ_ｋをアサートし、バー付きのＤ_ｋはＤ_ｋの論理反転である。

一実施形態において、ＶＤＤ＿ＬＳは、ＶＤＤから所定量だけオフセットされた所定または固定の電圧レベルを有するなど、ＶＤＤに対してレベルシフトされている。代替的に、ＶＤＤ＿ＬＳはＶＤＤから調整可能な量だけオフセットされてもよい。いずれにせよ、ＶＤＤが固定の正電圧レベルを有すると仮定すると、本明細書においてさらに説明するように、ＶＤＤ＿ＬＳは、電圧スイッチング範囲全体を低減するためにそのオフセット量だけより低い電圧レベルへとシフトされる。別の実施形態において、ＶＤＤ＿ＬＳはＶＤＤに結合されるかまたは他の様態でＶＤＤに置き換わってもよく、上側電圧レベルはシフトされない。

一実施形態において、ＶＳＳ＿ＬＳは、ＶＳＳから所定量だけオフセットされた所定または固定の電圧レベルを有するなど、ＶＳＳに対してレベルシフトされている。代替的に、ＶＳＳ＿ＬＳはＶＳＳから調整可能な量だけオフセットされてもよい。いずれにせよ、ＶＳＳがＶＤＤよりも小さいと仮定すると、本明細書においてさらに説明するように、ＶＳＳ＿ＬＳは、電圧スイッチング範囲全体を低減するためにそのオフセット量だけより高い電圧レベルへとシフトされる。増幅器３０８はユニティゲイン増幅器またはバッファ増幅器として構成され、それによって、ＶＳＳ＿ＬＳの電圧レベルはＶＳＳ＿ＬＳＭと同じ電圧レベルに従う。ＶＳＳ＿ＬＳＭは外部電圧源（図示せず）によって設定される。

動作時、コードビットＣ_ｋおよびバー付きのＣ_ｋはラッチ２０４によってＶＤＤとＶＳＳとの間の反対の論理レベルまで同期してアサートされる。Ｃ_ｋがハイであるとき、スイッチＳ１およびＳ４は閉じており、バー付きのＣ_ｋはローであり、スイッチＳ２およびＳ３を開く。従って、ノード３０２によってアサートされるＤ_ｋビットがＶＤＤ＿ＬＳまでハイに変更（プル）され、反転であるバー付きのＤ_ｋビットがＶＳＳ＿ＬＳまでローにプルされる。また、Ｃ_ｋがローであるとき、スイッチＳ１およびＳ４は開いており、バー付きのＣ_ｋはハイであり、スイッチＳ２およびＳ３を閉じる。従って、ノード３０２によってアサートされるＤ_ｋビットがＶＳＳ＿ＬＳまでローにプルされ、反転であるバー付きのＤ_ｋビットがＶＤＤ＿ＬＳまでハイにプルされる。このように、Ｄ_ｋおよびバー付きのＤ_ｋは、ＶＳＳとＶＤＤとの間でスイッチングされているＣ_ｋおよびバー付きのＣ_ｋの対応する同期遷移に応答してシフト電圧レベルＶＳＳ＿ＬＳとＶＤＤ＿ＬＳとの間で反対の論理状態まで同期してアサートされる。従って、対応するＣＯＤＥ値がデコーダ２０２によって、またはＭＳＢおよびＬＳＢのうちの対応する一方からアサートされるのに応答して、データビットＤ_ｋおよびバー付きのＤ_ｋはＶＳＳ＿ＬＳとＶＤＤ＿ＬＳとの間の低減された電圧範囲内で同期してスイッチングされる。

図４は、ＭＳＢ ＤＡＣ１０２およびＬＳＢ ＤＡＣ１０４の一方または両方の中で使用され、データビット対Ｄ_ｋおよびバー付きのＤ_ｋによって制御される電流ステアリング源４００の概略図である。コードまたはデータビットの各同期対に対して別個の電流ステアリング源が提供される。第１のＰ型ＭＯＳ（金属酸化膜半導体）（ＰＭＯＳ）トランジスタＭ１は、そのソースが第１の制御ノード４０２に結合されており、そのドレインがノード１０６に結合されており、そのゲートはバッファ制御ノード４０１上で発生するゲート電圧信号ＶＧを受信する。第２のＰＭＯＳトランジスタＭ２はそのソースが第２の制御ノード４０４に結合されており、そのドレインがノード１０８に結合されており、そのゲートはノード４０１に結合されていてＶＧ信号を受信する。Ｍ１およびＭ２は、ノード４０１上の共通のゲート電圧ＶＧによって駆動される、それぞれ第１のバッファデバイスおよび第２のバッファデバイスである。第３のＰＭＯＳトランジスタＭ３はそのソースがソースノード４０６に結合されており、そのドレインがノード４０２に結合されており、そのゲートは非反転データビットＤ_ｋを受信する。第４のＰＭＯＳトランジスタＭ４はそのソースがノード４０６に結合されており、そのドレインがノード４０４に結合されており、そのゲートは反転データビットであるバー付きのＤ_ｋを受信する。Ｍ３およびＭ４は、それぞれＤ_ｋおよびバー付きのＤ_ｋによって制御される第１のスイッチおよび第２のスイッチである。第５のＰＭＯＳトランジスタＭ５はそのソースが第６のＰＭＯＳトランジスタＭ６のドレインに結合されており、そのドレインがノード４０６に結合されており、そのゲートはバイアス電圧ＶＢ２を受け取る。Ｍ６はそのソースをＶＤＤに結合されており、そのゲートはバイアス電圧ＶＢ１を受け取る。

第７のＰＭＯＳトランジスタＭ７はそのソースが第８のＰＭＯＳトランジスタＭ８のドレインに結合されており、そのドレインがノード４０２に結合されており、そのゲートはＶＢ２バイアス電圧を受け取る。Ｍ８はそのソースがＶＤＤに結合されており、そのゲートはＶＢ１バイアス電圧を受け取る。第９のＰＭＯＳトランジスタＭ９はそのソースが第１０のＰＭＯＳトランジスタＭ１０のドレインに結合されており、そのドレインがノード４０４に結合されており、そのゲートはＶＢ２バイアス電圧を受け取る。Ｍ１０はそのソースがＶＤＤに結合されており、そのゲートはＶＢ１バイアス電圧を受け取る。

Ｍ６およびＭ５は集合的に、ソース電流ＩＣＳをノード４０６に提供するデータ電流源４０８を形成する。Ｍ３およびＭ４は主データ・スイッチング・デバイスであり、Ｄ_ｋがＭ３をオンにするハイであり、バー付きのＤ_ｋがＭ４をオフにするローであるとき、ＩＣＳ電流はノード４０２に対し送られる。同様に、Ｄ_ｋがＭ３をオフにするローであり、バー付きのＤ_ｋがＭ４をオンにするハイであるとき、ＩＣＳはノード４０４に対し送られる。Ｍ１およびＭ２は、同じゲート電圧ＶＧによって駆動されるバッファデバイスである。Ｍ７およびＭ８は集合的に、第１の起動電流ＩＡ_Ｐをノード４０２に提供する第１の起動電流源４１０を形成し、Ｍ９およびＭ１０は集合的に、第２の起動電流ＩＡ_Ｎをノード４０４に提供する第２の起動電流源４１２を形成する。ＩＡ_Ｐは、Ｍ３がオフでありＭ４がオンであるときであってもＭ１が飽和したままにされるような十分な電流レベルを有するように構成され、それによって、電流ＩＡ_Ｐはノード１０６に連続的に提供される。同様に、ＩＡ_Ｎは、Ｍ４がオフでありＭ３がオンであるときであってもＭ２が飽和したままにされるような十分な電流レベルを有するように構成され、それによって、電流ＩＡ_Ｎはノード１０８に連続的に提供される。Ｍ１およびＭ２は集合的にデータバッファ４１４を形成し、Ｍ１は正極性ノード１０６に対するデータ電流信号のバッファリングを行うための第１のバッファデバイスであり、Ｍ２は負極性ノード１０８に対するデータ電流信号のバッファリングを行うための第２のバッファデバイスである。

電流ステアリング源４００は、二項構成の各ビット値に対して、または単項構成の各ＣＯＤＥビットに対して反復されてもよい。一実施形態において、Ｍ１およびＭ２は同じサイズであり、Ｍ７およびＭ９は同じサイズであり、Ｍ８およびＭ１０は同じサイズであり、ＩＡ_ＰはＩＡ_Ｎに実質的に等しい。Ｍ５およびＭ６はＩＣＳの所望の電流レベルに応じたサイズにされる。ＩＣＳおよびＩＡ_ＰまたはＩＡ_Ｎのいずれかの組合せ電流レベルは、入力値ＤＩＧの対応するビットにとって所望の電流レベルを提供するように構成される。

Ｎ個の入力ビットを有する単項構成において、各々が電流ステアリング源４００と類似して構成されるＸ個の対応する電流ステアリング源が提供され、対応する入力ビットに応答してＤ_ｋおよびバー付きのＤ_ｋは同期してスイッチングされる。同じＤＡＣ（ＬＳＢまたはＭＳＢ）内で各対応するＭ５デバイスは各電流ステアリング源４００について実質的に同じサイズであり、同様に各対応するＭ６デバイスは各電流ステアリング源４００について実質的に同じサイズであり、ＩＣＳも実質的に同じである。ＭＳＢ ＤＡＣ１０２内のソースのＩＣＳ電流は、ＬＳＢ ＤＡＣ１０４内のソースのＩＣＳ電流よりも大きく選択される因子である。

Ｎ個の入力ビットを有する二項構成において、各々が電流ステアリング源４００と類似して構成されるＮ個の対応する電流ステアリング源が提供され、対応する入力ビットに応答してＤ_ｋおよびバー付きのＤ_ｋは同期してスイッチングされる。Ｍ５およびＭ６は各々、同じＤＡＣ（ＬＳＢまたはＭＳＢ）内の対応する電流ステアリング源４００のビット位置に基づくサイズにされ、ＩＣＳは各電流ステアリング源内のＭ５およびＭ６の相対サイズに基づく。ある電流ステアリング源から次の電流ステアリング源へのＩＣＳ電流は、二項加重機能を達成するために二項構成に応じて２倍に増大する。

図５は、電流ステアリング源４００のバイアス電圧ＶＢ１およびＶＢ２を設定し、さらに、電流ステアリング源４００の第１の制御ノード４０２および第２の制御ノード４０４が共通マスタ制御電圧ＶＣ_Ｍまで駆動されることを保証するようにＶＧ電圧を駆動するために使用される「マスタ」レプリカ・バイアス・ネットワーク５００の概略ブロック図である。上記のように、電流ステアリング源４００は各データビット（またはビット対）に対して反復される一方、複数の（またはさらにはすべての）電流ステアリング源に対して１つのマスタ・レプリカ・バイアス・ネットワーク５００が提供される。マスタ・レプリカ・バイアス・ネットワーク５００は、第１の電流シンクデバイスＣＳ１ ５０２および第２の電流シンクデバイスＣＳ２ ５０４と、ＰＭＯＳトランジスタＰＢ０、ＰＢ１、ＰＢ２およびＰＢ３とを含むマスタ・バイアス・ネットワーク５１４を含む。第１の電流シンクデバイスＣＳ１ ５０２は、ＶＤＤとノード５０４との間に直列に結合されているＰＢ０およびＰＢ１を通じて第１のバイアス電流Ｉ_ＶＢ１を発生させる。図示されているように、ＰＢ０のソースはＶＤＤに結合されており、そのドレインはＰＢ１のソースに結合されており、ＰＢ１のドレインはノード５０４において、第１のバイアス電圧ＶＢ１を発生させるＰＢ０のゲートに結合されている。第２の電流シンクデバイスＣＳ２ ５０６は、ダイオード結合されているＰＢ２およびＰＢ３を通じて第２のバイアス電流Ｉ_ＶＢ２を発生させる。図示されているように、ＰＢ２のソースはＶＤＤに結合されており、そのドレインはＰＢ３のソースに結合されており、ＰＢ２およびＰＢ３のゲートならびにＰＢ３のドレインはノード５０８においてともに結合されており、第２のバイアス電圧ＶＢ２を発生させる。ＶＢ２はＰＢ１のゲートに提供される。一実施形態において、電流シンクデバイスＣＳ１ ５０２およびＣＳ２ ５０６は、バンドギャップデバイスなどを使用して構成されるような、温度に依存しない電流レベルを発生させてもよい。

レプリカデータ電流源５１６は、レプリカソース電流ＩＣＳ_Ｒをレプリカ制御ノード５１０に対して発生させるためにＰＭＯＳデバイスＰＢ４、ＰＢ５およびＰＢ６を使用して構成されている。図示されているように、ＰＢ４のソースはＶＤＤに結合されており、そのドレインはＰＢ５のソースに結合されており、ＰＢ５のドレインはＰＢ６のソースに結合されている。ＰＢ６のドレインはノード５１０に結合されている。ＰＢ４、ＰＢ５およびＰＢ６のゲートはそれぞれ電圧ＶＢ１、ＶＢ２およびＶＤＤを受け取る。ＰＢ４、ＰＢ５およびＰＢ６は、電流ステアリング源４００のＭ６、Ｍ５およびＭ３またはＭ４のうちのアクティブな一方の構造を実質的に複製し、ＩＣＳがＩＣＳ_Ｒに比例して発生する。

レプリカ起動電流源５１８は、レプリカ・ソース・ノード５１０に対するレプリカ起動電流ＩＡ_Ｒを発生させるためにＰＭＯＳデバイスＰＢ８およびＰＢ９を使用して構成されている。図示されているように、ＰＢ８のソースはＶＤＤに結合されており、そのドレインはＰＢ９のソースに結合されており、ＰＢ９のドレインはノード５１０に結合されている。ＰＢ８およびＰＢ９のゲートはそれぞれバイアス電圧ＶＢ１およびＶＢ２を受け取る。ＰＢ８およびＰＢ９は、電流ステアリング源４００のＭ８およびＭ７またはＭ１０およびＭ９の構造を実質的に複製し、ＩＡ_ＰおよびＩＡ_Ｎの両方がレプリカ起動電流ＩＡ_Ｒに比例して発生する。

マスタバッファ増幅器５１２はその正入力においてマスタ制御電圧ＶＣ_Ｍを受け取り、その負入力はノード５１０に結合されている。増幅器５１２の出力は、もう１つのＰＭＯＳトランジスタＰＢ７のゲートに結合されているバッファ制御ノード４０１上のＶＧ信号をアサートする。ＰＢ７のソースはレプリカ制御ノード５１０に結合されており、そのドレインはバイアスノードにおいてバイアス抵抗器ＲＢの一方の端部に結合されており、ＲＢはその他方の端部をＶＳＳに結合されている。電流ステアリング源４００について前述したように、ＶＧはバッファデバイスＭ１およびＭ２のゲートにも提供される。ＰＢ７は、第１のバッファデバイスＭ１および第２のバッファデバイスＭ２のバイアスを複製する、レプリカ制御ノード５１０に結合されているレプリカ・バッファ・デバイスとしての役割を果たす。

動作時、増幅器５１２はＰＢ７を制御するためにＶＧの電圧レベルを制御し、それによって、ノード５１０はマスタ制御電圧ＶＣ_Ｍに実質的に等しいレプリカ制御電圧ＶＣ_Ｒを発生させる。ＶＣ_ＭはＶＣ_Ｒの所望の電圧レベルを確立するために別のデバイス（図示せず）によって提供される。ＶＧは第１のバッファデバイスＭ１および第２のバッファデバイスＭ２のゲートにさらに提供されるため、増幅器５１２は、それぞれノード５１０、４０２および４０４の電圧ＶＣ_Ｒ、ＶＣ_ＰおよびＶＣ_Ｎを、各々マスタ制御電圧ＶＣ_Ｍに実質的に等しくなるまで駆動するようにＰＢ７、Ｍ１およびＭ２トランジスタを制御するように動作する。特に、増幅器５１２は、ＶＣ_Ｒ、ＶＣ_ＰおよびＶＣ_ＮをＶＣ_Ｍに実質的に等しく、従って互いに実質的に等しく維持するようにＶＧを調整する。第１の制御ノード４０２および第２の制御ノード４０４は実質的に互いから、およびレプリカ制御ノード５１０から分離されているが、マスタバッファ増幅器５１２はレプリカ・バッファ・デバイスＰＢ７、第１のバッファデバイスＭ１および第２のバッファデバイスＭ２を、これらの制御ノード間の「ソフト」結合を確立するために同時に駆動し、それによって、レプリカ制御ノード５１０、第１の制御ノード４０２および第２の制御ノード４０４は、共通のマスタ制御電圧ＶＣ_Ｍと同じ電圧レベルまで駆動される。さらに、増幅器５１２は、スイッチ遷移の間、電圧ＶＣ_Ｒ、ＶＣ_ＰおよびＶＣ_Ｎを比較的一定のままにする。

マスタ・レプリカ・バイアス・ネットワーク５００のマスタバッファ増幅器５１２は、プロセスおよび温度の変化に合わせてＶＧを調整することによって、ＶＣ_Ｒ、ＶＣ_ＰおよびＶＣ_Ｎのソース電圧が一定であることを保証する。この機能は、Ｍ３およびＭ４スイッチングトランジスタのサイズを低減することを可能にする、より大きい電圧ヘッドルームを提供する助けとなる。これは、対応するＬＳＢ ＤＡＣに対してより高い電流レベルを有するＭＳＢ ＤＡＣにとって特に有利である。

マスタ・レプリカ・バイアス・ネットワーク５００によって提供されるレプリカバイアスおよびレベルシフタ３００によって提供されるレベルシフトは各々、ＭＳＢ ＤＡＣ１０２およびＬＳＢ ＤＡＣ１０４の一方または両方のような、所与のＤＡＣ内の各電流ステアリング源４００のグリッチエネルギーならびに立ち上がりおよび立ち下がりタイミング不整合を低減するのに寄与する。レプリカバイアスは、非常に正確なステップを達成するために遷移不整合を低減して非常に高速の立ち上がりおよび立ち下がり信号遷移を達成するために、信頼性問題を何ら導入することなく種々の閾値デバイスを使用することを可能にする。レプリカバイアスおよびレベルシフトはさらに、グリッチエネルギーを低減し立ち上がり／立ち下がり時間不整合を低下させるためにクロック信号揺れを低減する。

図６は、ＤＡＣ１０２または１０４のうちの一方を表し、前述の機能回路間の例示的な関係を示す、一実施形態に応じて実装されるＤＡＣ６００の簡略ブロック図である。ＭＳＢまたはＬＳＢのいずれかを表すＮ個のＢＩＴは、単項または二項構成に応じて実装されてもよい変換ネットワーク６０２のそれぞれの入力に提供される。単項構成について、変換ネットワーク６０２は、ＢＩＴを受信し対応するコードビット（たとえば、Ｘ個のＣＯＤＥビット）を、出力コードＣ_ｊおよび対応する反転コードビットであるバー付きのＣ_ｊを提供するビットラッチのセット（たとえば、ラッチ２０４）に提供するデコーダ（たとえば、デコーダ２０２）を含む変換ネットワーク２００と類似の方式で実装されてもよい。二項構成において、変換ネットワーク６０２はデコーダを含まなくてもよく、ＢＩＴはラッチに直接提供される。変換ネットワーク６０２は、ＢＩＴまたはコードビットの各々を、クロック信号ＣＬＫの動作エッジ遷移（立ち上がりまたは立ち下がりエッジ）と同期された対応する遷移を有するｊ個のコードビット対Ｃ_ｊおよびバー付きのＣ_ｊのうちの対応する一方に変換するように動作する。

コードビット対Ｃ_ｊおよびバー付きのＣ_ｊは、各々がコードビットＣ_ｊおよびバー付きのＣ_ｊの対応する対をデータビット対Ｄ_ｊおよびバー付きのＤ_ｊの対応する対に変換するレベルシフタ６０４のセットのそれぞれの入力に提供されてもよい。レベルシフタ６０４の各々は、レベルシフタ３００と類似の方式で構成されてもよい。レベルシフトはバイパスされてもよく、ここでレベルシフタ６０４はバイパス用に構成され（たとえば、ＶＤＤ＿ＬＳ＝ＶＤＤかつＶＳＳ＿ＬＳＭ＝ＶＳＳ）、それによって、コードビット対Ｃ_ｊおよびバー付きのＣ_ｊは変更されずにデータビット対Ｄ_ｊおよびバー付きのＤ_ｊとして通過する。代替的に、レベルシフタ６０４は設けられず、またはコードビット対Ｃ_ｊおよびバー付きのＣ_ｊがデータビット対Ｄ_ｊおよびバー付きのＤ_ｊとして直接通過する。

データビット対Ｄ_ｊおよびバー付きのＤ_ｊは、集合的に第１の出力電流ＩＯ_ＰおよびＩＯ_Ｎを提供する電流ステアリング源６０６のセットのそれぞれの入力に提供される。出力電流ＩＯ_ＰおよびＩＯ_Ｎは、図１の示したものと類似の方式で対応する出力電圧を発生させるために対応する加算ノードに提供されてもよい。電流ステアリング源６０６の各々は、電流ステアリング源４００と実質的に同じまたは類似の方式で構成されてもよい。電流ステアリング源６０６の各々をバイアスするためにバイアス電圧（たとえば、ＶＢ１、ＶＢ２）を提供するためにマスタ・レプリカ・バイアス・ネットワーク６０８が設けられる。また、マスタ・レプリカ・バイアス・ネットワーク６０８は共通のマスタ制御電圧ＶＣ_Ｍを受け取り、電流ステアリング６０６の各々にＶＧ電圧を提供する。マスタ・レプリカ・バイアス・ネットワーク６０８は、マスタ・レプリカ・バイアス・ネットワーク６０８ ５００と実質的に同じまたは類似の方式で構成されてもよい。

本明細書に記載のようなグリッチエネルギーを低減した電流ステアリング源は、グリッチの非常に低いＤＡＣを必要とする電子システムに使用することができる。ＤＡＣは、デジタルランプからの非常に正確なステップサイズを有する、電圧制御発振器（ＶＣＯ、図示せず）のアナログ立ち下がりランプ信号を生成することができる。達成される出力ステップの精度は１２ビットＤＡＣの０．０５ＬＳＢを下回る。立ち下がりステップの立ち下がり時間不整合はランプの範囲全体にわたって１ナノ秒（ｎｓ）を下回る。

一実施形態に応じたデジタル−アナログ変換器は、少なくとも１つの電流ステアリング源と、マスタ・レプリカ・バイアス・ネットワークとを備える。各電流ステアリング源は、ソース電流をソースノードに提供するデータ電流源と、第１のスイッチおよび第２のスイッチと、第１のバッファデバイスおよび第２のバッファデバイスと、第１の起動電流源および第２の起動電流源とを備える。第１のスイッチは、ソースノードに結合されている第１の端子と、第１の制御ノードに結合されている第２の端子とを有する。第２のスイッチは、ソースノードに結合されている第１の端子と、第２の制御ノードに結合されている第２の端子とを有する。第１のスイッチおよび第２のスイッチはそれぞれデータビットおよび反転データビットによって制御され、ソース電流を第１の制御ノードおよび第２の制御ノードのうちの選択される一方にステアリングするべく一度にそれらのスイッチのうちの一方を起動するように集合的に構成されている。第１のバッファデバイスは、第１の制御ノードに結合されている第１の端子と、第１の電流出力ノードに結合されている第２の端子とを有する。第２のバッファデバイスは、上記第２の制御ノードに結合されている第１の端子と、第２の電流出力ノードに結合されている第２の端子とを有する。第１の起動電流源は第１の起動電流を第１の制御ノードを介して第１のバッファデバイスに提供するように構成されており、第２の起動電流を第２の制御ノードを介して第２のバッファデバイスに提供するように構成されている。マスタ・レプリカ・バイアス・ネットワークは、レプリカ・バッファ・デバイスとマスタバッファ増幅器とを備える。レプリカ・バッファ・デバイスは、レプリカ制御ノードに結合されており、第１のバッファデバイスおよび第２のバッファデバイスのうちの少なくとも一方のバイアスを複製するように構成されている。マスタバッファ増幅器は、第１の制御ノードと、第２の制御ノードと、レプリカ制御ノードとを共通のマスタ制御電圧に維持するように、第１のバッファデバイスおよび第２のバッファデバイスとレプリカ・バッファ・デバイスとを並列に駆動するように構成されている出力を有する。

一実施形態に応じたデジタル−アナログ変換器の電流をステアリングする方法は、ソース電流をソースノードに提供するステップと、データビットの状態に基づいてソース電流を第１の制御ノードおよび第２の制御ノードのうちの一方に送るステップと、第１のバッファデバイスを使用して第１の制御ノードと第１の出力ノードとの間で電流のバッファリングを行い、第２のバッファデバイスを使用して第２の制御ノードと第２の出力ノードとの間で電流のバッファリングを行うステップと、ソース電流が第２のバッファデバイスを介して第２の制御ノードに送られるときに、第１のバッファデバイスをアクティブに保つのに十分なレベルで第１の起動電流を第１の制御ノードに提供し、ソース電流が第１のバッファデバイスを介して第１の制御ノードに送られるときに、第２のバッファデバイスをアクティブに保つのに十分なレベルで第２の起動電流を第２の制御ノードに提供するステップと、ソース電流の複製であるレプリカソース電流を、レプリカ・バイアス・デバイスに結合されているレプリカ制御ノードに提供するステップと、第１の起動電流および第２の起動電流のうちの少なくとも一方の複製であるレプリカ起動電流をレプリカ制御ノードに提供するステップと、第１の制御ノードと、第２の制御ノードと、レプリカ制御ノードとをマスタ制御電圧の電圧レベルまで駆動するべく、マスタ制御電圧を受け取るとともにレプリカ制御ノードとのフィードバック結合を有するバッファ増幅器を用いて、第１のバッファデバイス、第２のバッファデバイスおよびレプリカ・バッファ・デバイスを並列に駆動するステップとを備える。

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims (20)

1. デジタル−アナログ変換器であって、
   少なくとも１つの電流ステアリング源と、マスタ・レプリカ・バイアス・ネットワークとを備え、
   各電流ステアリング源は、
   ソース電流をソースノードに提供するデータ電流源と、
   第１のスイッチおよび第２のスイッチであって、第１のスイッチは、前記ソースノードに結合されている第１の端子と、第１の制御ノードに結合されている第２の端子とを有し、第２のスイッチは、前記ソースノードに結合されている第１の端子と、第２の制御ノードに結合されている第２の端子とを有し、第１のスイッチおよび第２のスイッチはデータビットおよび反転データビットによってそれぞれ制御され、第１のスイッチおよび第２のスイッチは、前記ソース電流を第１の制御ノードおよび第２の制御ノードのうちの選択される一方にステアリングするべく一度に第１のスイッチおよび第２のスイッチのうちの一方を起動するように集合的に構成されている、第１のスイッチおよび第２のスイッチと、
   第１のバッファデバイスおよび第２のバッファデバイスであって、第１のバッファデバイスは第１の制御ノードに結合されている第１の端子と、第１の電流出力ノードに結合されている第２の端子とを有し、第２のバッファデバイスは第２の制御ノードに結合されている第１の端子と、第２の電流出力ノードに結合されている第２の端子とを有する、第１のバッファデバイスおよび第２のバッファデバイスと、
   第１の起動電流源および第２の起動電流源であって、第１の起動電流源は第１の起動電流を第１の制御ノードを介して第１のバッファデバイスに提供するように構成されており、第２の起動電流源は第２の起動電流を第２の制御ノードを介して第２のバッファデバイスに提供するように構成されている、第１の起動電流源および第２の起動電流源と、を備え、
   前記マスタ・レプリカ・バイアス・ネットワークは、
   レプリカ制御ノードに結合されており、第１のバッファデバイスおよび第２のバッファデバイスのうちの少なくとも一方のバイアスを複製するように構成されているレプリカ・バッファ・デバイスと、
   第１の制御ノードと、第２の制御ノードと、前記レプリカ制御ノードとを共通のマスタ制御電圧に維持するように、第１のバッファデバイスおよび第２のバッファデバイスと前記レプリカ・バッファ・デバイスとを並列に駆動するように構成されている出力を有するマスタバッファ増幅器と、を備える、デジタル−アナログ変換器。
2. 前記マスタ・レプリカ・バイアス・ネットワークは、
   前記データ電流源を複製し、レプリカソース電流を前記レプリカ制御ノードに提供するように構成されているレプリカデータ電流源と、
   第１の起動電流源および第２の起動電流源のうちの少なくとも一方を複製し、レプリカ起動電流を前記レプリカ制御ノードに提供するように構成されているレプリカ起動電流源と、をさらに備える請求項１に記載のデジタル−アナログ変換器。
3. 第１のスイッチは、前記ソースノードに結合されている第１の電流端子と、第１の制御ノードに結合されている第２の電流端子と、前記データビットを受信する制御端子とを有する第１のトランジスタを備え、第２のスイッチは、前記ソースノードに結合されている第１の電流端子と、第２の制御ノードに結合されている第２の電流端子と、前記反転データビットを受信する制御端子とを有する第２のトランジスタを備える、請求項１に記載のデジタル−アナログ変換器。
4. 第１のバッファデバイスは、第１の制御ノードに結合されている第１の電流端子と、第１の電流出力ノードに結合されている第２の電流端子と、前記マスタバッファ増幅器の出力に結合されているバッファ制御ノードに結合されている制御端子とを有する第１のトランジスタを備え、第２のバッファデバイスは、第２の制御ノードに結合されている第１の電流端子と、第２の電流出力ノードに結合されている第２の電流端子と、前記バッファ制御ノードに結合されている制御端子とを有する第２のトランジスタを備え、前記レプリカ・バッファ・デバイスは、前記レプリカ制御ノードに結合されている第１の電流端子と、バイアスノードに結合されている第２の電流端子と、前記バッファ制御ノードに結合されている制御端子とを有する第３のトランジスタを備える、請求項１に記載のデジタル−アナログ変換器。
5. 前記マスタバッファ増幅器は、前記共通のマスタ制御電圧を受け取る非反転入力と、前記レプリカ制御ノードに結合されている反転入力と、前記バッファ制御ノードに結合されている出力とを有する演算増幅器を備える、請求項４に記載のデジタル−アナログ変換器。
6. コードビットおよび反転コードビットを受信し、前記データビットおよび前記反転データビットを提供するレベルシフタをさらに備え、前記データビットおよび前記反転データビットはそれぞれ前記コードビットおよび前記反転コードビットが電圧シフトされたものである、請求項１に記載のデジタル−アナログ変換器。
7. 二値入力ビットとクロック信号とを受信するラッチをさらに備え、該ラッチは前記二値入力ビットの反対の論理状態同士の間でのスイッチングに基づき前記データビットおよび前記反転データビットの反対の論理状態へのスイッチングの同期を行うように構成されている、請求項１に記載のデジタル−アナログ変換器。
8. 前記データ電流源は、供給ノードに結合されている第１の電流端子と、前記ソースノードに結合されている第２の電流端子と、第１のマスタバイアス電圧および第２のマスタバイアス電圧をそれぞれ受け取る第１の制御端子および第２の制御端子とを有し直列に結合されている第１の対のトランジスタを備え、
   第１の起動電流源は、前記供給ノードに結合されている第１の電流端子と、第１の制御ノードに結合されている第２の電流端子と、第１のマスタバイアス電圧および第２のマスタバイアス電圧をそれぞれ受け取る第３の制御端子および第４の制御端子とを有し直列に結合されている第２の対のトランジスタを備え、
   第２の起動電流源は、前記供給ノードに結合されている第１の電流端子と、第２の制御ノードに結合されている第２の電流端子と、第１のマスタバイアス電圧および第２のマスタバイアス電圧をそれぞれ受け取る第５の制御端子および第６の制御端子とを有し直列に結合されている第３の対のトランジスタを備える、請求項１に記載のデジタル−アナログ変換器。
9. 前記マスタ・レプリカ・バイアス・ネットワークは、レプリカデータ電流源とレプリカ起動電流源とをさらに備え、
   前記レプリカデータ電流源は、
   前記供給ノードに結合されている第１の電流端子と、中間ノードに結合されている第２の電流端子と、第１のマスタバイアス電圧および第２のマスタバイアス電圧をそれぞれ受け取る第７の制御端子および第８の制御端子とを有し直列に結合されている第４の対のトランジスタと、
   前記中間ノードに結合されている第１の電流端子と、前記レプリカ制御ノードに結合されている第２の電流端子と、前記供給ノードに結合されている制御ノードとを有するレプリカ・スイッチ・トランジスタとを備え、
   前記レプリカ起動電流源は、前記供給ノードに結合されている第１の電流端子と、前記レプリカ制御ノードに結合されている第２の電流端子と、第１のマスタバイアス電圧および第２のマスタバイアス電圧をそれぞれ受け取る第９の制御端子および第１０の制御端子とを有し直列に結合されている第５の対のトランジスタを備える、請求項８に記載のデジタル−アナログ変換器。
10. 前記マスタ・レプリカ・バイアス・ネットワークは、第１のバイアス電流および第２のバイアス電流に基づいて第１のマスタバイアス電圧および第２のマスタバイアス電圧を発生させるように構成されているマスタ・バイアス・ネットワークをさらに備える、請求項９に記載のデジタル−アナログ変換器。
11. 複数の入力ビットを、複数のデータビットと、対応する複数の反転データビットとに変換する変換ネットワークをさらに備え、
    前記少なくとも１つの電流ステアリング源は、前記複数のデータビットと反転データビットとからなる対応する対を各々受信する複数の電流ステアリング源を含む、請求項１に記載のデジタル−アナログ変換器。
12. 前記変換ネットワークは、前記複数のデータビットと前記複数の反転データビットとのスイッチング電圧レベルをシフトするための複数のレベルシフタを備える、請求項１１に記載のデジタル−アナログ変換器。
13. 前記変換ネットワークは、前記複数のデータビットと前記複数の反転データビットとの間のスイッチングの同期を行うための複数のラッチを備える、請求項１１に記載のデジタル−アナログ変換器。
14. 前記変換ネットワークは、
    前記複数の入力ビットを対応する複数のコードビットに変換するデコーダと、
    前記複数のコードビットのうちの対応するコードビットを同期されたデータビットと反転データビットとからなる対に各々変換する複数のラッチと、を備える請求項１１に記載のデジタル−アナログ変換器。
15. デジタル−アナログ変換器の電流をステアリングする方法であって、
    ソース電流をソースノードに提供するステップと、
    データビットの状態に基づいて前記ソース電流を第１の制御ノードおよび第２の制御ノードのうちの一方に送るステップと、
    第１のバッファデバイスを使用して第１の制御ノードと第１の出力ノードとの間で電流のバッファリングを行い、第２のバッファデバイスを使用して第２の制御ノードと第２の出力ノードとの間で電流のバッファリングを行うステップと、
    前記ソース電流が第２のバッファデバイスを介して第２の制御ノードに送られるときに、第１のバッファデバイスをアクティブに保つのに十分なレベルで第１の起動電流を第１の制御ノードに提供し、前記ソース電流が第１のバッファデバイスを介して第１の制御ノードに送られるときに、第２のバッファデバイスをアクティブに保つのに十分なレベルで第２の起動電流を第２の制御ノードに提供するステップと、
    前記ソース電流の複製であるレプリカソース電流を、レプリカ・バイアス・デバイスに結合されているレプリカ制御ノードに提供するステップと、
    第１の起動電流および第２の起動電流のうちの少なくとも一方の複製であるレプリカ起動電流を前記レプリカ制御ノードに提供するステップと、
    第１の制御ノードと、第２の制御ノードと、前記レプリカ制御ノードとをマスタ制御電圧の電圧レベルまで駆動するべく、マスタ制御電圧を受け取るとともに前記レプリカ制御ノードとのフィードバック結合を有するバッファ増幅器を用いて、第１のバッファデバイス、第２のバッファデバイスおよびレプリカ・バッファ・デバイスを並列に駆動するステップと、を備える方法。
16. 前記ソース電流を送るステップは、データビットを用いて前記ソースノードと第１の制御ノードとの間に結合されている第１のスイッチを制御し、前記データビットの反転したものである反転データビットを用いて前記ソースノードと第２の制御ノードとの間に結合されている第２のスイッチを制御するステップを備える、請求項１５に記載の方法。
17. 前記反転データビットのスイッチングの前記データビットとの同期を行うステップをさらに備える、請求項１６に記載の方法。
18. 前記データビットおよび前記反転データビットの電圧レベルを、第１の供給電圧および第２の供給電圧のうちの少なくとも一方に対してレベルシフトするステップをさらに備える、請求項１６に記載の方法。
19. 入力ビットおよびクロック信号を受信するステップと、前記入力ビットのスイッチングに基づきコードビットと反転コードビットとの間のスイッチングの前記クロック信号との同期を行うステップとをさらに備える、請求項１５に記載の方法。
20. 前記データビットおよび反転データビットを前記コードビットおよび前記反転コードビットに対して電圧レベルシフトするステップをさらに備える、請求項１９に記載の方法。