IT202100030134A1

IT202100030134A1 - Circuito convertitore digitale-analogico

Info

Publication number: IT202100030134A1
Application number: IT102021000030134A
Authority: IT
Inventors: Agatino Massimo Maccarrone; Antonino Conte; Francesco Tomaiuolo; Michelangelo Pisasale; Marco Ruta
Original assignee: St Microelectronics Srl
Priority date: 2021-11-29
Filing date: 2021-11-29
Publication date: 2023-05-29
Also published as: US20230170914A1; US12107591B2

Description

DESCRIZIONE dell?invenzione industriale dal titolo:

?Circuito convertitore digitale-analogico?

TESTO DELLA DESCRIZIONE

Campo tecnico

La descrizione si riferisce a convertitori digitaleanalogico a pilotaggio di corrente (IDAC) che possono essere applicati, per esempio, a dispositivi di memoria quali dispositivi di memoria a cambiamento di fase (PCM, ?Phase-Change Memory?) e/o microcontrollori ?general purpose? (GP MCU).

Sfondo tecnologico

La memoria a cambiamento di fase ? un tipo di memoria non volatile (NVM, ?Non-Volatile Memory?), in particolare un tipo di memoria ad accesso casuale (RAM, ?Random-Access Memory?) non volatile. Il materiale di una cella di memoria a cambiamento di fase convenzionale ? tipicamente una lega di calcogenuro composta da germanio (Ge), antimonio (Sb) e tellurio (Te), denominata GST (per esempio, avente composizione Ge2Sb2Te5). La lega di calcogenuro ? in grado di cambiare fase (cristallina o amorfa) in modo reversibile e controllato per mezzo di una corrente di programmazione che passa attraverso la cella di memoria e induce il cambiamento di fase riscaldando in modo appropriato la lega di calcogenuro (cio? l?elemento di memorizzazione della memoria).

Convenzionalmente, il calore prodotto dal passaggio della corrente di programmazione ? utilizzato per riscaldare e raffreddare rapidamente la lega, rendendola amorfa (stato RESET e impulso di corrente di programmazione RESET), o per mantenere la lega nel suo intervallo di temperatura di cristallizzazione per qualche tempo, passando cos? a uno stato (poli)cristallino (stato SET e impulso di corrente di programmazione SET). L?impiego di due diverse fasi della lega di calcogenuro in una cella di memoria si basa sul riconoscimento che la fase cristallina ha una bassa resistenza elettrica (per esempio, corrispondente per convenzione al valore logico 1 o stato SET) e la fase amorfa ha un?elevata resistenza elettrica (per esempio, corrispondente per convenzione al valore logico 0 o stato RESET).

Pertanto, le operazioni SET e RESET di una cella di memoria in una memoria a cambiamento di fase sono utilizzate per modificare il contenuto della cella da ?0? a ?1? e viceversa, applicando una corrente di programmazione controllata con una forma definita per consentire all?elemento di memorizzazione della memoria di cambiare il suo stato da non conduttore (con un?elevata resistenza elettrica) a conduttore (con una bassa resistenza elettrica) e viceversa, modificando la sua morfologia da amorfa a (poli)cristallina e viceversa.

Durante gli impulsi SET e RESET, la corrente di programmazione attraverso la cella di memoria dovrebbe avere un comportamento temporale definito (per esempio, una forma definita degli impulsi di corrente SET e/o RESET) in modo da produrre una variazione controllata della temperatura dell?elemento di memorizzazione della memoria. Per esempio, la figura 1 ? un diagramma temporale esemplificativo del comportamento atteso della corrente di programmazione ICELL di una cella di memoria a cambiamento di fase durante l?impulso SET, che dovrebbe produrre una variazione costante del gradiente di temperatura e consentire all?elemento di memorizzazione della memoria di passare a uno stato policristallino. La corrente di programmazione ICELL durante l?impulso SET dovrebbe aumentare rapidamente da zero a un valore di plateau I1, mantenere il valore I1 per un intervallo di tempo t1P, e successivamente tornare lentamente (per esempio, scendere) a zero durante un intervallo di tempo t1F con un tasso di diminuzione costante (per esempio, linearmente).

Pertanto, un circuito di pilotaggio ? convenzionalmente utilizzato per iniettare la corrente desiderata nell?elemento di memorizzazione della memoria, a partire da una corrente di riferimento generata da un convertitore digitale-analogico a pilotaggio di corrente.

I convertitori digitale-analogico a pilotaggio di corrente secondo un?architettura ?W-2W? sono convenzionalmente utilizzati in tali applicazioni, poich? occupano una piccola area di silicio. Il documento Gupta, Shantanu Sen et al., ?W-2W Current Steering DAC for Programming Phase Change Memory?, 2009 IEEE Workshop on Microelectronics and Electron Devices (2009): 1-4, ? esemplificativo di tale approccio convenzionale.

Tuttavia, a causa della loro topologia, i circuiti IDAC W-2W possono soffrire di un errore sistematico che colpisce alcuni transistori dell?architettura, e possono quindi non riuscire a produrre un impulso di corrente di uscita con la forma corretta prevista durante un impulso SET (cio?, linearmente decrescente).

Pertanto, c?? la necessit? nella tecnica di fornire convertitori digitali-analogici W-2W a pilotaggio di corrente migliorati in grado di produrre impulsi di corrente di uscita con la forma e la linearit? desiderate.

Scopo e sintesi

Uno scopo di una o pi? forme di attuazione ? contribuire a fornire tali convertitori digitali-analogici a pilotaggio di corrente migliorati secondo un?architettura W-2W.

Secondo una o pi? forme di attuazione, tale scopo pu? essere raggiunto da un circuito avente le caratteristiche esposte nelle rivendicazioni che seguono.

Le rivendicazioni sono parte integrante dell?insegnamento tecnico qui fornito in relazione alle forme di attuazione.

In una o pi? forme di attuazione, un circuito comprende un transistore MOS connesso a diodo che ha un terminale di drain connesso a un nodo di ingresso e un terminale di source connesso a un nodo di tensione di riferimento. Il transistore MOS connesso a diodo ? configurato per fare passare una corrente di riferimento dal nodo di ingresso al nodo di tensione di riferimento. Una pluralit? di transistori MOS di mirroring ordinati hanno rispettivi terminali di gate connessi a un terminale di gate del transistore MOS connesso a diodo e rispettivi terminali di drain accoppiabili alternativamente a un primo nodo di corrente o a un secondo nodo di corrente in funzione di una pluralit? di rispettivi segnali di controllo ordinati. Un primo transistore MOS di mirroring nella pluralit? di transistori MOS di mirroring ordinati ha un terminale di source direttamente connesso al nodo di tensione di riferimento. Una pluralit? di transistori MOS di controllo di corrente hanno rispettivi terminali di gate connessi al terminale di gate del transistore MOS connesso a diodo, e ogni transistore MOS di controllo di corrente ? disposto tra i terminali di source di due transistori MOS di mirroring consecutivi nella pluralit? di transistori MOS di mirroring. Il transistore MOS connesso a diodo e i transistori MOS di mirroring hanno tutti le stesse dimensioni di canale, e i transistori MOS di controllo di corrente hanno tutti le stesse dimensioni di canale. Il canale dei transistori MOS di controllo di corrente presenta la stessa lunghezza e il doppio della larghezza del canale del transistore MOS connesso a diodo. I transistori MOS di mirroring il cui terminale di source non ? direttamente connesso al nodo di tensione di riferimento hanno i rispettivi terminali di bulk configurati per ricevere uno o pi? segnali di compensazione aventi rispettivi valori che diminuiscono con l?aumentare della temperatura.

Una o pi? forme di attuazione possono quindi facilitare la compensazione dell?effetto di body (?body effect?) dei transistori MOS di mirroring in un convertitore digitale-analogico W-2W a pilotaggio di corrente.

In una o pi? forme di attuazione, l?uno o pi? segnali di compensazione dipendono linearmente dalla temperatura.

In una o pi? forme di attuazione, il circuito comprende un circuito di compensazione configurato per produrre l?uno o pi? segnali di compensazione. Il circuito di compensazione comprende una configurazione di generatore di corrente proporzionale alla temperatura assoluta configurata per produrre un segnale di tensione di compensazione che diminuisce linearmente in funzione dell?aumento della temperatura; un circuito partitore di tensione; e uno stadio buffer configurato per fornire il segnale di tensione di compensazione al circuito partitore di tensione. L?uno o pi? segnali di compensazione sono prodotti in uno o pi? nodi intermedi del circuito partitore di tensione.

In una o pi? forme di attuazione, la configurazione di generatore di corrente proporzionale alla temperatura assoluta comprende un primo transistore MOS a canale p e un primo transistore MOS a canale n disposti in serie tra un nodo di tensione di alimentazione e il nodo di tensione di riferimento; e un secondo transistore MOS a canale p e un secondo transistore MOS a canale n disposti in serie tra il nodo di tensione di alimentazione e il nodo di tensione di riferimento. Il primo transistore MOS a canale n ha un terminale di source accoppiato al nodo di tensione di riferimento, un terminale di drain accoppiato a un terminale di drain del primo transistore MOS a canale p, e un terminale di gate configurato per ricevere una tensione di riferimento di bandgap. Il primo transistore MOS a canale p ha un terminale di source accoppiato al nodo di tensione di alimentazione e un terminale di gate accoppiato al suo terminale di drain. Il secondo transistore MOS a canale p ha un terminale di source accoppiato al nodo di tensione di alimentazione, un terminale di drain accoppiato a un terminale di drain del secondo transistore MOS a canale n, e un terminale di gate accoppiato al terminale di gate del primo transistore MOS a canale p. Il secondo transistore MOS a canale n ha un terminale di source accoppiato al nodo di tensione di riferimento e un terminale di gate accoppiato al suo terminale di drain. Il segnale di tensione di compensazione ? prodotto al terminale di gate del secondo transistore MOS a canale n.

In una o pi? forme di attuazione, lo stadio buffer comprende un circuito amplificatore che ha un terminale di uscita accoppiato al circuito partitore di tensione, un terminale di ingresso non invertente configurato per ricevere il segnale di tensione di compensazione, e un terminale di ingresso invertente accoppiato al suo terminale di uscita.

In una o pi? forme di attuazione, i transistori MOS di mirroring il cui terminale di source non ? direttamente connesso al nodo di tensione di riferimento possono comprendere (per esempio, sono costituiti da) transistori MOS a triplo pozzo a canale n.

In una o pi? forme di attuazione, un terminale di source di un ultimo transistore MOS di mirroring nella pluralit? di transistori MOS di mirroring ordinati ? direttamente connesso a un terminale di source di un penultimo transistore MOS di mirroring nella pluralit? di transistori MOS di mirroring ordinati.

In una o pi? forme di attuazione, l?ultimo transistore MOS di mirroring e il penultimo transistore MOS di mirroring hanno i rispettivi terminali di bulk configurati per ricevere lo stesso segnale di compensazione.

In una o pi? forme di attuazione, un terminale di drain di un ultimo transistore MOS di mirroring nella pluralit? di transistori MOS di mirroring ordinati e un terminale di drain di un penultimo transistore MOS di mirroring nella pluralit? di transistori MOS di mirroring ordinati sono costantemente accoppiati al secondo nodo di corrente.

In una o pi? forme di attuazione, i terminali di drain della pluralit? di transistori MOS di mirroring ordinati sono accoppiabili alternativamente al primo nodo di corrente o al secondo nodo di corrente tramite rispettivi interruttori attivabili in funzione dei rispettivi segnali di controllo ordinati.

In una o pi? forme di attuazione, il transistore MOS connesso a diodo, la pluralit? di transistori MOS di mirroring e la pluralit? di transistori MOS di controllo di corrente comprendono (per esempio, sono costituiti da) transistori a canale n.

In una o pi? forme di attuazione, il circuito comprende un primo transistore MOS di uscita connesso a diodo che ha un terminale di drain connesso al primo nodo di corrente e un terminale di source connesso a un nodo di tensione di alimentazione, e un secondo transistore MOS di uscita connesso a diodo che ha un terminale di drain connesso al secondo nodo di corrente e un terminale di source connesso al nodo di tensione di alimentazione.

Breve descrizione delle figure

Una o pi? forme di attuazione saranno ora descritte, solo a titolo di esempio, con riferimento alle figure allegate, in cui:

- la figura 1, precedentemente presentata, ? un diagramma temporale esemplificativo del comportamento atteso della corrente di programmazione di una cella di memoria a cambiamento di fase durante un impulso SET;

- la figura 2 ? uno schema circuitale esemplificativo di un convertitore digitale-analogico (IDAC) basato su un?architettura a specchio di corrente W-2W;

- la figura 3 ? un diagramma temporale esemplificativo del possibile comportamento della corrente di programmazione di una cella di memoria a cambiamento di fase durante un impulso SET, prodotta dal circuito DAC della figura 2;

- la figura 4 ? uno schema circuitale esemplificativo di un convertitore digitale-analogico a pilotaggio di corrente (IDAC) basato su un?architettura a specchio di corrente W-2W secondo una o pi? forme di attuazione della presente descrizione;

- la figura 5 ? uno schema circuitale esemplificativo di un circuito di compensazione per un convertitore digitale-analogico a pilotaggio di corrente (IDAC) secondo una o pi? forme di attuazione della presente descrizione; e - la figura 6 ? un diagramma tensione-temperatura esemplificativo della dipendenza dalla temperatura di uno o pi? segnali di compensazione prodotti dal circuito di compensazione della figura 5.

Descrizione dettagliata di forme di attuazione esemplificative

Nella descrizione che segue, sono illustrati uno o pi? dettagli specifici allo scopo di fornire una comprensione approfondita di esempi di forme di attuazione secondo questa descrizione. Le forme di attuazione possono essere ottenute senza uno o pi? degli specifici dettagli, o con altri procedimenti, componenti, materiali, ecc. In altri casi, strutture, materiali o operazioni note non sono illustrate o descritte in dettaglio in modo che vari aspetti delle forme di attuazione non saranno offuscati.

Il riferimento a ?una forma di attuazione? o ?una sola forma di attuazione? nel quadro della presente descrizione ? inteso a indicare che una particolare configurazione, struttura, o caratteristica descritta in relazione alla forma di attuazione ? compresa in almeno una forma di attuazione. Quindi, frasi come ?in una forma di attuazione?, ?in una sola forma di attuazione? che possono essere presenti in uno o pi? punti della presente descrizione non si riferiscono necessariamente a una stessa e unica forma di attuazione. Inoltre, particolari configurazioni, strutture, o caratteristiche possono essere combinate in qualsiasi modo adeguato in una o pi? forme di attuazione.

Le intestazioni/riferimenti qui fornite sono solo per comodit? e non definiscono l?estensione di protezione o la portata delle forme di attuazione.

In tutte le figure qui allegate, se non diversamente indicato dal contesto, parti o elementi simili sono indicati con riferimenti/numeri simili e una descrizione corrispondente non sar? ripetuta per brevit?.

A titolo di introduzione alla descrizione dettagliata di forme di attuazione esemplificative, inizialmente si pu? fare riferimento alla figura 2, che ? uno schema circuitale esemplificativo di un convertitore digitale-analogico a pilotaggio di corrente (IDAC) 20 a 7 bit basato sull?architettura a specchio di corrente W-2W nota, per esempio, dal documento Gupta et al. precedentemente citato.

Uno specchio di corrente W-2W pu? essere utilizzato per implementare un DAC a pilotaggio di corrente a pesatura binaria (?binary-weighted?) da utilizzare, per esempio, come circuito di pilotaggio di scrittura per la programmazione di una memoria a cambiamento di fase. Esso si basa sul riconoscimento che se due transistori a effetto di campo metallo-ossido-semiconduttore (MOSFET) con lo stesso rapporto larghezza-lunghezza (in breve, W/L) sono connessi in parallelo, si comportano come un transistore equivalente di dimensioni 2W/L, mentre se connessi in serie si comportano come un transistore equivalente di dimensioni W/2L.

Un circuito IDAC W-2W 20 comprende un transistore master connesso a diodo N (per esempio, un transistore MOS a canale n) che ha un terminale di drain configurato per ricevere una corrente IREF/2 e un terminale di source accoppiato a un nodo di tensione di riferimento GND (o massa locale). Il transistore N ? configurato per fare passare una corrente IREF/2, la corrente IREF essendo possibilmente uguale a 64 ?A. Il circuito IDAC W-2W 20 comprende un insieme di transistori slave T0, T1, M0, ..., M6 (per esempio, transistori MOS a canale n) che hanno i rispettivi terminali di gate connessi al terminale di gate del transistore master N, in modo che la tensione di gate del transistore master N sia fornita ai terminali di gate di ciascuno dei transistori slave T0, T1, M0, ..., M6. Il transistore master N e i transistori slave T0, T1, M0, ..., M6 hanno tutti la stessa dimensione di canale (per esempio, lo stesso rapporto larghezza-lunghezza W/L, possibilmente con la stessa larghezza W e la stessa lunghezza L). Il terminale di source di un primo transistore slave M6 ? connesso direttamente al nodo di tensione di riferimento GND, in modo che il transistore M6 faccia passare una corrente I6 che ? la stessa della corrente IREF/2 passata dal transistore master N (I6 = IREF/2). Il terminale di source di un secondo transistore slave M5 ? connesso al terminale di source del primo transistore slave M6 (per esempio, al nodo di tensione di riferimento GND) tramite un primo transistore di controllo di corrente Q6. Il terminale di source di un terzo transistore slave M4 ? connesso al terminale di source del secondo transistore slave M5 tramite un secondo transistore di controllo di corrente Q5 e cos? via fino al terminale di source di un penultimo (per esempio, ottavo) transistore slave T1 che ? connesso al terminale di source di un terzultimo (per esempio, settimo) transistore slave M0 tramite un ultimo (per esempio, settimo) transistore di controllo di corrente Q0. I transistori di controllo di corrente da Q6 a Q0 hanno tutti una stessa dimensione di canale, che ? largo due volte il canale dei transistori N, M6, ..., M0, T1, T0 (per esempio, i transistori di controllo di corrente possono presentare lo stesso rapporto larghezza-lunghezza 2*W/L, possibilmente con la stessa larghezza 2*W e la stessa lunghezza L). I transistori di controllo di corrente da Q6 a Q0 hanno tutti i loro terminali di gate connessi al terminale di gate del transistore master N per ricevere la stessa tensione di gate. Il terminale di source di un ultimo (per esempio, nono) transistore slave T0 pu? essere connesso direttamente al terminale di source del penultimo transistore slave T1.

Nella disposizione esemplificata nella figura 2, la corrente che passa attraverso ciascuno dei transistori M5, ..., M0, T1, T0 ? forzata a passare attraverso il transistore Q6. Il transistore Q6 cerca di fare passare una corrente I<REF>/2, che ? fornita tramite i transistori M5 e Q5. Le tensioni di gate dei transistori M5 e Q5 sono le stesse, quindi la corrente ? divisa equamente tra i due percorsi in cui si trovano questi transistori. Di conseguenza, il transistore M5 fa passare una corrente I5 = IREF/4. In modo analogo, il transistore M4 fa passare una corrente I4 = IREF/8, il transistore M3 fa passare una corrente I3 = IREF/16, il transistore M2 fa passare una corrente I2 = IREF/32, il transistore M1 fa passare una corrente I1 = IREF/64, il transistore M0 fa passare una corrente I0 = IREF/128, e i transistori T1 e T0 fanno passare ciascuno una corrente IT = IREF/256.

Come esemplificati nella figura 2, i terminali di drain dei primi sette transistori slave dello specchio di corrente (da M6 a M0) possono essere accoppiati selettivamente a un primo nodo 22 o a un secondo nodo 24, tramite rispettivi interruttori (per esempio, transistori MOS). Per esempio, il terminale di drain del transistore MX (con X compreso tra 0 e 6) pu? essere accoppiato selettivamente al nodo 22 tramite un rispettivo interruttore attivabile da un rispettivo segnale di controllo CX (per esempio, l?interruttore essendo conduttivo in risposta al fatto che il rispettivo segnale di controllo CX ? asserito), e pu? essere accoppiato selettivamente al nodo 24 tramite un ulteriore rispettivo interruttore attivabile dal negato del rispettivo segnale di controllo CX (per esempio, l?ulteriore interruttore essendo conduttivo in risposta al fatto che il rispettivo segnale di controllo CX ? de-asserito, ossia, in risposta al fatto che il negato del segnale di controllo ? asserito).

Come esemplificato nella figura 2, i terminali di drain dei transistori T0 e T1 possono essere sempre accoppiati al nodo 24 tramite rispettivi interruttori sempre accesi (per esempio, transistori MOS a canale n che hanno i loro terminali di gate accoppiati a una tensione di alimentazione VCC). Interruttori sempre spenti (per esempio, transistori MOS a canale n aventi i loro terminali di gate accoppiati al nodo di tensione di riferimento GND) possono anche essere forniti tra i terminali di drain dei transistori T0 e T1 e il nodo 22, per esempio, per migliorare il matching del circuito.

I segnali di controllo C0, ..., C6 rappresentano i segnali di ingresso digitali del circuito IDAC W-2W (per esempio, ogni segnale di controllo fornendo un bit di un segnale digitale a 7 bit C, C0 essendo il bit meno significativo (LSB) e C6 essendo il bit pi? significativo (MSB)). Il segnale di uscita analogico (per esempio, corrente di uscita) del circuito IDAC W-2W ? fornito da una corrente a terminazione singola (single-ended) che scorre attraverso il nodo 22. Per esempio, la corrente di uscita pu? essere emessa dal circuito IDAC 20 tramite uno specchio di corrente PMOS accoppiato al nodo 22, come esemplificato dal transistore MOS a canale p 26 connesso a diodo accoppiato tra il nodo 22 e la tensione di alimentazione VCC. Il percorso di corrente attraverso il nodo 24 (e attraverso il transistore MOS a canale p 28 connesso a diodo accoppiato tra il nodo 24 e la tensione di alimentazione VCC) fornisce un percorso di corrente in corrente continua per i transistori da M5 a M0 e permette che la corrente che scorre attraverso la struttura IDAC sia costante, indipendentemente dal valore dei segnali digitali di ingresso C0, ..., C6. Ci? permette anche che i terminali di drain dei transistori da M5 a M0 siano polarizzati correttamente quando il segnale digitale di ingresso commuta per modificare il valore di corrente IDAC, migliorando la precisione e il tempo di assestamento della corrente di uscita IDAC.

La presenza dei transistori T0 e T1 produce sostanzialmente un offset nel segnale di corrente di uscita, che pu? vantaggiosamente evitare il funzionamento a corrente di uscita nulla quando il segnale digitale di ingresso C (cio? l?insieme dei segnali di controllo C0, ..., C6) ? uguale a zero.

In un circuito IDAC W-2W a 7 bit esemplificativo secondo l?architettura qui considerata, la corrente I0010000 (cio?, la corrente di uscita corrispondente al segnale di ingresso digitale C = 0010000) dovrebbe essere uguale a IREF/8 e quindi dovrebbe essere maggiore di I0001111 = IREF/16 IREF/32 IREF/64 IREF/128 di un fattore IREF/128. Ci? avverrebbe se la tensione di source di tutti i transistori slave M6, ..., M0, T1, T0 fosse la stessa, dando luogo cos? alla stessa tensione di bulk per tutti i transistori slave. Tuttavia, a causa della presenza dei transistori Q6, ..., Q0 e a causa della corrente che vi scorre, la tensione di source VS dei transistori slave M6, ..., M0, T1, T0 potrebbe non essere la stessa. In particolare, VS,T0 = VS,T1 > VS,M0 > VS,M1 > VS,M2 > VS,M3 > VS,M4 > VS,M5 > VS,M6. Pertanto, l?entit? della corrente che scorre attraverso i transistori M5, ..., M0, T1, T0 pu? essere influenzata dall?effetto body, risultante da tensioni bulksource dei transistori M5, ..., M0, T1, T0 diverse rispetto alla tensione bulk-source dei transistori M6 e N. In particolare, l?effetto body pu? alterare la tensione di soglia dei transistori M5, ..., M0, T1, T0, e quindi le corrispondenti correnti drain-source.

Per esempio, la figura 3 ? un diagramma temporale esemplificativo di un possibile comportamento (per esempio, forma) della corrente di programmazione ICELL di una cella di memoria a cambiamento di fase durante l?impulso SET, prodotto da un circuito IDAC W-2W come esemplificato nella figura 2. Durante la fase di caduta di corrente (periodo t1F), potrebbero esserci gradini imprevisti (per esempio, una porzione crescente quando si passa da C = 0010000 a C = 0001111) a causa del funzionamento del circuito IDAC W-2W discusso in precedenza. Ci? pu? influire sulla forma della corrente di programmazione ICELL e quindi sul gradiente di temperatura applicato all?elemento di memorizzazione della memoria.

Pertanto, in una o pi? forme di attuazione come esemplificate nella figura 4, i terminali di bulk (o di corpo) dei transistori slave M5, ..., M0, T1, T0 il cui terminale di source non ? allo stesso livello di tensione del nodo di tensione di riferimento GND (per esempio, non ? direttamente connesso al nodo di tensione di riferimento GND) possono essere controllati da rispettivi segnali di compensazione V5, ..., V0, V00 che facilitano la mitigazione (per esempio, la compensazione) dell?effetto body. I transistori T1 e T0 possono ricevere lo stesso segnale di compensazione V00 ai loro terminali di bulk, poich? i loro terminali di source sono direttamente accoppiati l?uno all?altro e ricevono la stessa tensione (cio?, possono essere influenzati dall?effetto body nella stessa misura).

In una o pi? forme di attuazione, i segnali di compensazione V5, ..., V0, V00 possono essere diversi l?uno dall?altro. In alcune forme di attuazione, i transistori slave M5, ..., M0, T1, T0 possono essere divisi in sottoinsiemi e ogni sottoinsieme pu? ricevere lo stesso segnale di compensazione. In alcune forme di attuazione, lo stesso segnale di compensazione pu? essere fornito a tutti i transistori slave M5, ..., M0, T1, T0.

In una o pi? forme di attuazione, i transistori slave M5, ..., M0, T1, T0 possono quindi essere progettati in modo da fornire un terminale di bulk accessibile e selettivamente controllabile. Per esempio, in una o pi? forme di attuazione i transistori slave M5, ..., M0, T1, T0 possono comprendere o consistere in transistori NMOS a triplo pozzo. In un transistore NMOS a triplo pozzo, il pozzo P del transistore ? incorporato all?interno di un pozzo profondo N per creare un corpo isolato dal substrato P. Questo isola il corpo dal substrato e consente di polarizzare separatamente il corpo del transistore e il pozzo profondo N.

In una o pi? forme di attuazione, l?entit? dell?effetto body che agisce sui transistori slave M5, ..., M0, T1, T0 pu? dipendere dalla temperatura. In particolare, ad alta temperatura (per esempio, 140?C) l?effetto body pu? essere quasi interamente compensato dalla temperatura stessa, in modo che la corrente di uscita prodotta dal circuito IDAC W-2W 20 abbia la forma prevista. A bassa temperatura (per esempio, -40?C), l?effetto body potrebbe non essere compensato e la corrente di uscita potrebbe non avere la forma prevista, come esemplificato nella figura 3 in cui ? prodotto un gradino o un ginocchio nella corrente di uscita quando si passa da I0010000 a I0001111. Pertanto, in una o pi? forme di attuazione il segnale/i segnali di compensazione V5, ..., V0, V00 pu?/possono presentare un?ampiezza che dipende dalla temperatura, in modo da fornire una forte compensazione a basse temperature e una compensazione lieve alle alte temperature (per esempio, fino a una compensazione nulla).

La figura 5 ? uno schema circuitale esemplificativo di una possibile implementazione di un circuito di compensazione 50 configurato per produrre uno o pi? segnali di compensazione V5, ..., V0, V00 per un circuito IDAC W-2W 20 come esemplificato nella figura 4, dove i segnali di compensazione dipendono dalla temperatura.

Un circuito di compensazione 50 pu? comprendere una configurazione di generatore di corrente proporzionale alla temperatura assoluta (PTAT, ?Proportional-To-Absolute-Temperature?) (IPTAT) configurato per produrre un segnale di tensione NBIAS che diminuisce (per esempio, linearmente) in funzione della temperatura, come esemplificato nei diagrammi tensione-temperatura della figura 6. In particolare, il circuito di compensazione 50 pu? comprendere un transistore MOS a canale p 502 disposto in serie con un transistore MOS a canale n 504 tra un nodo di tensione di alimentazione 506 che fornisce la tensione di alimentazione VCC e il nodo di tensione di riferimento GND. Il transistore 504 pu? presentare un terminale di source accoppiato al nodo di tensione di riferimento GND, un terminale di drain accoppiato al terminale di drain del transistore 502, e un terminale di gate configurato per ricevere una tensione di riferimento di bandgap VBG. Il transistore 502 pu? presentare un terminale di source accoppiato al nodo di tensione di alimentazione 506, un terminale di drain accoppiato al terminale di drain del transistore 504, e un terminale di gate accoppiato al suo terminale di drain (cio?, potrebbe essere in una configurazione di connessione a diodo). Il circuito di compensazione 50 pu? inoltre comprendere un transistore MOS a canale p 508 disposto in serie con un transistore MOS a canale n 510 tra il nodo di tensione di alimentazione 506 e il nodo di tensione di riferimento GND. Il transistore 508 pu? avere un terminale di source accoppiato al nodo di tensione di alimentazione 506, un terminale di drain accoppiato al terminale di drain del transistore 510, e un terminale di gate accoppiato al terminale di gate del transistore 502 (per esempio, in una configurazione a specchio di corrente con il transistore 502). Il transistore 510 pu? avere un terminale di source accoppiato al nodo di tensione di riferimento GND, un terminale di drain accoppiato al terminale di drain del transistore 508, e un terminale di gate accoppiato al terminale di drain (cio?, pu? essere in una configurazione di connessione a diodo). Un segnale NBIAS che ha una dipendenza dalla temperatura come esemplificata nella figura 6 (per esempio, lineare) pu? quindi essere prodotto al terminale di gate del transistore 510.

Il circuito di compensazione 50 pu? inoltre comprendere un circuito buffer di tensione 512 che ha un ingresso non invertente configurato per ricevere il segnale NBIAS (per esempio, accoppiato al terminale di gate del transistore 510) e un ingresso invertente accoppiato al nodo di uscita 514 del buffer di tensione 512. Il buffer 512 pu? comprendere o consistere in un amplificatore operazionale. Un circuito partitore di tensione 516 (per esempio, un partitore di tensione resistivo o una scala resistiva) pu? essere accoppiato tra il nodo di uscita 514 del buffer di tensione 512 e il nodo di tensione di riferimento GND. Il buffer di tensione 512 disaccoppia quindi i terminali di gate e di drain del transistore 510 (nodo NBIAS) dal circuito partitore di tensione 516 e fornisce una corrente al circuito partitore di tensione 516.

Uno o pi? segnali di compensazione V5, ..., V0, V00 possono quindi essere forniti in uno o pi? nodi intermedi del circuito partitore resistivo 516, da fornire ai terminali di bulk dei transistori slave M5, ..., M0, T1, T0 nel circuito IDAC W-2W 20 come esemplificato nella figura 4. In particolare, la tensione V00 destinata alla polarizzazione del bulk dei transistori T1 e T0 pu? essere maggiore della tensione V0 destinata alla polarizzazione del bulk del transistore M0, la tensione V0 pu? essere maggiore della tensione V1 destinata alla polarizzazione del bulk del transistore M1, la tensione V1 pu? essere maggiore della tensione V2 destinata alla polarizzazione del bulk del transistore M2, e cos? via fino alla tensione V5 destinata alla polarizzazione del bulk del transistore M5 che ? quella pi? bassa.

Pertanto, in un circuito di compensazione 50 come esemplificato nella figura 5, un generatore IPTAT pu? essere utilizzato per generare un segnale NBIAS che ha un profilo dipendente dalla temperatura come esemplificato nella figura 6. A basse temperature (per esempio, -40?C) la corrente IPTAT che scorre attraverso i transistori 502 e 504 ? maggiore della corrente che scorre ad alte temperature (per esempio, 140?C). Di conseguenza, anche il segnale di tensione NBIAS ? pi? alto a -40?C e pi? basso a 140?C (per esempio, il segnale NBIAS pu? diminuire linearmente rispetto alla temperatura). Modificando la dimensione del canale (larghezza W e lunghezza L) del transistore 510, la pendenza del segnale NBIAS (cio? il suo coefficiente di dipendenza dalla temperatura) pu? essere modificata. Il segnale NBIAS ? replicato nel nodo di uscita 514 del circuito buffer di tensione 512, che alimenta il partitore di tensione 516 per produrre il segnale/i segnali di compensazione desiderato/desiderati V5, ..., V0, V00. Per esempio, nel caso in cui lo stesso segnale di compensazione sia applicato a tutti i transistori slave M5, ..., M0, T1, T0, esso potrebbe essere prodotto in un punto intermedio tra i resistori R1 e R2 del circuito partitore 516.

In una o pi? forme di attuazione, l?applicazione di uno o pi? segnali di compensazione dipendenti dalla temperatura V5, ..., V0, V00 ai terminali di bulk (o di corpo) dei transistori slave M5, ..., M0, T1, T0 pu? quindi facilitare la compensazione dell?effetto body di questi transistori, consentendo cos? la produzione di impulsi di corrente aventi il comportamento (lineare) previsto per la programmazione delle celle di memoria di una memoria a cambiamento di fase sfruttando al contempo la bassa area di silicio dell?architettura del circuito IDAC W-2W.

Senza pregiudizio per i principi sottostanti, i dettagli e le forme di attuazione possono variare, anche in modo significativo, rispetto a quanto ? stato descritto solo a titolo di esempio, senza allontanarsi dall?estensione di protezione.

L?estensione di protezione ? determinata dalle rivendicazioni allegate.

Claims

RIVENDICAZIONI 1. Circuito (20), comprendente: un transistore MOS connesso a diodo (N) avente un terminale di drain connesso a un nodo di ingresso e un terminale di source connesso a un nodo di tensione di riferimento (GND), il transistore MOS connesso a diodo (N) essendo configurato per fare passare una corrente di riferimento (IREF/2) da detto nodo di ingresso a detto nodo di tensione di riferimento (GND); una pluralit? di transistori MOS di mirroring ordinati (M6, ..., M0, T1, T0) aventi rispettivi terminali di gate connessi a un terminale di gate di detto transistore MOS connesso a diodo (N) e rispettivi terminali di drain accoppiabili alternativamente a un primo nodo di corrente (22) o a un secondo nodo di corrente (24) in funzione di una pluralit? di rispettivi segnali di controllo ordinati (C6, ..., C0, in cui un primo transistore MOS di mirroring (M6) in detta pluralit? di transistori MOS di mirroring ordinati (M6, ..., M0) ha un terminale di source direttamente connesso a detto nodo di tensione di riferimento (GND); una pluralit? di transistori MOS di controllo di corrente (Q6, ..., Q0) aventi rispettivi terminali di gate connessi a detto terminale di gate di detto transistore MOS connesso a diodo (N), in cui ogni transistore MOS di controllo di corrente (Q6, ..., Q0) ? disposto tra i terminali di source di due transistori MOS di mirroring consecutivi in detta pluralit? di transistori MOS di mirroring (M6, ..., M0, T1, T0), in cui detto transistore MOS connesso a diodo (N) e detti transistori MOS di mirroring (M6, ..., M0, T1, T0) hanno tutti le stesse dimensioni di canale, e in cui detti transistori MOS di controllo di corrente (Q6, ..., Q0) hanno tutti le stesse dimensioni di canale, il canale di detti transistori MOS di controllo di corrente (Q6, ..., Q0) avendo la stessa lunghezza e il doppio della larghezza del canale di detto transistore MOS connesso a diodo (N); in cui i transistori MOS di mirroring (M5, ..., M0, T1, T0) il cui terminale di source non ? direttamente connesso a detto nodo di tensione di riferimento (GND) hanno rispettivi terminali di bulk configurati per ricevere uno o pi? segnali di compensazione (V5, ..., V0, V00), detti uno o pi? segnali di compensazione (V5, ..., V0, V00) avendo rispettivi valori che diminuiscono con l?aumentare della temperatura.
2. Circuito (20) secondo la rivendicazione 1, in cui detti uno o pi? segnali di compensazione (V5, ..., V0, V00) dipendono linearmente dalla temperatura.
3. Circuito (20) secondo una qualsiasi delle rivendicazioni precedenti, comprendente un circuito di compensazione (50) configurato per produrre detti uno o pi? segnali di compensazione (V5, ..., V0, V00), il circuito di compensazione (50) comprendendo: una configurazione di generatore di corrente proporzionale alla temperatura assoluta (502, 504, 506, 508) configurata per produrre un segnale di tensione di compensazione (NBIAS) che diminuisce linearmente in funzione dell?aumento della temperatura; un circuito partitore di tensione (516); e uno stadio buffer (512) configurato per alimentare detto segnale di tensione di compensazione (NBIAS) a detto circuito partitore di tensione (516), in cui detti uno o pi? segnali di compensazione (V5, ..., V0, V00) sono prodotti in uno o pi? nodi intermedi di detto circuito partitore di tensione (516).
4. Circuito (20) secondo la rivendicazione 3, in cui detta configurazione di generatore di corrente proporzionale alla temperatura assoluta (502, 504, 506, 508) comprende: un primo transistore MOS a canale p (502) e un primo transistore MOS a canale n (504) disposti in serie tra un nodo di tensione di alimentazione (506, VCC) e detto nodo di tensione di riferimento (GND); e un secondo transistore MOS a canale p (508) e un secondo transistore MOS a canale n (510) disposti in serie tra detto nodo di tensione di alimentazione (506, VCC) e detto nodo di tensione di riferimento (GND); in cui detto primo transistore MOS a canale n (504) ha un terminale di source accoppiato a detto nodo di tensione di riferimento (GND), un terminale di drain accoppiato a un terminale di drain di detto primo transistore MOS a canale p (502), e un terminale di gate configurato per ricevere una tensione di riferimento di bandgap (VBG); in cui detto primo transistore MOS a canale p (502) ha un terminale di source accoppiato a detto nodo di tensione di alimentazione (506) e un terminale di gate accoppiato al proprio terminale di drain; in cui detto secondo transistore MOS a canale p (508) ha un terminale di source accoppiato a detto nodo di tensione di alimentazione (506, VCC), un terminale di drain accoppiato a un terminale di drain di detto secondo transistore MOS a canale n (510), e un terminale di gate accoppiato al terminale di gate di detto primo transistore MOS a canale p (502); e in cui detto secondo transistore MOS a canale n (510) ha un terminale di source accoppiato a detto nodo di tensione di riferimento (GND) e un terminale di gate accoppiato al proprio terminale di drain; in cui detto segnale di tensione di compensazione (NBIAS) ? prodotto in detto terminale di gate di detto secondo transistore MOS a canale n (510).
5. Circuito (20) secondo la rivendicazione 3 o la rivendicazione 4, in cui detto stadio buffer (512) comprende un circuito amplificatore (512) che ha un terminale di uscita accoppiato a detto circuito partitore di tensione (516), un terminale di ingresso non invertente configurato per ricevere detto segnale di tensione di compensazione (NBIAS), e un terminale di ingresso invertente accoppiato al proprio terminale di uscita.
6. Circuito (20) secondo una qualsiasi delle rivendicazioni precedenti, in cui detti transistori MOS di mirroring (M5, ..., M0, T1, T0) il cui terminale di source non ? direttamente connesso a detto nodo di tensione di riferimento (GND) comprendono transistori MOS a triplo pozzo a canale n.
7. Circuito (20) secondo una qualsiasi delle rivendicazioni precedenti, in cui un terminale di source di un ultimo transistore MOS di mirroring (T0) in detta pluralit? di transistori MOS di mirroring ordinati (M6, ..., M0) ? direttamente connesso a un terminale di source di un penultimo transistore MOS di mirroring (T1) in detta pluralit? di transistori MOS di mirroring ordinati (M6, ..., M0).
8. Circuito (20) secondo la rivendicazione 7, in cui detto ultimo transistore MOS di mirroring (T0) e detto penultimo transistore MOS di mirroring (T1) hanno i rispettivi terminali di bulk configurati per ricevere uno stesso segnale di compensazione (V00).
9. Circuito (20) secondo una qualsiasi delle rivendicazioni precedenti, in cui un terminale di drain di un ultimo transistore MOS di mirroring (T0) in detta pluralit? di transistori MOS di mirroring ordinati (M6, ..., M0) e un terminale di drain di un penultimo transistore MOS di mirroring (T1) in detta pluralit? di transistori MOS di mirroring ordinati (M6, ..., M0) sono costantemente accoppiati a detto secondo nodo di corrente (24).
10. Circuito (20) secondo una qualsiasi delle rivendicazioni precedenti, in cui i terminali di drain di detta pluralit? di transistori MOS di mirroring ordinati (M6, ..., M0) sono accoppiabili alternativamente a detto primo nodo di corrente (22) o a detto secondo nodo di corrente (24) tramite rispettivi interruttori attivabili in funzione di detti rispettivi segnali di controllo ordinati (C6, ..., C0,
11. Circuito (20) secondo una qualsiasi delle rivendicazioni precedenti, in cui detto transistore MOS connesso a diodo (N), detta pluralit? di transistori MOS di mirroring (M6, ..., M0) e detta pluralit? di transistori MOS di controllo di corrente (Q6, ..., Q0) comprendono transistori a canale n.
12. Circuito (20) secondo una qualsiasi delle rivendicazioni precedenti, comprendente un primo transistore MOS di uscita connesso a diodo (26) avente un terminale di drain connesso a detto primo nodo di corrente (22) e un terminale di source connesso a un nodo di tensione di alimentazione (VCC), e un secondo transistore MOS di uscita connesso a diodo (28) avente un terminale di drain connesso a detto secondo nodo di corrente (24) e un terminale di source connesso a detto nodo di tensione di alimentazione (VCC).