JP2013246627A - 基準電圧発生回路及び基準電圧発生方法 - Google Patents
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Abstract
【解決手段】本発明に係る基準電圧発生回路は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路で、少なくとも1個以上のディプレッション型MOSトランジスタ61(M1)と、流れる電流がディプレッション型MOSトランジスタ61(M1)に流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタ62(M2)とを備え、各MOSトランジスタ61,62が不揮発性記憶素子である。
【選択図】図6
Description
そこで、この種の問題を解決するために、種々の基準電圧発生回路が提案されている。例えば、特許文献1に記載のものは、発生する基準電圧のバラツキの無い安定した基準電圧発生回路を提供するもので、電源電圧とは無関係に一定電流を流す電流源を有するとともに、この電流源には不揮発性記憶素子が接続されており、この不揮発性記憶素子は、書込動作/消去動作の少なくとも一方の動作が可能で、かつ、その閾値電圧を基準電圧として発生するものであり、不揮発性記憶素子の書込動作又は消去動作に伴う閾値電圧の変化によって基準電圧を設定するようにしたものである。
不揮発性記憶素子7は、コントロールゲート及びフローティングゲートを持ちフローティングゲートへ電子を注入放出することで閾値制御が可能なものである。
ドレイン電圧制御回路Bは、不揮発性記憶素子7のドレインDの電圧を制御するものであって、ここではPチャネルトランジスタ8,12、Nチャネルトランジスタ9,10,11及びインバータ13,20で構成されている。
ソース電圧制御回路Jは、不揮発性記憶素子7のソースSの電圧を制御するものであって、ここではレベルシフタ25で構成されている。
図2は、図1の基準電圧発生回路の動作を説明するための図である。図2において、符号5は電流源の働きをするPチャネルトランジスタ、7は不揮発性記憶素子である。
図3は、従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた基準電圧発生回路の回路構成図で、特許文献2に記載されているものである。この基準電圧発生回路は、同一導電型で、かつ、導電係数を略等しくするディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタとをそれぞれ直列に接続し、ディプレッション型MOSトランジスタのゲート31とソース33とを接続し、エンハンスメント型MOSトランジスタのゲート32とドレイン33とを接続し、高電圧供給端子を、ディプレッション型MOSトランジスタのドレイン34に設け、低電圧供給端子を、エンハンスメント型MOSトランジスタのソース35に設け、出力端子36を両MOSトランジスタの接続点に設けたものである。
図4は、従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた他の基準電圧発生回路の回路構成図で、特許文献3に記載されているものである。この基準電圧発生回路は、同一導電型のディプレッション型MOSトランジスタ41と少なくとも1個のエンハンスメント型MOSトランジスタ42とをそれぞれ直列に接続し、第1の電圧供給端子43を、ディプレッション型MOSトランジスタ41のドレインDに設け、第2の電圧供給端子44を、エンハンスメント型MOSトランジスタ42のうちの一つのトランジスタのソースSに設け、ディプレッション型MOSトランジスタ41のゲートを第2の電圧供給端子44に接続し、エンハンスメント型MOSトランジスタ42のゲートGとドレインDをそれぞれ接続し、出力端子45をエンハンスメント型MOSトランジスタ42のゲートGとドレインDの接続点に設けたものである。
図5は、従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた更に他の基準電圧発生回路の回路構成図で、特許文献4に記載されているものである。この基準電圧発生回路において、ディプレッション型MOSFET53(Q3)は、そのゲートGとソースSが共通化されて定電流源として動作する。MOSFET53(Q3)のゲートGとソースSは、回路の接地電位等の低電圧側の電源線に接続される。このMOSFET53(Q3)のドレインDから得られる定電流Iは、Pチャンネル型MOSFET51(Q1)と52(Q2)からなる電流ミラー回路に供給される。すなわち、Pチャンネル型MOSFET51(Q1)は、そのゲートGとドレインDが共通化されてダイオード形態にされる。MOSFET52(Q2)は、MOSFET51(Q1)とゲートGとソースSが共通化されて、ドレインDからサイズ比に対応した電流αIを出力する。電流ミラー回路を構成MOSFET51(Q1)と52(Q2)のソースSは、特に制限されないが、高電圧側の電源線に接続される。
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記各MOSトランジスタの各端子を所望の電位に設定するスイッチ部を備えていることを特徴とする。
本発明の基準電圧発生回路は、不揮発性記憶素子がエンハンスメント型MOSトランジスタとディプレッション型MOSトランジスタの2状態にすることができることを利用して基準電圧を生成するものである。
図6(a),(b)は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図で、図6(a)は、ディプレッションMOSトランジスタとエンハンスメントMOSトランジスタを使った回路図で、図6(b)は、不揮発性記憶素子がエンハンスメント型MOSトランジスタとディプレッション型MOSトランジスタの2状態を示す図である。この基本回路は、図3に示したディプレッションMOSトランジスタとエンハンスメントMOSトランジスタを使った回路図と同じになる。
図7(a),(b)は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第1の調整方法を説明するための図である。
まず、上側の不揮発性記憶素子M1をディプレッション状態になるようにして、M1に流れる電流Irefが所望に値になるように調整する。その後、下側の不揮発性記憶素子M2をエンハンスメント状態になるようにして、VREFが所望の電圧となるように調整する(VREFをモニタしながら所望の電圧VREFが出力されるように調整する)。
不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるNMOSタイプの素子であり、それぞれの状態にするバイアス条件は、FNトンネリング(ファウラ−ノルドハイム トンネリング)を使用した場合、図9(a),(b)のようになる。このようなバイアス条件を印可すると経時的に状態が遷移する。
図10は、本発明に係る基準電圧発生回路の実際の回路例を示す構成図である。図10における基準電圧VREFを出力している状態でのスイッチ(SW)の状態は、以下のようになる。
SW2:VSS
SW3,SW4:OPEN
SW5,SW6,SW7,SW8:SHORT(接続)
SW9,SW10:任意(どちらでもOK、図10ではVSS)
この状態でM1がディプレッション状態、M2がエンハンスメント状態のとき、基準電圧VREFが生成される。つまり、本発明の基準電圧発生回路は、各MOSトランジスタの各端子を所望の電位に設定するスイッチ部を備えている。
<調整シーケンス(1)>
図11は、図10に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M2をエンハンスメント状態(閾値を所望の基準電圧VREFよりも大きく)にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VDD
SW2:VSS
SW3:OPEN
SW4:SHORT
SW5,SW6,SW7,SW8:OPEN
SW9:任意(図11ではVSS)
SW10:VPP
SW1:VDD
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5,SW6:OPEN
SW7,SW8:SHORT
SW9:任意(図12ではVSS)
SW10:任意(図12ではVSS)
図14は、図10に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態(M2はディプレッション状態となっている)を示す図である。
不揮発性記憶素子M2を一旦ディプレッション状態にすることで閾値を徐々に下げ、不揮発性記憶素子M2を所望のエンハンスメント状態(閾値を所望の基準電圧VREFと同じに)にすることで所望の基準電圧VREFが出力されるように調整する。図12のように、外部から調整用電流Irefを印可して、VREFをモニタして確認しながら実施する。VREFが所望の電圧より下がりすぎた場合は、<調整シーケンス(1)>に戻る。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VDD
SW2:VPP
SW3:OPEN
SW4:SHORT
SW5,SW6,SW7,SW8:OPEN
SW9:任意(図14ではVSS)
SW10:VSS
図16は、調整時間に対する基準電圧VREFの遷移状態を示す図である。上述した<調整シーケンス(1)>及び<調整シーケンス(2)>の基準電圧VREFの遷移状態を示している。これで外部から調整用電流Irefを使ったときのVREFの調整は終了する。
図17は、図10に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M1を一旦エンハンスメント状態にする。このとき所望のエンハンスメント状態にあるM2は接続しない。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS(任意でもよい)
SW3:SHORT
SW4:OPEN
SW5,SW6,SW7,SW8:OPEN
SW9:VPP
SW10:任意(図17ではVSS)
<調整シーケンス(4)>
図19は、図10に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M1を所望のディプレッション状態にすることで所望の基準電圧VREFが出力されるように調整する。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VPP
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW6,SW7,SW8:OPEN
SW9:VSS
SW10:任意(図19ではVSS)
SW1:VDD
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5,SW6:SHORT
SW7,SW8:SHORT
SW9:任意(図20ではVSS)
SW10:任意(図20ではVSS)
図21は、図19における書き込み時間に対するM1の閾値の関係を示す図である。図19の状態では、M1の閾値が図21のように経時的に変化して徐々に減少する。書き込み時間(消去時間)を調整することで、所望の基準電圧VREF値が出力されるように、M1の閾値Vthを調整する。これはM1に流れる電流が外部から印可した調整用電流Irefと同じ電流になるように調整しているここと同じである。
また、上述した図8(a),(b)に示した第2の調整方法による調整シーケンスは、以下に説明する<調整シーケンス(1)>乃至<調整シーケンス(4)>のとおりである。
図23は、図10に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子M1を一旦エンハンスメント状態にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW6,SW7,SW8:OPEN
SW9:VPP
SW10:任意(図23ではVSS)
<調整シーケンス(2)>
図25は、図10に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M1を所望のディプレッション状態にすることで所望の基準電流IREFが流れるように調整する。IREFをモニタして確認しながら実施する。IREFが所望の電流より大きくなった場合は、上述した<調整シーケンス(1)>に戻る。このディプレッション状態でのSWの状態は、以下のようになる。
SW1:VPP
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW6,SW7,SW8:OPEN
SW9:VSS
SW10:任意(図25ではVSS)
SW1:VDD
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5,SW6:SHORT
SW7,SW8:OEPN
SW9:任意(図26ではVSS)
SW10:任意(図26ではVSS)
図28は、調整時間に対する基準電流IREFの遷移状態を示す図である。上述した<調整シーケンス(1)>及び<調整シーケンス(2)>の基準電流IREFの遷移状態を示している。これでIREFの調整は終了する。
図29は、図10に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M2をエンハンスメント状態(閾値を基準電圧VREFよりも大きく)にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VDD
SW2:VSS
SW3:OPEN
SW4:SHORT
SW5,SW6,SW7,SW8:OPEN
SW9:任意(図29ではVSS)
SW10:VPP
SW1:VDD
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5,SW6:OPEN
SW7,SW8:SHORT
SW9:任意(図30ではVSS)
SW10:任意(図30ではVSS)
図32は、図10に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態(M2はディプレッション状態となっている)を示す図である。
不揮発性記憶素子M2を所望のエンハンスメント状態にすることで所望の基準電圧VREFが出力されるように調整する。(図20のように)所望のディプレッション状態にあるM1も接続し、VREFをモニタして確認しながら実施する。
VREFが所望の電圧より下がりすぎた場合は、上述した<調整シーケンス(3)>に戻る。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VDD
SW2:VPP
SW3:OPEN
SW4:SHORT
SW5,SW6,SW7,SW8:OPEN
SW9:任意(図32ではVSS)
SW10:VSS
図34は、調整時間に対する基準電圧VREFの遷移状態を示す図である。上述した<調整シーケンス(3)>及び<調整シーケンス(4)>の基準電圧VREFの遷移状態を示している。これでVREFの調整は終了する。
図35は、本発明に係る基準電圧発生方法を説明するためのフローチャートを示す図である。本発明の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧方法である。
少なくとも1個以上のディプレッション型MOSトランジスタと、流れる電流がディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、各MOSトランジスタが不揮発性記憶素子である。
少なくとも1個以上のディプレッション型MOSトランジスタと、流れる電流がディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、各MOSトランジスタが不揮発性記憶素子である。
生成される基準電圧VREFは、ディプレッションMOS及びエンハンスメントMOSを使用した回路と同じである。しかしながら、生成される基準電圧の調整は、不揮発性記憶素子により任意に調整することができる。また、同じ不揮発性記憶素子を使うため、プロセス的なばらつきも抑制できる。
また、本発明の例では、特許文献1に記載の回路構成を例としたが、特許文献3や特許文献4などの、少なくとも1個以上のディプレッション型MOSトランジスタと少なくとも1個以上のエンハンスメント型MOSトランジスタとを有し、一方のトランジスタに流れる電流と同じ電流または関連する電流が他方のトランジスタに流れる回路構成であれば、同様に不揮発性記憶素子を使った基準電圧発生回路を構成できることは明らかである。
2 一対のNチャネルトランジスタ
3 抵抗素子
4 定電流発生回路
5 Pチャネルトランジスタ
7 不揮発性記憶素子
8,12,15,16,21 Pチャネルトランジスタ
9,10,11,22 Nチャネルトランジスタ
13,17,20 インバータ
18,24,25 レベルシフタ
41 ディプレッション型MOSトランジスタ
42 エンハンスメント型MOSトランジスタ
43 第1の電圧供給端子
44 第2の電圧供給端子
45 出力端子
51(Q1),52(Q2) Pチャンネル型MOSFET
53(Q3) ディプレッション型MOSFET
54(Q4),53(Q3) MOSFET
61(M1) ディプレッション型MOSトランジスタ
62(M2) エンハンスメント型MOSトランジスタ
A 定電流発生回路
B ドレイン電圧制御回路
C ゲート電圧制御回路
J ソース電圧制御回路
K ゲート電圧低圧素子
Claims (5)
- 各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路において、
少なくとも1個以上のディプレッション型MOSトランジスタと、流れる電流が前記ディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、前記各MOSトランジスタが、不揮発性記憶素子であることを特徴とする基準電圧発生回路。 - 前記ディプレッション型MOSトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記エンハンスメント型MOSトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする請求項1に記載の基準電圧発生回路。
- 前記各MOSトランジスタの各端子を所望の電位に設定するスイッチ部を備えていることを特徴とする請求項1又は2に記載の基準電圧発生回路。
- 各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法において、
少なくとも1個以上のディプレッション型MOSトランジスタと、流れる電流が前記ディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、前記各MOSトランジスタが不揮発性記憶素子であり、
まず、前記複数の不揮発性記憶素子の各々に流れる電流が、互いに同じ又は関連する電流である前記複数の不揮発性記憶素子のうち少なくとも1個に対してエンハンスメント状態にするステップと、
次に、前記複数の不揮発性記憶素子のうち少なくとも1個に対してディプレッション状態にするステップと、
次に、前記基準電圧を発生するステップと
を有することを特徴とする基準電圧発生方法。 - 各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法において、
少なくとも1個以上のディプレッション型MOSトランジスタと、流れる電流が前記ディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、前記各MOSトランジスタが不揮発性記憶素子であり、
まず、前記複数の不揮発性記憶素子の各々に流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも1個に対して書き込み動作を行うステップと、
次に、前記複数の不揮発性記憶素子のうち少なくとも1個に対して消去動作を行うステップと、
次に、前記基準電圧を発生するステップと
を有することを特徴とする基準電圧発生方法。
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