KR100911149B1

KR100911149B1 - 기준전압 발생 장치 및 방법, 그리고 그것을 포함하는집적회로 장치

Info

Publication number: KR100911149B1
Application number: KR1020070083379A
Authority: KR
Inventors: 이동석; 노정진
Original assignee: 한국전자통신연구원; 한양대학교 산학협력단
Priority date: 2007-08-20
Filing date: 2007-08-20
Publication date: 2009-08-07
Also published as: KR20090019154A

Abstract

여기에 개시된 기준전압 발생회로는, 일정 레벨의 바이어스 전류를 발생하는 바이어스 회로, 그리고 상기 바이어스 전류에 응답해서 온도가 증가할수록 증가하는 제 1 전압과 상기 온도가 증가할수록 감소하는 제 2 전압을 발생하고, 상기 제 1 및 제 2 전압들의 합에 해당되는 기준전압을 발생하는 기준전압 발생부를 포함한다. 본 발명에 따른 기준전압 발생회로는 기준전압을 발생함에 있어서 차동 증폭회로를 사용하지 않기 때문에, 회로의 사이즈가 현저히 감소 된다.

reference voltage, 기준 전압, 기준 전류

Description

기준전압 발생 장치 및 방법, 그리고 그것을 포함하는 집적회로 장치{APPARATUS AND METHOD FOR GENERATING REFERENCE VOLTAGE, AND INTEGRATED CIRCUIT INCLUDING THE SAME}

본 발명은 기준전압 발생회로에 관한 것으로, 좀 더 구체적으로는 외부의 변화에 영향을 받지 않고 일정한 전압을 발생하는 기준전압 발생 장치 및 방법, 그리고 그것을 포함하는 집적회로 장치에 관한 것이다.

집적회로 장치는 고집적, 고성능 및 저전력화를 추구하고 있다. 집적회로 장치가 고집적화됨에 따라 칩 내에 구성되는 트랜지스터 등의 소자의 크기는 점점 작아지고 있다. 이에 따라, 작아진 소자들에 대해 안정성 및 고 신뢰성을 보장하기 위한 방법들이 개발되고 있다. 그 방법들 중의 하나가 집적회로 장치 내에 기준전압 발생회로를 내장하는 것이다.

기준전압 발생회로는 외부 변화에 영향을 받지 않고 일정한 레벨의 전압을 는 발생하는 회로이다. 여기서 외부 변화란 온도, 공정, 공급전압(supply voltage) 등의 변화를 말한다. 기준전압 발생 회로로부터 발생된 기준전압은 소정의 저항비로 분압 되어 집적 회로 내부에서 필요로 하는 다양한 레벨의 내부 전압들로 사용 될 수 있다. 그리고, 상기 기준 전압은 소정의 저항 양단에 가해져 기준 전류를 생성하는데 사용될 수도 있다. 이와 같이, 외부 변화에 영향을 받지 않는 기준 전압 하나만 만들면, 집적회로 내부에서 필요로 하는 다양한 레벨의 전압, 전류를 만들어 낼 수 있다. 그러므로, 정확하고 안정된 레벨의 기준전압을 만드는 것은, 소자들에 대해 안정성 및 고 신뢰성을 보장하는데 매우 중요하다.

기준전압 발생회로에 대한 예시적인 구성은, 2000년, Behzad Razavi에 의해 McGraw-Hill에서 출판된 "Design of Analog CMOS Integrated Circuits"의 384-390 쪽과, 1995년 7월 18일, Furutani에 의해 취득된 미국특허 5,434,533호, "REFERENCE VOLTAGE GENERATING CIRCUIT TEMPERATURE-COMPENSATED WITHOUT ADDITION OF MANUFACTURING STEP AND SEMICONDUCTOR DEVICE USING THE SAME" 등에 게재되어 있다.

현재 사용되고 있는 기준전압 발생회로들은 외부의 변화(특히, 온도의 변화)로 인한 전압 변화분을 보상하는데 차동 증폭기(differential amplifier)를 주로 사용한다. 이 분야의 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이, 차동 증폭기는 복수의 트랜지스터들로 구성된다. 실제 회로를 구현함에 있어서, 차동 증폭기의 차동 입력단(Vx, Vy)을 구성하는 트랜지스터들은, 레이아웃 상에서 완전히 동일하게 구성될 수 없다. 그 결과, 차동 증폭기의 입력 오프셋으로 인한 오차가 발생하게 된다. 이와 같은 오프셋 문제를 방지하기 위해, 기준전압 발생회로들은 바이폴라 트랜지스터의 개수를 증가시킨다. 그리고, 증가된 바이폴라 트랜지스터들에 의해 비롯되는 전류의 증가를 방지하기 위해 저항의 사이즈를 증가시킨다. 하지만 이와 같은 구성은, 회로의 사이즈를 증가시키는 원인이 된다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 회로의 사이즈를 최소화하면서도 차동 증폭기의 오프셋 문제를 해결할 수 있는 기준전압 발생 장치 및 방법, 그리고 그것을 포함하는 집적회로 장치를 제공하는 데 있다.

본 발명의 다른 목적은, 온도의 변화와 같은 외부 조건의 변화에 영향을 받지 않고 안정된 레벨의 전압을 발생할 수 있는 기준전압 발생 장치 및 방법, 그리고 그것을 포함하는 집적회로 장치를 제공하는 데 있다.

상기의 과제를 이루기 위하여 본 발명에 의한 기준전압 발생회로는, 일정 레벨의 바이어스 전류를 발생하는 바이어스 회로; 그리고 상기 바이어스 전류에 응답해서 온도가 증가할수록 증가하는 제 1 전압과 상기 온도가 증가할수록 감소하는 제 2 전압을 발생하고, 상기 제 1 및 제 2 전압들의 합에 해당되는 기준전압을 발생하는 기준전압 발생부를 포함하는 것을 특징으로 한다.

예시적인 실시예에 있어서, 본 발명에 의한 집적회로 장치는, 기준전압 발생회로; 그리고 상기 기준전압에 의해 구동되는 복수의 기능 블록들을 포함하며, 상기 기준전압 발생회로는 전원전압에 응답해서 초기전류를 발생하는 초기전류 발생부; 상기 초기전류에 응답해서, 일정 레벨의 바이어스 전류를 발생하는 바이어스 전류 발생부; 상기 바이어스 전류를 복사하는 바이어스 전류 공급부; 그리고 상기 복사된 바이어스 전류에 응답해서 온도가 증가할수록 증가하는 제 1 전압과 상기 온도가 증가할수록 감소하는 제 2 전압을 발생하고, 상기 제 1 및 제 2 전압들의 합에 해당되는 기준전압을 발생하는 기준전압 발생부를 포함하는 것을 특징으로 한다.

예시적인 실시예에 있어서, 본 발명에 의한 기준전압 발생 방법은, 전원전압에 응답해서 초기전류를 발생하는 단계; 상기 초기전류에 응답해서, 일정 레벨의 바이어스 전류를 발생하는 단계; 상기 바이어스 전류를 복사하는 단계; 그리고 상기 복사된 바이어스 전류에 응답해서 온도가 증가할수록 증가하는 제 1 전압과 상기 온도가 증가할수록 감소하는 제 2 전압을 발생하고, 상기 제 1 및 제 2 전압들의 합에 해당되는 전압을 기준전압으로서 발생하는 단계를 포함하는 것을 특징으로 한다.

이상과 같은 본 발명에 의하면, 기준전압 발생회로의 사이즈가 최소화될 수 으며, 온도의 변화와 같은 외부 조건의 변화에 영향을 받지 않고 안정된 레벨의 전압을 발생할 수 있게 된다.

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명의 신규한 기준전압 발생회로는 온도에 따라 변화가 큰 저항 1개와 바이폴라 트랜지스터 1개를 사용하여 기준전압을 발생한다. 바이폴라 트랜지스터의 에미터-베이스 전압(Veb)은 온도가 증가할수록 감소하는 특징을 갖는 반면, 저항의 양간 간의 전압(Vr)은 온도가 증가할수록 증가하는 특징을 갖는다. 온도에 따라 서로 상반되는 특성을 갖는 두 전압들(Veb, Vr)을 더해줌에 의해, 온도 등의 외부의 변화에 영향을 받지 않는 일정 레벨의 기준전압(Vref)을 발생하게 된다. 특히, 본 발명에 따른 기준전압 발생회로는 일정 레벨의 기준전압을 발생함에 있어서 차동 증폭회로를 사용하지 않기 때문에, 회로의 사이즈가 현저히 감소되는 특징을 갖는다.

도 1은 본 발명의 실시예에 따른 기준전압 발생회로(100)의 구성을 보여주는 회로도이다.

도 1을 참조하면, 기준전압 발생회로(100)는 초기전류 발생부(10), 바이어스 전류 발생부(30), 바이어스 전류 공급부(50), 그리고 기준전압 발생부(70)를 포함한다. 초기전류 발생부(10), 바이어스 전류 발생부(30), 그리고 바이어스 전류 공급부(50)는 바이어스 전류(I_B)를 발생하는 바이어스 회로를 구성할 수 있다. 상기 바이어스 회로는 동일 칩(또는 동일 기판) 내에 구성될 수도 있고, 각각의 기능 블록마다 서로 다른 칩(또는 서로 다른 기판)으로 구성될 수도 있다.

초기전류 발생부(10)는 전원 전압(VCC)에 응답해서 초기전류(start-up current; Ii)를 소정의 시간 동안 바이어스 전류 발생부(30)로 공급한다. 바이어스 전류 발생부(30)는 초기전류 발생부(10)로부터 발생된 초기전류(Ii)에 응답해서, 일정 레벨의 바이어스 전류(I_B)를 발생한다. 바이어스 전류 발생부(30)에서 발생된 바이어스 전류(I_B)는 커런트 미러를 통해 바이어스 전류 공급부(50)로 복사된다. 전류 공급부(50)는 복사된 바이어스 전류(I_B)를 기준전압 발생부(70)로 제공한다. 기준전압 발생부(70)는 바이어스 전류 공급부(50)로부터 제공된 바이어스 전류(I_B)에 응답해서 온도 변화에 따른 전압 변화분을 상쇄시키고, 일정한 레벨의 기준전압(Vref)을 발생한다. 본 발명의 기준전압 발생회로(100)를 구성하는 각 블록들의 상세 구성 및 동작을 살펴보면 다음과 같다.

초기전류 발생부(10)는 2 개의 N 타입 MOS 트랜지스터들(M11, M12)과, 2 개의 저항들(R4, R5)(이하, 제 4 및 제 5 저항이라 칭함)로 구성될 수 있다. 전원전압(VCC)과 접지(GND) 사이에는 제 4 및 제 5 저항(R4, R5)과 1개의 트랜지스터(M11)가 직렬로 연결된다. 제 4 및 제 5 저항(R4, R5) 사이에는 제 1 노드(N1)가, 저항(R5)와 MOS 트랜지스터(M11) 사이에는 제 2 노드(N2)가 각각 형성된다. 트랜지스터(M11)의 게이트 단자는 제 1 노드(N1)에 접속된다. 트랜지스터(M12)의 게이트 단자는 제 2 노드(N2)에 접속된다. 그리고, 트랜지스터(M12)의 전류 통로는 바이어스 전류 발생부(30)에 구비된 제 3 노드(N3)와 접지(GND) 사이에 연결된다.

초기 동작시, 전원전압(VCC)이 0V 부터 순차적으로 올라가게 되면, 제 1 및 제 2 노드(N1, N2)의 전압 또한 0V 부터 순차적으로 올라가게 된다. 올라간 제 2 노드(N2)의 전압에 의해서 트랜지스터(M12)가 먼저 턴 온 되고 트랜지스터(M11)은 턴 오프 상태에 있게 된다. 트랜지스터(M12)가 먼저 턴 온 됨에 따라, 제 3 노드(N3)와 접지(GND) 사이에는 초기전류(Ii)가 흐르게 된다. 바이어스 전류 발생 부(30)는 초기전류 발생부(10)로부터 발생된 초기전류(Ii)에 응답해서 바이어스 전류(I_B)를 발생한다. 계속해서, 전원전압(VCC)의 레벨이 더 올라가게 되면 트랜지스터(M11)는 턴 오프 상태에서 턴 온 상태로 변환된다. 트랜지스터(M11)가 턴 온 됨에 따라, 트랜지스터(M12)의 게이트 단자로 인가되는 전압이 접지 레벨로 떨어지게 되어, 트랜지스터(M12)는 턴 온 상태에서 턴 오프 상태로 전환된다. 그리고, 트랜지스터(M12)는 턴 오프 상태를 지속적으로 유지한다. 즉, 트랜지스터(M12)는 초기 동작시 바이어스 전류 발생부(30)로 초기전류(Ii)만 공급하고 턴 오프 된다. 바이어스 전류 발생부(30)로 초기전류(Ii)가 공급되는 초기 동작 구간을 제외하면, 트랜지스터(M11)는 지속적으로 턴 온 상태를 유지한다. 그러므로, 이때 발생 될 수 있는 누설전류를 방지하기 위해, 제 4 및 제 5 저항(R4, R5)은 각각 큰 값으로 설정된다.

바이어스 전류 발생부(30)는 캐스코드(cascode) 형태의 셀프 바이어스(Self-Biase) 회로로 구성된다. 바이어스 전류 발생부(30)는 커런트 미러를 형성하는 복수 개의 P 타입 트랜지스터들(M1-M4)과 복수 개의 N 타입 트랜지스터들(M5-M8), 그리고 상기 트랜지스터들(M1-M8)로 흐르는 전류량을 조절하는 복수 개의 저항들(R1-R3)(이하, 제 1 내지 제 3 저항으로 칭함)을 포함한다. 바이어스 전류 발생부(30)에 포함된 트랜지스터들(M1-M8)은 회로 내에서 동일 기능을 수행하는 트랜지스터들이 각각 쌍을 이루는 캐스코드 회로의 구조를 갖는다. 예를 들면, 트랜지스터(M1)와 트랜지스터(M2)가 쌍을 이루고(이하 제 1 트랜지스터 쌍이라 칭함), 트랜지스 터(M3)과 트랜지스터(M4)가 쌍을 이룬다(이하 제 2 트랜지스터 쌍이라 칭함). 그리고, 트랜지스터(M5)와 트랜지스터(M6)이 쌍을 이루고(이하 제 3 트랜지스터 쌍이라 칭함), 트랜지스터(M7)과 트랜지스터(M8)이 쌍을 이룬다(이하 제 4 트랜지스터 쌍이라 칭함).

제 1 저항(R1), 제 1 트랜지스터 쌍(M1, M2), 제 2 저항(R2), 그리고 제 3 트랜지스터 쌍(M5, M6)은 전원 전압(VCC)과 접지(GND) 사이에 직렬로 연결되어, 제 1 전류 통로를 형성한다. 제 2 트랜지스터 쌍(M3, M4), 제 3 저항(R3), 그리고 제 4 트랜지스터 쌍(M7, M8)은 전원 전압(VCC)과 접지(GND) 사이에 직렬로 연결어, 제 2 전류 통로를 형성한다. 제 1 트랜지스터 쌍(M1, M2)은 제 2 트랜지스터 쌍(M3, M4)과 커런트 미러를 형성하고, 제 3 트랜지스터 쌍(M5, M6)은 제 4 트랜지스터 쌍(M7, M8)과 각각 커런트 미러를 형성한다. 트랜지스터(M1)와 트랜지스터(M2) 사이에는 제 3 노드(N3)가 형성되며, 제 3 노드(N3)를 통해 초기전류 발생부(10)로부터 초기전류(Ii)가 제공된다.

초기 동작시 초기전류 발생부(10)로부터 초기전류(Ii)가 제공되면, 먼저 제 2 전류 통로의 제 2 트랜지스터 쌍(M3, M4)을 통해 바이어스 전류(I_B)가 흐르기 시작한다. 바이어스 전류(I_B)는 커런트 미러를 통해 제 1 트랜지스터 쌍(M1, M2)으로 복사된다. 이와 동시에 상기 바이어스 전류(I_B)는 바이어스 전류 공급부(50)로도 복사된다. 아래에서 상세히 설명하겠지만, 바이어스 전류 공급부(50)를 구성하는 트랜지스터들(M9, M10)은, 제 2 트랜지스터 쌍(M3, M4)과 커런트 미러를 형성한다.

제 1 트랜지스터 쌍(M1, M2)으로 복사된 전류(I_R)는 제 3 트랜지스터 쌍(M5, M6)을 통해 흐르게 된다. 그리고, 제 3 트랜지스터 쌍(M5, M6)을 통해 흐르는 전류(I_R)는 커런트 미러를 통해 제 4 트랜지스터 쌍(M7, M8)으로 복사된다. 도 1에 도시된 바와 같이, 제 4 트랜지스터 쌍(M7, M8)의 전류 통로는 제 2 트랜지스터 쌍(M3, M4)의 전류 통로와 직렬로 연결된다. 즉, 제 4 트랜지스터 쌍(M7, M8)에 흐르는 전류는 제 2 트랜지스터 쌍(M3, M4)에 흐르는 전류와 결과적으로 같게 된다. 이 경우, 제 2 트랜지스터 쌍(M3, M4)에 흐르는 전류는 커런트 미러를 통해 다시 제 1 트랜지스터 쌍(M1, M2)과 바이어스 전류 공급부(50)로 재복사된다. 재복사된 바이어스 전류(I_B)는 일정한 값을 가지게 된다. 이 경우, 바이어스 전류(I_B)의 크기는 제 1 저항(R1)에 의해 조절된다. 그러므로, 본 발명에서는 온도에 따른 변화가 적은 하이 폴리 저항(High Poly resistor)를 이용하여 제 1 저항(R1)이 구성된다. 예시적인 실시예에 있어서, 제 1 저항(R1)은 △T의 계수(즉, tc1)가 334.77×

/C의 값을 가지는 30kΩ의 저항으로 구성될 수 있다.

바이어스 전류 발생부(30)를 구성하는 트랜지스터들의 커런트 미러의 구성을 살펴보면, 트랜지스터(예를 들면, M6)의 게이트와 드레인은 서로 공통으로 연결되어 있으며, [수학식 1]의 조건을 만족시키면서 포화(saturation) 영역에서 동작 된다.

Vds > Vgs - Vth

여기서, Vds는 트랜지스터(예를 들면, M6)의 드레인과 소오스간 전압 차이(이하, 드레인-소오스 전압이라 칭함)를 의미하고, Vgs는 트랜지스터의 게이트와 소오스간 전압 차이(이하, 게이트-소오스 전압이라 칭함)를 각각 의미한다. 그리고, Vth는 트랜지스터의 드레솔드(threshold) 전압을 의미한다. 이때, 각 트랜지스터를 흐르는 전류의 양은 [수학식 2]와 같다.

여기서, μ_n은 전하 운반자(carrier)의 이동도를 의미하고, Cox는 MOS 트랜지스터의 게이트 옥사이드(gate oxide)의 단위 면적 당 커패시턴스(capacitance)를 의미한다. λ는 채널 길이 모듈레이션(channel length modulation) 계수로서, 드레인-소오스 전압(Vds)의 변화에 대한 길이(length)의 상대적인 변화율을 의미한다. 그리고, W는 채널의 너비(width)를 의미하고, L은 채널의 길이(length)를 각각 의미한다. W/L과 게이트-소오스 전압(Vgs)을 같게 해 준 다음, 드레인-소오스 전압(Vds)을 같게 해 주기 위해서는, 도 1에 도시된 바와 같이 트랜지스터들을 캐스코드 형태로 쌍을 지우는 것이 바람직하다. 캐스코드 형태로 트랜지스터들을 쌍을 지우게 되면, 결국 커런트 미러에서 마주보는 트랜지스터들(예를 들면, M6, M8)의 드레인 전압이 변화하지 않게 된다.

이 외에도, 본 발명에 따른 기준전압 발생회로(100)는 캐스코드 형태의 트랜 지스터 쌍에 요구되는 최소 전압의 크기(즉, 캐스코드 형태의 커런트 미러회로를 동작시키기 위한 최소 전압의 크기)를 줄이기 위해, 제 1 전류 통로에는 제 2 저항(R2)을 그리고 제 2 전류 통로에는 제 3 저항(R3)을 각각 연결한다. 만일, 제 2 및 제 3 저항(R2, R3)이 회로에 구비되지 않을 경우, 캐스코드 형태로 연결된 트랜지스터 쌍(예를 들면 M7, M8)을 동작시키기 위한 최소 전압은 2Vgs-Vth로 상당히 큰 값을 가지게 될 것이다. 이와 같은 문제를 방지하기 위해, 본 발명에서는 제 2 및 제 3 저항(R2, R3)을 이용하여 상기 트랜지스터 쌍들을 동작시키는데 요구되는 최소 전압을 2Vgs-2Vth로 작게 조절한다.

제 2 저항(R2)에서 일어나는 전압강하(V_r2)를 수학식으로 나타내면 다음과 같다.

Vr2 = Vds8 + Vgs7 - Vgs8

여기서, Vds8는 트랜지스터(M8)의 드레인-소오스 전압을 의미하고, Vgs7는 트랜지스터(M7)의 게이트-소오스 전압을 의미한다. 그리고 Vgs8는 트랜지스터(M8)의 게이트-소오스 전압을 의미한다. 트랜지스터(M7, M8)의 게이트-소오스 전압들(Vgs7, Vgs8)은 이미 소정의 값으로 정해져 있다. 그러므로, [수학식 3]에서 제 2 저항(R2)에서 일어나는 전압강하(Vr2)의 크기와 트랜지스터(M8)의 드레인-소오스 전압(Vds8)은 온도가 증가함에 따라 증가하게 된다. 따라서, 트랜지스터(M8)의 드레인-소오스 전압(Vds8)이 작아지게 하기 위해서는 제 2 저항(R2)에서 일어나는 전 압강하(Vr2)의 크기를 작게 조절하면 된다. 이와 같은 전압 조절 방법은 제 2 저항(R2)에서 뿐만 아니라 제 3 저항(R3)에서도 마찬가지로 수행된다.

계속해서, 바이어스 전류 공급부(50)와 기준전압 발생부(70)의 구성에 대해 살펴보면 다음과 같다.

바이어스 전류 공급부(50)는 전원 전압(VCC)과 출력 단자 사이에 직렬로 연결된 2 개의 P 타입 MOS 트랜지스터(M9, M10)를 포함한다. 상기 두 MOS 트랜지스터들(M9, M10)은 캐스코드 형태로 쌍을 이룬다. 그리고, 두 MOS 트랜지스터들(M9, M10)은 바이어스 전류 발생부(30)에 구비된 제 2 트랜지스터 쌍(M3, M4)과 커런트 미러를 형성한다. 따라서, 제 2 트랜지스터 쌍(M3, M4)을 통해 흐르는 바이어스 전류(I_B)는 바이어스 전류 공급부(50)로 복사되어, 상기 트랜지스터들(M9, M10)의 전류 통로를 통해 흐르게 된다. 상기 바이어스 전류(I_B)는 기준전압 발생부(70)로 제공된다.

기준전압 발생부(70)는 출력 단자와 접지(GND) 사이에 직렬로 연결된 1개의 저항(R6)과, 1개의 바이폴라 트랜지스터(Q1)를 포함한다. 도 1에는 pnp형 바이폴라 트랜지스터(Q1)가 예시적으로 사용되었다. 바이폴라 트랜지스터(Q1)의 베이스 단자는 콜렉터 단자와 접속되며, 바이폴라 트랜지스터(Q1)의 에미터 단자는 저항(R6)과 접속된다. 저항(R6)은 온도의 변화에 따라 저항 값의 변화가 큰 N+ 디퓨젼 저항(N+ diffusion resistor)으로 구성될 수 있다.

기준전압 발생부(70)는 바이어스 전류 공급부(50)로부터 제공된 바이어스 전 류(I_B)에 응답해서, 일정한 레벨의 기준전압(Vref)을 발생한다. 기준전압(Vref)은 [수학식 4]와 같이 정의된다.

Vref = Vr + Veb

여기서, Vr은 저항(R6) 양단에 걸리는 전압(즉 저항(R6) 양단의 전압 강하)을 의미하고, Veb는 바이폴라 트랜지스터(Q1)의 에미터와 베이스 간 전압 차이(이하 에미터-베이스 전압이라 칭함)를 의미한다. 도 1에서, 바이폴라 트랜지스터(Q1)의 베이스 단자와 콜렉터 단자는 공통으로 접속되어 있다. 그러므로, 바이폴라 트랜지스터(Q1)의 에미터-베이스 전압(Veb)은, 바이폴라 트랜지스터(Q1)의 에미터와 콜렉터 간 전압 차이와 실질적으로 동일하다.

바이폴라 트랜지스터(Q1)의 에미터-베이스 전압(Veb)은 온도가 증가할수록 감소하는 특징을 갖는다. 반대로, 저항(R6)의 양단에 걸리는 전압(Vr)은 온도가 증가할수록 증가하는 특징을 갖는다. 이처럼 온도의 변화에 대해 서로 상반되는 특징을 가지는 두 전압(Veb, Vr)을 더하게 되면, 온도에 대한 전압의 감소분과 증가분이 서로 상쇄된다. 따라서, 온도의 변화에 영향을 받지 않는 일정한 레벨의 기준전압(Vref)을 얻을 수 있게 된다. 바이폴라 트랜지스터(Q1)의 에미터-베이스 전압(Veb)의 온도가 증가함에 따라 선형적(linear)으로 감소하는 특징이 있다. 따라서, 일정한 레벨의 기준전압(Vref)을 발생하기 위해서는 저항(R6)의 양단에 걸리는 전압(Vr)이 온도가 증가함에 따라 선형적으로 증가하여야만 한다. 저항(R6)의 양단 에 걸리는 전압(Vr)은 Vr = R6 × I_B 이므로, 상기 전압(Vr)이 온도에 따라 선형적으로 증가하기 위해서는 바이어스 전류(I_B)와 저항(R6)의 값이 조절되어야 한다.

온도에 따른 저항(R6) 값의 변화량(R(T))을 수학식으로 나타내면 다음과 같다.

R(T) = R×(1.0 + tc1×△T + tc2×△T² )

여기서, R은 저항(R6)의 표면 저항(sheet resistance) 값을 의미한다. tc1은 △T의 계수이고, tc2는 △T² 의 계수이다. 저항(R6)의 값이 온도에 따라 선형적으로 증가하기 위해서는, tc1이 큰 값을 가져야 하고, tc2가 작은 값을 가져야 한다. 만일 바이어스 전류(I_B)가 커지게 되면, 바이폴라 트랜지스터(Q1)의 에미터-베이스 전압(Veb)은 작아지고, 저항(R6)의 양단에 걸리는 전압(Vr)이 커지게 된다. 따라서, 일정한 레벨의 기준전압(Vref)을 발생하기 위해서는 저항(R6) 값은 물론 바이어스 전류(I_B)의 크기 또한 적절히 조절되어야 한다.

도 2는 도 1에 도시된 기준전압 발생부(70)에서 발생되는 바이폴라 트랜지스터(Q1)의 에미터-베이스 전압(Veb)과, 저항(R6)의 양단에 걸리는 전압(Vr)의 발생 예를 보여주는 도면이다. 그리고, 도 3은 도 2에 도시된 에미터-베이스 전압(Veb)과, 저항(R6) 양단의 전압(Vr)을 이용하여 기준전압 발생부(70)에서 발생되는 기준전압(Vref)의 발생 예를 보여주는 도면이다. 도 3에 도시된 기준전압(Vref)은, 도 2에 도시된 두 전압들(Veb, Vr)을 더한 값에 해당된다([수학식 4] 참조). 도 2 및 도 3에 도시된 도면은, CMOS 0.35um공정 파라미터를 사용하여 컴퓨터 시뮬레이션(HSPICE)를 통해 검증된 것이다.

상기 시뮬레이션을 수행함에 있어서, 바이어스 전류 발생부(30)의 제 1 저항(R1)은 바이어스 전류(I_B)를 조절하는데 사용되므로, 온도에 따라 변화가 적은 30kΩ의 하이 폴리 저항을 사용하였다. 제 1 저항(R1)의 △T의 계수 tc1은 334.77×

/C의 값을 가진다. 본 발명의 구성에 따르면, 기준전압 발생부(70)에는 차동 증폭회로가 사용되지 않고, 1 개의 바이폴라 트랜지스터(Q1)와 1개의 저항(R6)이 사용된다. 기준전압 발생부(70)에 구비된 저항(R6)은 온도에 따라 변화가 큰 310KΩ의　N+ 디퓨젼 저항(N+ Diffusion resistor)으로 구성된다. 저항(R6)의 △T의 계수 tc1은 1708.7×

/C의 값을 가진다.

도 2를 참조하면, 온도가 증가함에 따라 바이폴라 트랜지스터(Q1)의 에미터-베이스 전압(Veb)이 선형적으로 감소하고, 저항(R6)의 양단에 걸리는 전압(Vr)이 선형적으로 증가함을 알 수 있다. 그리고, 상기 두 전압들(Veb, Vr)은 전압 변동의 방향이 반대일 뿐, 전압의 증가/감소분은 거의 동일한 비율을 가짐을 알 수 있다. 이와 같이 서로 상반되는 전압의 증가/감소분은 온도에 따른 전압의 변동을 서로 상쇄시켜 준다. 그 결과, 도 3에 도시된 바와 같이 일정한 레벨의 기준전압(Vref)이 발생될 수 있게 된다. 본 발명에서 발생되는 기준전압(Vref)은 도 2에 도시된 두 전압들(Veb, Vr)의 합으로 정의된다.

도 2 및 도 3에 도시된 시뮬레이션 결과는 25℃의 온도에서 2.3uA의 바이어스 전류(I_B)를 사용하여 도출된 것으로, 1.287V의 기준전압(Vref)이 발생되었다. 본 발명에서는 온도가 -20~125℃ 변할 때 기준전압(Vref)에는 1.261V~1.291V의 30mV의 변화가 존재한다. 하지만, 이와 같은 전압 변동은 집적회로 장치의 스펙에서 요구하는 기준전압 발생회로의 전압 변동 범위를 만족시키는 것으로, 도 3과 같이 큰 스케일의 전압 레인지로 표시하면 기준전압(Vref)에는 사실상 전압 변동이 거의 발생하지 않음을 알 수 있다.

앞에서 설명한 바와 같이, 본 발명에 따른 기준전압 발생회로(100)는 온도에 따라 변화가 큰 저항 1개와 바이폴라 트랜지스터 1개를 사용하여 기준전압(Vref)을 발생하는 구성을 갖는다. 바이폴라 트랜지스터의 에미터-베이스 전압(Veb)은 온도가 증가할수록 감소하는 특징을 가지는 반면, 저항의 양간간의 전압(Vr)은 온도가 증가할수록 증가하는 특징을 가진다. 온도에 따라 서로 상반되는 특성을 가지는 두 전압들(Veb, Vr)을 더함으로써, 온도 등과 같은 외부의 변화에 영향을 받지 않는 일정 레벨의 기준전압(Vref)을 발생하게 된다. 특히, 본 발명에 따른 기준전압 발생회로는 일정 레벨의 기준전압을 발생함에 있어서 차동 증폭회로를 사용하지 않기 때문에, 회로의 사이즈가 현저히 감소되는 특징을 갖는다.

도 4는 도 1에 도시된 기준전압 발생회로(100)를 포함하는 집적회로 장치의 구성과, 상기 집적회로 장치를 포함하는 집적회로 시스템의 구성을 예시적으로 보여주는 도면이다. 도 4에서는 본 발명의 집적회로 장치의 구성 예로 반도체 메모리 장치(200)와, 이를 포함하는 메모리 시스템(500)이 예시적으로 도시되어 있다. 그러나, 이는 본 발명이 적용되는 일 예에 불과할 뿐, 본 발명의 기준전압 발생회로(100)는 반도체 메모리 장치(200) 뿐만 아니라 다양한 형태의 집적회로 장치들에 적용될 수 있다.

도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치(200)는 온도 등과 같은 외부 변화에 영향을 받지 않고 일정한 레벨의 기준전압(Vref)을 발생하는 기준전압 발생회로(100)를 포함한다. 도 4에 도시된 기준전압 발생회로(100)는 도 1에 도시된 것과 실질적으로 동일하다. 그러므로, 기준전압 발생회로(100)의 구성에 대한 설명은 이하 생략될 것이다. 기준전압 발생회로(100)로부터 발생된 일정 레벨의 기준전압(Vref)은, 비록 도면에는 도시되어 있지 않지만 반도체 메모리 장치(200) 내부에 구비된 분압 회로 또는 레벨 쉬프터 등의 회로를 통해 다양한 레벨의 내부 전압들을 발생하는데 사용될 것이다. 이렇게 발생된 내부 전압들은 반도체 메모리 장치(200)에 구비된 복수의 기능블록들을 구동하여, 상기 메모리 장치(200)의 프로그램, 소거, 독출 등의 동작에 사용될 것이다. 본 발명에 따른 기준전압 발생회로(100)는 적은 칩 사이즈를 가지기 때문에, 이를 포함하는 반도체 메모리 장치(200)의 사이즈 또한 종래에 비해 줄어들게 될 것이다. 또한, 본 발명에 따른 기준전압 발생회로(100)로부터 발생되는 일정한 레벨의 기준전압(Vref)은, 반도체 메모리 장치(200)의 안정된 동작을 보장할 것이다.

도 4에 도시된 반도체 메모리 장치(200)는 다양한 종류의 메모리 장치들로 구현 가능하다. 예를 들면, 반도체 메모리 장치(200)는 외부 전원 공급이 끊기면 저장된 내용이 사라지는 휘발성 메모리 장치(volatile semiconductor memory device)로 구성될 수도 있다. 휘발성 메모리 장치로는 RAM(random-access memory), DRAM(dynamic random-access memory) 등이 있다. 그리고, 상기 반도체 메모리 장치(200)는 외부 전원 공급이 중단되더라도 그 내용을 보존하는 불 휘발성 메모리 장치(non-volatile semiconductor memory device)로 구성될 수도 있다. 불 휘발성 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.

또한, 도 4에 도시된 반도체 메모리 장치(200)는, 메모리 컨트롤러(300)와 함께 메모리 시스템(500)을 구성할 수 있다. 메모리 컨트롤러(300)는 플래시 메모리 장치(100)의 동작을 제어한다. 도 4에 도시된 메모리 시스템(500)은 컴퓨터 시스템의 하드디스크 드라이브로서 사용될 수 있다. 이 경우, 상기 하드디스크 드라이브는 반도체 메모리 장치를 이용하여 데이터를 저장하기 때문에, SSD(Solid State Drive/Disk)로 불리기도 한다. 이 외에도, 본 발명의 메모리 시스템은 셀룰러 폰, PDA(Personal digital assistant) 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3 플레이어와 같은 모바일 장치들에 사용될 수 있고, 컴퓨터, HDTV(High-definition television), DVD('Digital Versatile Disc' or 'Digital Video Disc'), 라우터, 그리고 GPS(Global Positioning System)와 같은 홈 어플리케이션에 사용될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 실시예에 따른 기준전압 발생회로의 구성을 보여주는 회로도;

도 2는 도 1에 도시된 기준전압 발생부에서 발생되는 바이폴라 트랜지스터(Q1)의 에미터-베이스 전압(Veb)과, 저항(R6)의 양단에 걸리는 전압(Vr)의 발생 예를 보여주는 도면;

도 3은 도 2에 도시된 에미터-베이스 전압(Veb)과, 저항(R6) 양단의 전압(Vr)을 이용하여 기준전압 발생부에서 발생되는 기준전압(Vref)의 발생 예를 보여주는 도면; 그리고

도 4는 도 1에 도시된 기준전압 발생회로를 포함하는 집적회로 장치의 구성과, 상기 집적회로 장치를 포함하는 집적회로 시스템의 구성을 예시적으로 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 초기전류 발생부 30 : 바이어스 전류 발생부

50 : 바이어스 전류 공급부 70 : 기준전압 발생부

100 : 기준전압 발생회로 200 : 메모리 장치

300 : 컨트롤러 500 : 메모리 시스템

Claims

일정 레벨의 바이어스 전류를 발생하는 바이어스 회로; 그리고

상기 바이어스 전류에 응답해서 온도가 증가할수록 증가하는 제 1 전압과 상기 온도가 증가할수록 감소하는 제 2 전압을 발생하고, 상기 제 1 및 제 2 전압들의 합에 해당되는 기준전압을 발생하는 기준전압 발생부를 포함하고,

상기 기준전압 발생부는, 상기 바이어스 전류에 의한 전압 강하분을 상기 제 1 전압으로 발생하는 N+ 디퓨젼 저항; 그리고 에미터 단자를 통해 상기 바이어스 전류를 받아들이고, 상기 에미터 단자와 베이스 단자의 전압 차이를 상기 제 2 전압으로 발생하는 바이폴라 트랜지스터를 포함하고,

상기 온도에 따른 상기 N+ 디퓨젼 저항의 저항값의 변화에 의해서 상기 온도의 변화에 따른 상기 제 2 전압의 변동분이 상쇄되는 것을 특징으로 하는 기준전압 발생회로.
제 1 항에 있어서,

상기 제 1 전압 및 상기 제 2 전압은 전압 변동의 방향이 반대이고, 전압의 증가 내지 감소분은 동일한 비율을 갖는 것을 특징으로 하는 기준전압 발생회로.
제 1 항에 있어서,

상기 기준전압 발생부는

상기 제 1 전압을 발생하는 상기 N+ 디퓨젼 저항 1개와, 상기 제 2 전압을 발생하는 상기 바이폴라 트랜지스터 1개를 포함하는 것을 특징으로 하는 기준전압 발생회로.
삭제
제 1 항에 있어서,

상기 바이폴라 트랜지스터의 콜렉터 단자는 상기 베이스 단자에 접속된 것을 특징으로 하는 기준전압 발생회로.
제 1 항에 있어서,

상기 바이어스 회로는,

전원전압에 응답해서 초기전류를 발생하는 초기전류 발생부;

상기 초기전류에 응답해서, 일정 레벨의 상기 바이어스 전류를 발생하는 바이어스 전류 발생부; 그리고

상기 바이어스 전류를 복사하여 상기 기준전압 발생회로로 제공하는 바이어스 전류 공급부를 포함하는 것을 특징으로 하는 기준전압 발생회로.
제 6 항에 있어서,

상기 바이어스 전류 발생부는

상기 초기 전류에 응답해서 상기 바이어스 전류를 발생하고, 상기 발생된 바이어스 전류를 상호 복사하는 캐스코드 커런트 미러회로; 그리고

상기 바이어스 전류의 크기를 조절하는 제 1 저항을 포함하는 것을 특징으로 하는 기준전압 발생회로.
제 7 항에 있어서,

상기 제 1 저항은 하이 폴리 저항인 것을 특징으로 하는 기준전압 발생회로.
제 7 항에 있어서,

상기 바이어스 전류 발생부는, 상기 캐스코드 커런트 미러회로의 최소 동작전압을 조절하는 제 2 저항을 더 포함하는 것을 특징으로 하는 기준전압 발생회로.
제 6 항에 있어서,

상기 바이어스 전류 공급부는 상기 바이어스 전류 발생부와 커런트 미러를 형성하는 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 기준전압 발생회로.
제 10 항에 있어서,

상기 복수의 트랜지스터들은, 상기 바이어스 전류 발생부와 캐스코드 커런트 미러를 구성하는 것을 특징으로 하는 기준전압 발생회로.
제 9 항에 있어서,

상기 제 1 저항 및 상기 제 2 저항은 상기 캐스코드 커런트 미러회로의 최소 동작전압을 2Vgs - 2Vth로 작게 조절하며,

상기 Vgs는 상기 바이폴라 트랜지스터의 게이트와 소오스간 전압 차이를 의미하고, 상기 Vth는 상기 바이폴라 트랜지스터의 드레솔드 전압을 의미하는 것을 특징으로 하는 기준전압 발생회로.
전원전압에 응답해서 초기전류를 발생하는 단계;

상기 초기전류에 응답해서, 일정 레벨의 바이어스 전류를 발생하는 단계;

상기 바이어스 전류를 복사하는 단계; 그리고

상기 복사된 바이어스 전류에 응답해서 온도가 증가할수록 증가하는 제 1 전압과 상기 온도가 증가할수록 감소하는 제 2 전압을 발생하고, 상기 제 1 및 제 2 전압들의 합에 해당되는 전압을 기준전압으로서 발생하는 단계를 포함하고,

상기 제 1 전압은 상기 바이어스 전류에 의한 N+ 디퓨젼 저항의 전압 강하분에 대응되고,

상기 제 2 전압은 상기 바이어스 전압을 에미터 단자로 받아들이는 바이폴라 트랜지스터의 상기 에미터 단자와 베이스 단자의 전압 차이에 대응되고,

상기 온도에 따른 상기 N+ 디퓨젼 저항의 저항값의 변화에 의해서 상기 온도의 변화에 따른 상기 제 2 전압의 변동분이 상쇄되는 것을 특징으로 하는 기준전압 발생 방법.
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