JP4854393B2 - 電圧発生回路 - Google Patents
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Description
11、30、31 演算増幅器
12 第1のPMOSトランジスタ
13 第1の抵抗
20、30 カレントミラー回路
21、21´ 第2、第2´のPMOSトランジスタ
22、22´ 第1、第1´のNMOSトランジスタ
23、23´ 第2、第2´の抵抗
24、24´ 第3、第24´のPMOSトランジスタ
25、25´ 第2、第2´のNMOSトランジスタ
26、26´ 第3、第3´の抵抗
27、27´、35 出力端子
32 PMOSトランジスタ
33 NMOSトランジスタ
34 抵抗
100 電圧発生回路(1)
200 電圧発生回路(2)
R1〜R3 抵抗
D1、D2 ダイオード
OP 演算増幅器
VDD 電源電圧
GND 接地
Claims (7)
- 反転入力端子に基準電位が入力された演算増幅器と、
前記演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第1のPMOSトランジスタと、
前記第1のPMOSトランジスタのドレインと接地間に接続された第1の抵抗とからなる定電流回路と、
ソースが電源に、ゲートが前記第1のPMOSトランジスタのゲートに接続された第2のPMOSトランジスタと、
ドレインとゲートが接続された状態で、前記第2のPMOSトランジスタのドレインに接続された第1のNMOSトランジスタと、
前記第1のNMOSトランジスタのソースと接地間に接続された第2の抵抗と、
ソースが電源に、ゲートがドレインに接続された第3のPMOSトランジスタと、
前記第3のPMOSトランジスタのドレインにドレインが、前記第1のNMOSトランジスタのゲートにゲートが接続された第2のNMOSトランジスタと、
前記第2のNMOSトランジスタのソースと接地間に接続された第3の抵抗と、
前記第2のNMOSトランジスタのソースに接続された出力端子とからなるカレントミラー回路と、
を有することを特徴とする電圧発生回路。 - 前記第1乃至第3の抵抗が、ポリシリコン又は拡散層又は前記ポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする請求項1に記載の電圧発生回路。
- 前記基準電位が、バンドギャプレファレンスにより生成されることを特徴とする請求項1又は2のいずれかに記載の電圧発生回路。
- 行線と列線とに接続された浮遊ゲート型電界効果トランジスタのメモリセルをマトリクス状に配置したメモリアレイが、前記メモリセルの制御ゲートを駆動するロウデコーダ回路を備え、
前記浮遊ゲート型電界効果トランジスタは、半導体基板のN型ウエル内に設けられたP型ウエル内に形成されたソース及びドレインと、前記ソース及びドレイン間上に絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを含み、
前記ロウデコーダ回路の負側電源に前記出力端が接続されることを特徴とする請求項1乃至3のいずれかに記載の電圧発生回路。 - 反転入力端子に基準電位が入力された演算増幅器と、
前記演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第1のPMOSトランジスタと、
前記第1のPMOSトランジスタのドレインと接地間に接続された第1の抵抗とからなる定電流回路と、
ソースが電源に、ゲートが前記第1のPMOSトランジスタのゲートに接続された第4のPMOSトランジスタと、
ドレインとゲートが接続された状態で、前記第4のPMOSトランジスタのドレインに接続され、ソースが接地に接続された第3のNMOSトランジスタとからなるレベルシフト回路と、
ソースが接地に接続され、ゲートが前記第3のNMOSトランジスタのゲートに接続された第1´のNMOSトランジスタと、
ドレインとゲートが接続された状態で、前記第1´のNMOSトランジスタのドレインに接続された第2´のPMOSトランジスタと、
前記第2´のPMOSトランジスタのソースと電源間に接続された第2´の抵抗と、
ソースが接地に接続され、ドレインとゲートが接続された第2´のNMOSトランジスタと、
ドレインが前記第2´のNMOSトランジスタのドレインに接続され、ゲートが前記第2´のPMOSトランジスタのゲートに接続された第3´のPMOSトランジスタと、
前記第3´のPMOSトランジスタのソースと電源間に接続された第3´の抵抗と、
前記第3´のPMOSトランジスタのソースに接続された出力端子とからなるカレントミラー回路と、
を有することを特徴とする電圧発生回路。 - 請求項5に記載の第1、第2´及び第3´の抵抗が、ポリシリコン又は拡散層又は前記ポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする電圧発生回路。
- 請求項5に記載の基準電位が、バンドギャプレファレンスにより生成されることを特徴とする請求項5又は請求項6のいずれかに記載の電圧発生回路。
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