JPH0528777A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0528777A JPH0528777A JP3186440A JP18644091A JPH0528777A JP H0528777 A JPH0528777 A JP H0528777A JP 3186440 A JP3186440 A JP 3186440A JP 18644091 A JP18644091 A JP 18644091A JP H0528777 A JPH0528777 A JP H0528777A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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Abstract
(57)【要約】
【目的】セル周辺トランジスタとは異なる特殊なトラン
ジスタを用いることなく、書込み時のメモリセルのドレ
イン電圧の上限を安定に精度よく制御し得る不揮発性半
導体記憶装置を提供する。 【構成】不揮発性半導体記憶装置において、書込みデー
タに応じた電圧を書込み用トランジスタ15のゲートに印
加する書込み制御回路20が、書込み時におけるビット線
13の“Ｈ”レベルの所望の上限値に対応する電圧を基準
電位ＶR として生成する基準電位生成回路21と、上記基
準電位が一方の入力端に入力する差動増幅器22と、この
差動増幅器の出力端と他方の入力端との間に接続され、
前記基準電位よりもエンハンスメント型Ｎチャネルトラ
ンジスタ１段分の閾値だけ高い書込み制御電圧ＶA を生
成するように上記差動増幅器により制御される帰還回路
23とを有することを特徴する。
ジスタを用いることなく、書込み時のメモリセルのドレ
イン電圧の上限を安定に精度よく制御し得る不揮発性半
導体記憶装置を提供する。 【構成】不揮発性半導体記憶装置において、書込みデー
タに応じた電圧を書込み用トランジスタ15のゲートに印
加する書込み制御回路20が、書込み時におけるビット線
13の“Ｈ”レベルの所望の上限値に対応する電圧を基準
電位ＶR として生成する基準電位生成回路21と、上記基
準電位が一方の入力端に入力する差動増幅器22と、この
差動増幅器の出力端と他方の入力端との間に接続され、
前記基準電位よりもエンハンスメント型Ｎチャネルトラ
ンジスタ１段分の閾値だけ高い書込み制御電圧ＶA を生
成するように上記差動増幅器により制御される帰還回路
23とを有することを特徴する。
Description
【０００１】
【産業上の利用分野】本発明は、積層ゲート構造の不揮
発性メモリセルのアレイを用いた不揮発性半導体記憶装
置に係り、特に書込み用トランジスタを制御するための
書込み制御回路に関する。
発性メモリセルのアレイを用いた不揮発性半導体記憶装
置に係り、特に書込み用トランジスタを制御するための
書込み制御回路に関する。
【０００２】
【従来の技術】ＥＰＲＯＭ（紫外線消去・再書込み可能
な読み出し専用メモリ）やＥＥＰＲＯＭ（電気的消去・
再書込み可能な読み出し専用メモリ）においては、メモ
リセルとして積層ゲート構造（スタック・ゲート）を有
する１個のＭＯＳトランジスタが用いられ、データの書
込みはドレイン側からホット・エレクトロン注入により
行われる。なお、ＥＥＰＲＯＭのメモリセルの一例とし
ては、ＥＴＯＸ（米国インテル社登録商標）型セルと呼
ばれるトンネル・オキサイド型ＥＰＲＯＭ（EPROM with
Tunnel Oxide ）セルが知られている。
な読み出し専用メモリ）やＥＥＰＲＯＭ（電気的消去・
再書込み可能な読み出し専用メモリ）においては、メモ
リセルとして積層ゲート構造（スタック・ゲート）を有
する１個のＭＯＳトランジスタが用いられ、データの書
込みはドレイン側からホット・エレクトロン注入により
行われる。なお、ＥＥＰＲＯＭのメモリセルの一例とし
ては、ＥＴＯＸ（米国インテル社登録商標）型セルと呼
ばれるトンネル・オキサイド型ＥＰＲＯＭ（EPROM with
Tunnel Oxide ）セルが知られている。
【０００３】図７は、積層ゲート構造を有する不揮発性
メモリセルの断面構造の一例を示している。71は第１導
電型の半導体基板、72および73はこの半導体基板71の表
面に選択的に設けられ、半導体基板とは逆の第２導電型
の第１不純物領域（ソース）および第２不純物領域（ド
レイン）、74は上記半導体基板表面上に形成されたゲー
ト絶縁膜（トンネル絶縁膜）、75は上記半導体基板上の
ソース・ドレイン間で上記ゲート絶縁膜74を介して設け
られたフローティングゲート（浮遊ゲート電極）、76は
上記フローティングゲート上に層間絶縁膜77を介して設
けられたコントロールゲート（制御ゲート電極）であ
る。
メモリセルの断面構造の一例を示している。71は第１導
電型の半導体基板、72および73はこの半導体基板71の表
面に選択的に設けられ、半導体基板とは逆の第２導電型
の第１不純物領域（ソース）および第２不純物領域（ド
レイン）、74は上記半導体基板表面上に形成されたゲー
ト絶縁膜（トンネル絶縁膜）、75は上記半導体基板上の
ソース・ドレイン間で上記ゲート絶縁膜74を介して設け
られたフローティングゲート（浮遊ゲート電極）、76は
上記フローティングゲート上に層間絶縁膜77を介して設
けられたコントロールゲート（制御ゲート電極）であ
る。
【０００４】上記メモリセルのデータ書込み（プログラ
ム）時には、ソース電圧ＶS として低電圧（例えば０
Ｖ）が与えられ、基板71に低電圧（例えば０Ｖ）が与え
られ、コントロールゲート電圧ＶCGとして外部から供給
される高電圧（あるいは内部昇圧電圧）である書込み電
圧Ｖppが与えられ、ドレイン電圧ＶD として高電圧が与
えられる。すると、ドレイン・ソース間にオン電流が流
れ、ドレイン近傍でホット・エレクトロンおよびホット
・ホールの対が発生する。そして、ホールは基板電流と
して基板 71 に流れるが、ホット・エレクトロンがフロ
ーティングゲート75に注入されることにより、トランジ
スタのコントロールゲート76からみた閾値が上昇し、書
込みが完了する。
ム）時には、ソース電圧ＶS として低電圧（例えば０
Ｖ）が与えられ、基板71に低電圧（例えば０Ｖ）が与え
られ、コントロールゲート電圧ＶCGとして外部から供給
される高電圧（あるいは内部昇圧電圧）である書込み電
圧Ｖppが与えられ、ドレイン電圧ＶD として高電圧が与
えられる。すると、ドレイン・ソース間にオン電流が流
れ、ドレイン近傍でホット・エレクトロンおよびホット
・ホールの対が発生する。そして、ホールは基板電流と
して基板 71 に流れるが、ホット・エレクトロンがフロ
ーティングゲート75に注入されることにより、トランジ
スタのコントロールゲート76からみた閾値が上昇し、書
込みが完了する。
【０００５】なお、上記メモリセルがＥＴＯＸ型セルで
ある場合、データ消去は、ソース72に高電圧Ｖpp、コン
トロールゲート76に低電圧（例えば０Ｖ）がそれぞれ与
えられ、ドレイン73が例えばフローティング状態に設定
されることにより行なわれる。この時、コントロールゲ
ート76・フローティングゲート75間の容量とフローティ
ングゲート75・ソース72間の容量との容量比およびソー
ス電圧ＶS に応じてフローティングゲート電位ＶFGが設
定され、ソース72とフローティングゲート75との間のト
ンネル絶縁膜74にフゥラー・ノルトハイム（Fowler−No
rdheim）トンネル電流が流れることによりフローティン
グゲート75からエレクトロンが抜かれ、消去が完了する
（閾値が書込み前の状態になる）。
ある場合、データ消去は、ソース72に高電圧Ｖpp、コン
トロールゲート76に低電圧（例えば０Ｖ）がそれぞれ与
えられ、ドレイン73が例えばフローティング状態に設定
されることにより行なわれる。この時、コントロールゲ
ート76・フローティングゲート75間の容量とフローティ
ングゲート75・ソース72間の容量との容量比およびソー
ス電圧ＶS に応じてフローティングゲート電位ＶFGが設
定され、ソース72とフローティングゲート75との間のト
ンネル絶縁膜74にフゥラー・ノルトハイム（Fowler−No
rdheim）トンネル電流が流れることによりフローティン
グゲート75からエレクトロンが抜かれ、消去が完了する
（閾値が書込み前の状態になる）。
【０００６】上記したようなメモリセルが行列状に配置
されたセルアレイにおいては、選択された１個のメモリ
セルに対してビット線あるいはワード線を共有する複数
個の非選択セルが存在することに起因して、書込み時に
以下に述べるような問題がある。即ち、書込み時に選択
セルとビット線を共有する非選択セルは、ドレインに高
電圧が印加され、ゲートに接地電位Ｖssが印加されるこ
とになる。この時、上記非選択セルのドレイン・フロー
ティングゲート間には強い電界がかかる。特に、上記非
選択セルが既に書込み状態であってフローティングゲー
ト75に電子が蓄積されているような場合には、上記ドレ
イン・フローティングゲート間の電界は強くなり、ドレ
イン側接合のブレークダウンが生じる、あるいは、フロ
ーティングゲート中の電子がゲート酸化膜を介してドレ
インに抜けてしまうなど、信頼性上の問題が起るおそれ
がある。従って、書込み時のドレイン電圧としては、十
分な書込み特性を確保しつつも、上記した信頼性上の問
題が起らない程度のレベルに抑制しておく必要がある。
されたセルアレイにおいては、選択された１個のメモリ
セルに対してビット線あるいはワード線を共有する複数
個の非選択セルが存在することに起因して、書込み時に
以下に述べるような問題がある。即ち、書込み時に選択
セルとビット線を共有する非選択セルは、ドレインに高
電圧が印加され、ゲートに接地電位Ｖssが印加されるこ
とになる。この時、上記非選択セルのドレイン・フロー
ティングゲート間には強い電界がかかる。特に、上記非
選択セルが既に書込み状態であってフローティングゲー
ト75に電子が蓄積されているような場合には、上記ドレ
イン・フローティングゲート間の電界は強くなり、ドレ
イン側接合のブレークダウンが生じる、あるいは、フロ
ーティングゲート中の電子がゲート酸化膜を介してドレ
インに抜けてしまうなど、信頼性上の問題が起るおそれ
がある。従って、書込み時のドレイン電圧としては、十
分な書込み特性を確保しつつも、上記した信頼性上の問
題が起らない程度のレベルに抑制しておく必要がある。
【０００７】ところで、デバイスの微細化に伴って、ゲ
ート酸化膜の薄膜化、チャネル不純物濃度の上昇が必要
になる。このことは、接合のブレークダウン耐圧の低
下、ゲート酸化膜にかかる電界の上昇をまねくことにな
る。従って、デバイスを微細化すればする程、書込み時
のドレイン電圧の上限を安定に精度よく制御することが
重要になってくる。
ート酸化膜の薄膜化、チャネル不純物濃度の上昇が必要
になる。このことは、接合のブレークダウン耐圧の低
下、ゲート酸化膜にかかる電界の上昇をまねくことにな
る。従って、デバイスを微細化すればする程、書込み時
のドレイン電圧の上限を安定に精度よく制御することが
重要になってくる。
【０００８】図８は、ＥＰＲＯＭやＥＥＰＲＯＭにおけ
る書込み系の回路を示す等価回路図である。81はメモリ
セル、82はワード線、83はビット線、84はエンハンスメ
ント型Ｎチャネルトランジスタからなる列選択用トラン
ジスタ、85はエンハンスメント型Ｎチャネルトランジス
タからなる書込み用トランジスタ、ＳＷは内部電源であ
る。上記内部電源ＳＷは、書込み時に高電圧Ｖpp（例え
ば１２．５Ｖ）になる。上記ワード線82は、選択時に高
電圧Ｖpp、非選択時に接地電位Ｖssが印加される。上記
列選択用トランジスタ84のゲートは、選択時に高電圧Ｖ
pp、非選択時に接地電位Ｖssが印加される。上記書込み
用トランジスタ85のゲートは、書込み入力データの
“Ｈ”レベル／“Ｌ”レベルに応じて書込み制御電圧Ｖ
A あるいは接地電位Ｖssが書込み制御回路90から印加さ
れる。ビット線83の“Ｈ”レベルは、ＶA −ＶTHN （Ｖ
THN はエンハンスメント型Ｎチャネルトランジスタ85の
閾値）になるから、メモリセル81のドレイン電圧は前記
書込み制御電圧ＶA により決定される。
る書込み系の回路を示す等価回路図である。81はメモリ
セル、82はワード線、83はビット線、84はエンハンスメ
ント型Ｎチャネルトランジスタからなる列選択用トラン
ジスタ、85はエンハンスメント型Ｎチャネルトランジス
タからなる書込み用トランジスタ、ＳＷは内部電源であ
る。上記内部電源ＳＷは、書込み時に高電圧Ｖpp（例え
ば１２．５Ｖ）になる。上記ワード線82は、選択時に高
電圧Ｖpp、非選択時に接地電位Ｖssが印加される。上記
列選択用トランジスタ84のゲートは、選択時に高電圧Ｖ
pp、非選択時に接地電位Ｖssが印加される。上記書込み
用トランジスタ85のゲートは、書込み入力データの
“Ｈ”レベル／“Ｌ”レベルに応じて書込み制御電圧Ｖ
A あるいは接地電位Ｖssが書込み制御回路90から印加さ
れる。ビット線83の“Ｈ”レベルは、ＶA −ＶTHN （Ｖ
THN はエンハンスメント型Ｎチャネルトランジスタ85の
閾値）になるから、メモリセル81のドレイン電圧は前記
書込み制御電圧ＶA により決定される。
【０００９】図９は、上記書込み制御回路90の従来例を
示す回路図である。高電圧Ｖppが与えられるノードと接
地電位Ｖssとの間に、ドレイン・ゲート相互が接続され
たエンハンスメント型のＮチャネルトランジスタ91と、
ゲートに電源電位Ｖccが印加され、ソース・基板相互が
接続されたエンハンスメント型のＰチャネルトランジス
タ92と、ゲート・ソース相互が接続されたデプレッショ
ン型のＮチャネルトランジスタ93とが直列に接続されて
いる。ここで、デプレッション型のＮチャネルトランジ
スタ93のコンダクタンスｇｍをエンハンスメント型のＮ
チャネルトランジスタ91のそれよりも十分小さく設定し
ておくものとする。これにより、書込みデータが“Ｈ”
レベルの場合に、上記Ｎチャネルトランジスタ91のソー
スから書込み制御電圧ＶA ＝Ｖpp−ＶTHN （上記エンハ
ンスメント型Ｎチャネルトランジスタ91の閾値）が出力
する。従って、前記ビット線83の“Ｈ”レベルは、ＶA
−ＶTHN ＝Ｖpp−２ＶTHN になる。
示す回路図である。高電圧Ｖppが与えられるノードと接
地電位Ｖssとの間に、ドレイン・ゲート相互が接続され
たエンハンスメント型のＮチャネルトランジスタ91と、
ゲートに電源電位Ｖccが印加され、ソース・基板相互が
接続されたエンハンスメント型のＰチャネルトランジス
タ92と、ゲート・ソース相互が接続されたデプレッショ
ン型のＮチャネルトランジスタ93とが直列に接続されて
いる。ここで、デプレッション型のＮチャネルトランジ
スタ93のコンダクタンスｇｍをエンハンスメント型のＮ
チャネルトランジスタ91のそれよりも十分小さく設定し
ておくものとする。これにより、書込みデータが“Ｈ”
レベルの場合に、上記Ｎチャネルトランジスタ91のソー
スから書込み制御電圧ＶA ＝Ｖpp−ＶTHN （上記エンハ
ンスメント型Ｎチャネルトランジスタ91の閾値）が出力
する。従って、前記ビット線83の“Ｈ”レベルは、ＶA
−ＶTHN ＝Ｖpp−２ＶTHN になる。
【００１０】しかし、上記したような書込み制御回路90
の従来例では、高電圧Ｖppからレベルシフト用トランジ
スタ91の閾値ＶTHN を電圧降下させて書込み制御電圧Ｖ
A を生成するので、書込み時のビット線83の“Ｈ”レベ
ルがＶpp−２ＶTHN になり、Ｖpp依存性およびＶTHN 依
存性が大きく、書込み時のドレイン電圧の上限が不安定
になるという問題がある。特に、ここで、上記ＶTHN
は、エンハンスメント型Ｎチャネルトランジスタ91が５
Ｖ以上の基板バイアスを受けた状態での閾値であり、そ
の値は２Ｖ以上にもなる。また、上記基板バイアスの効
果が大きく、閾値制御用のイオン注入（チャネル・イン
プランテーション）時のイオンドーズ量依存性が極めて
大きく、上記ＶTHN のばらつきが大きいので、書込み時
のメモリセルのドレイン電圧の上限を精度よく制御する
ことが困難である。
の従来例では、高電圧Ｖppからレベルシフト用トランジ
スタ91の閾値ＶTHN を電圧降下させて書込み制御電圧Ｖ
A を生成するので、書込み時のビット線83の“Ｈ”レベ
ルがＶpp−２ＶTHN になり、Ｖpp依存性およびＶTHN 依
存性が大きく、書込み時のドレイン電圧の上限が不安定
になるという問題がある。特に、ここで、上記ＶTHN
は、エンハンスメント型Ｎチャネルトランジスタ91が５
Ｖ以上の基板バイアスを受けた状態での閾値であり、そ
の値は２Ｖ以上にもなる。また、上記基板バイアスの効
果が大きく、閾値制御用のイオン注入（チャネル・イン
プランテーション）時のイオンドーズ量依存性が極めて
大きく、上記ＶTHN のばらつきが大きいので、書込み時
のメモリセルのドレイン電圧の上限を精度よく制御する
ことが困難である。
【００１１】また、書込み時のメモリセルのドレイン電
圧の上限を制御するために、前記書込み用トランジスタ
85とかレベルシフト用トランジスタ91として、周辺回路
の他のトランジスタとは異なる特殊なトランジスタを用
いる必要が生じるおそれがある。
圧の上限を制御するために、前記書込み用トランジスタ
85とかレベルシフト用トランジスタ91として、周辺回路
の他のトランジスタとは異なる特殊なトランジスタを用
いる必要が生じるおそれがある。
【００１２】
【発明が解決しようとする課題】上記したように従来の
ＥＰＲＯＭやＥＥＰＲＯＭは、データ書込み時のメモリ
セルのドレイン電圧の上限を安定に精度よく制御するこ
とが困難であるという問題があった。
ＥＰＲＯＭやＥＥＰＲＯＭは、データ書込み時のメモリ
セルのドレイン電圧の上限を安定に精度よく制御するこ
とが困難であるという問題があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、セル周辺トランジスタとは異なる特殊なトラ
ンジスタを用いることなく、データ書込み時のメモリセ
ルのドレイン電圧の上限を安定に精度よく制御し得る不
揮発性半導体記憶装置を提供することを目的とする。
たもので、セル周辺トランジスタとは異なる特殊なトラ
ンジスタを用いることなく、データ書込み時のメモリセ
ルのドレイン電圧の上限を安定に精度よく制御し得る不
揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、それぞれ積層
ゲート構造を有するメモリセルトランジスタ群が行列状
に配列されたメモリセルアレイと、このメモリセルアレ
イの行方向の各メモリセルトランジスタのゲートに接続
されたワード線群と、このワード線群に交差する方向に
形成され、上記メモリセルアレイの列方向の各メモリセ
ルトランジスタのドレインに接続されたビット線群と、
このビット線群を列選択信号に応じて選択する列選択用
トランジスタ群と、この列選択用トランジスタと書込み
電圧ノードとの間に接続された書込み用のエンハンスメ
ント型Ｎチャネルトランジスタと、書込み時に書込みデ
ータに応じた電圧を上記書込み用のトランジスタのゲー
トに印加する書込み制御回路とを具備する不揮発性半導
体記憶装置において、上記書込み制御回路は、書込み時
における前記ビット線の“Ｈ”レベルの所望の上限値に
対応する電圧を基準電位として生成する基準電位生成回
路と、前記書込み電圧ノードの電圧が動作電源として供
給され、上記基準電位が一方の入力端に入力する差動増
幅器と、この差動増幅器の出力端と他方の入力端との間
に接続され、前記基準電位よりもエンハンスメント型Ｎ
チャネルトランジスタ１段分の閾値だけ高い書込み制御
電圧を生成するように上記差動増幅器により制御される
帰還回路とを有することを特徴とする。
ゲート構造を有するメモリセルトランジスタ群が行列状
に配列されたメモリセルアレイと、このメモリセルアレ
イの行方向の各メモリセルトランジスタのゲートに接続
されたワード線群と、このワード線群に交差する方向に
形成され、上記メモリセルアレイの列方向の各メモリセ
ルトランジスタのドレインに接続されたビット線群と、
このビット線群を列選択信号に応じて選択する列選択用
トランジスタ群と、この列選択用トランジスタと書込み
電圧ノードとの間に接続された書込み用のエンハンスメ
ント型Ｎチャネルトランジスタと、書込み時に書込みデ
ータに応じた電圧を上記書込み用のトランジスタのゲー
トに印加する書込み制御回路とを具備する不揮発性半導
体記憶装置において、上記書込み制御回路は、書込み時
における前記ビット線の“Ｈ”レベルの所望の上限値に
対応する電圧を基準電位として生成する基準電位生成回
路と、前記書込み電圧ノードの電圧が動作電源として供
給され、上記基準電位が一方の入力端に入力する差動増
幅器と、この差動増幅器の出力端と他方の入力端との間
に接続され、前記基準電位よりもエンハンスメント型Ｎ
チャネルトランジスタ１段分の閾値だけ高い書込み制御
電圧を生成するように上記差動増幅器により制御される
帰還回路とを有することを特徴とする。
【００１５】
【作用】書込みデータが“Ｈ”レベルの場合に、ビット
線の“Ｈ”レベルの所望の上限値に対応する基準電位よ
りもエンハンスメント型Ｎチャネルトランジスタ１段分
の閾値だけ高い書込み制御電圧が書込み用トランジスタ
のゲートに印加されるので、ビット線の“Ｈ”レベルの
上限が上記書込み制御電圧よりも書込み用トランジスタ
の閾値だけ低い電圧、つまり、基準電位に安定に精度よ
く制御される。
線の“Ｈ”レベルの所望の上限値に対応する基準電位よ
りもエンハンスメント型Ｎチャネルトランジスタ１段分
の閾値だけ高い書込み制御電圧が書込み用トランジスタ
のゲートに印加されるので、ビット線の“Ｈ”レベルの
上限が上記書込み制御電圧よりも書込み用トランジスタ
の閾値だけ低い電圧、つまり、基準電位に安定に精度よ
く制御される。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１７】図１は、本発明の一実施例に係るＥＰＲＯ
Ｍにおけるメモリセルアレイおよび周辺回路の一部を示
している。11，…，11はそれぞれ積層ゲート構造を有す
るメモリセルであり、行列状に配列されており、各ソー
スは例えば接地電位Ｖssに接続されている。12，…，12
はそれぞれ同一行に配置された複数個のメモリセル11の
ゲートが共通に接続されたワード線である。13，…，13
はそれぞれ同一列に配置された複数個のメモリセル11の
ドレインが共通に接続されたビット線であり、ワード線
12，…，12と交差する方向に延長して配置されている。
14，…，14はエンハンスメント型Ｎチャネルトランジス
タからなる列選択用トランジスタ、15はエンハンスメン
ト型Ｎチャネルトランジスタからなる書込み用トランジ
スタ、ＳＷは内部電源である。上記内部電源ＳＷは、書
込み時に高電圧Ｖpp（例えば１２．５Ｖ）になる。
Ｍにおけるメモリセルアレイおよび周辺回路の一部を示
している。11，…，11はそれぞれ積層ゲート構造を有す
るメモリセルであり、行列状に配列されており、各ソー
スは例えば接地電位Ｖssに接続されている。12，…，12
はそれぞれ同一行に配置された複数個のメモリセル11の
ゲートが共通に接続されたワード線である。13，…，13
はそれぞれ同一列に配置された複数個のメモリセル11の
ドレインが共通に接続されたビット線であり、ワード線
12，…，12と交差する方向に延長して配置されている。
14，…，14はエンハンスメント型Ｎチャネルトランジス
タからなる列選択用トランジスタ、15はエンハンスメン
ト型Ｎチャネルトランジスタからなる書込み用トランジ
スタ、ＳＷは内部電源である。上記内部電源ＳＷは、書
込み時に高電圧Ｖpp（例えば１２．５Ｖ）になる。
【００１８】上記列選択用トランジスタ14のゲートは、
選択時／非選択時に対応して“Ｈ”レベル／“Ｌ”レベ
ルが与えられる。この場合、“Ｌ”レベルは０Ｖである
が、“Ｈ”レベルは、書込み時に高電圧Ｖpp、読み出し
時に電源電圧Ｖccである。
選択時／非選択時に対応して“Ｈ”レベル／“Ｌ”レベ
ルが与えられる。この場合、“Ｌ”レベルは０Ｖである
が、“Ｈ”レベルは、書込み時に高電圧Ｖpp、読み出し
時に電源電圧Ｖccである。
【００１９】上記書込み用トランジスタ15のゲートは、
書込み制御回路20から、書込み入力データの“Ｈ”レベ
ル／“Ｌ”レベルに応じて書込み制御電圧ＶA あるいは
接地電位Ｖssが印加される。図２は、上記書込み制御回
路20の一例を示す回路図である。
書込み制御回路20から、書込み入力データの“Ｈ”レベ
ル／“Ｌ”レベルに応じて書込み制御電圧ＶA あるいは
接地電位Ｖssが印加される。図２は、上記書込み制御回
路20の一例を示す回路図である。
【００２０】この書込み制御回路20は、書込み時におけ
る前記ビット線13の“Ｈ”レベルの所望の上限値に対応
する電圧を基準電位ＶR として生成する基準電位生成回
路21と、上記基準電位ＶR が一方の入力端に入力する差
動増幅器22と、この差動増幅器22の出力端と他方の入力
端との間に接続され、前記基準電位ＶR よりもエンハン
スメント型Ｎチャネルトランジスタ１段分の閾値ＶTHN
だけ高い書込み制御電圧ＶA を生成するように上記差動
増幅器22により制御される帰還回路23とを有する。
る前記ビット線13の“Ｈ”レベルの所望の上限値に対応
する電圧を基準電位ＶR として生成する基準電位生成回
路21と、上記基準電位ＶR が一方の入力端に入力する差
動増幅器22と、この差動増幅器22の出力端と他方の入力
端との間に接続され、前記基準電位ＶR よりもエンハン
スメント型Ｎチャネルトランジスタ１段分の閾値ＶTHN
だけ高い書込み制御電圧ＶA を生成するように上記差動
増幅器22により制御される帰還回路23とを有する。
【００２１】上記差動増幅器22は、前記高電圧Ｖppが動
作電源として供給される必要があるが、その回路構成
は、カレントミラー負荷型、フリップフロップ型など任
意のものでよい。本例では、カレントミラー負荷型のＣ
ＭＯＳ差動増幅回路が用いられており、差動入力用の２
個のエンハンスメント型Ｎチャネルトランジスタ24およ
び25と、定電流源用の１個のエンハンスメント型Ｎチャ
ネルトランジスタ26と、カレントミラー負荷用の２個の
エンハンスメント型Ｐチャネルトランジスタ27および28
とからなる。そして、上記負荷用トランジスタ27および
28の各ソースが高電圧Ｖppノードに接続され、定電流源
用トランジスタ26のソースが接地電位Ｖssに接続されて
いる。
作電源として供給される必要があるが、その回路構成
は、カレントミラー負荷型、フリップフロップ型など任
意のものでよい。本例では、カレントミラー負荷型のＣ
ＭＯＳ差動増幅回路が用いられており、差動入力用の２
個のエンハンスメント型Ｎチャネルトランジスタ24およ
び25と、定電流源用の１個のエンハンスメント型Ｎチャ
ネルトランジスタ26と、カレントミラー負荷用の２個の
エンハンスメント型Ｐチャネルトランジスタ27および28
とからなる。そして、上記負荷用トランジスタ27および
28の各ソースが高電圧Ｖppノードに接続され、定電流源
用トランジスタ26のソースが接地電位Ｖssに接続されて
いる。
【００２２】前記帰還回路23は、ソースが高電圧Ｖppノ
ード（もしくはそれに準じる高電圧ノード）に接続され
たエンハンスメント型Ｐチャネルトランジスタ29と、こ
のＰチャネルトランジスタ29のドレインと接地電位との
間に直列に接続され、ドレイン・ゲート相互が接続され
たエンハンスメント型の第１のＮチャネルトランジスタ
30および高抵抗31とを有し、第１のＮチャネルトランジ
スタ30と高抵抗31との接続ノードの電圧ＶB を前記差動
増幅器22の他方の入力端に入力している。なお、上記Ｐ
チャネルトランジスタ29と第１のＮチャネルトランジス
タ30との接続ノードから書込み制御電圧ＶA が取り出さ
れている。従って、ＶA ＝ＶB ＋ＶTHN（エンハンスメ
ント型Ｎチャネルトランジスタ30の閾値）の関係があ
る。
ード（もしくはそれに準じる高電圧ノード）に接続され
たエンハンスメント型Ｐチャネルトランジスタ29と、こ
のＰチャネルトランジスタ29のドレインと接地電位との
間に直列に接続され、ドレイン・ゲート相互が接続され
たエンハンスメント型の第１のＮチャネルトランジスタ
30および高抵抗31とを有し、第１のＮチャネルトランジ
スタ30と高抵抗31との接続ノードの電圧ＶB を前記差動
増幅器22の他方の入力端に入力している。なお、上記Ｐ
チャネルトランジスタ29と第１のＮチャネルトランジス
タ30との接続ノードから書込み制御電圧ＶA が取り出さ
れている。従って、ＶA ＝ＶB ＋ＶTHN（エンハンスメ
ント型Ｎチャネルトランジスタ30の閾値）の関係があ
る。
【００２３】ここで、書込み制御回路20の動作を説明す
る。差動増幅器22は、ＶR ＞ＶB の時には“Ｌ”レベル
を出力し、ＶR ＜ＶB の時には“Ｈ”レベルを出力す
る。Ｐチャネルトランジスタ29は、ゲート入力が“Ｌ”
レベルの時にはオンになり、ゲート入力が“Ｈ”レベル
の時にはオフになる。このＰチャネルトランジスタ29が
オンの時には前記ＶA およびＶB がプルアップされ、こ
のＰチャネルトランジスタ29がオフの時には前記ＶA お
よびＶB がプルダウンされる。このような動作により、
ＶB ＝ＶR となるように帰還制御が行われる。なお、前
記高抵抗31を流れる電流は僅かであり、第１のＮチャネ
ルトランジスタ30のチャネル幅Ｗを十分に大きく設定し
ておけば、ＶA ＝ＶR ＋ＶTHN となって安定する。次
に、上記実施例のＥＰＲＯＭにおける書込みモードにつ
いて説明する。
る。差動増幅器22は、ＶR ＞ＶB の時には“Ｌ”レベル
を出力し、ＶR ＜ＶB の時には“Ｈ”レベルを出力す
る。Ｐチャネルトランジスタ29は、ゲート入力が“Ｌ”
レベルの時にはオンになり、ゲート入力が“Ｈ”レベル
の時にはオフになる。このＰチャネルトランジスタ29が
オンの時には前記ＶA およびＶB がプルアップされ、こ
のＰチャネルトランジスタ29がオフの時には前記ＶA お
よびＶB がプルダウンされる。このような動作により、
ＶB ＝ＶR となるように帰還制御が行われる。なお、前
記高抵抗31を流れる電流は僅かであり、第１のＮチャネ
ルトランジスタ30のチャネル幅Ｗを十分に大きく設定し
ておけば、ＶA ＝ＶR ＋ＶTHN となって安定する。次
に、上記実施例のＥＰＲＯＭにおける書込みモードにつ
いて説明する。
【００２４】書込みデータが“Ｈ”レベルの場合に、書
込み制御回路20から書込み制御電圧ＶA ＝ＶR ＋ＶTHN
が出力する。これにより、選択されたメモリセル11を含
む列（選択列）のビット線13は、ＶR ＋ＶTHN −ＶTHN
＝ＶR なる値の“Ｈ”レベルになる。従って、選択され
たメモリセル11を含む行（選択行）のワード線12に高電
圧Ｖppを与えることにより、前述したような原理で書込
みが行われる。
込み制御回路20から書込み制御電圧ＶA ＝ＶR ＋ＶTHN
が出力する。これにより、選択されたメモリセル11を含
む列（選択列）のビット線13は、ＶR ＋ＶTHN −ＶTHN
＝ＶR なる値の“Ｈ”レベルになる。従って、選択され
たメモリセル11を含む行（選択行）のワード線12に高電
圧Ｖppを与えることにより、前述したような原理で書込
みが行われる。
【００２５】上記実施例のＥＰＲＯＭによれば、書込み
データが“Ｈ”レベルの場合に、ビット線13の“Ｈ”レ
ベルの所望の上限値に対応する基準電位ＶR よりもエン
ハンスメント型Ｎチャネルトランジスタ１段分の閾値だ
け高い書込み制御電圧ＶA が書込み用トランジスタ15の
ゲートに印加されるので、ビット線13の“Ｈ”レベルの
上限が書込み制御電圧ＶA よりも書込み用トランジスタ
15の閾値ＶTHN だけ低い電圧、つまり、基準電位ＶR に
安定に精度よく制御される。図３は、図２に示した書込
み制御回路の変形例を示す回路図である。
データが“Ｈ”レベルの場合に、ビット線13の“Ｈ”レ
ベルの所望の上限値に対応する基準電位ＶR よりもエン
ハンスメント型Ｎチャネルトランジスタ１段分の閾値だ
け高い書込み制御電圧ＶA が書込み用トランジスタ15の
ゲートに印加されるので、ビット線13の“Ｈ”レベルの
上限が書込み制御電圧ＶA よりも書込み用トランジスタ
15の閾値ＶTHN だけ低い電圧、つまり、基準電位ＶR に
安定に精度よく制御される。図３は、図２に示した書込
み制御回路の変形例を示す回路図である。
【００２６】この書込み制御回路は、図２の書込み制御
回路に対して、さらに、それぞれ閾値電圧が零のイント
リンジック型の第２のＮチャネルトランジスタ32および
第３のＮチャネルトランジスタ33が付加されたものであ
り、図２中と同一部分には同一符号を付している。上記
第２のＮチャネルトランジスタ32は、前記Ｐチャネルト
ランジスタ29と前記第１のＮチャネルトランジスタ30と
の間に挿入接続され、ドレイン・ゲート相互が接続され
ている。また、上記第３のＮチャネルトランジスタ33
は、上記Ｐチャネルトランジスタ29と第２のＮチャネル
トランジスタ32との接続ノードにゲートが接続され、ド
レインが前記高電圧Ｖppノード（もしくはそれに準じる
高電圧ノード）に接続されており、ソースから書込み制
御電圧ＶAが取り出される。
回路に対して、さらに、それぞれ閾値電圧が零のイント
リンジック型の第２のＮチャネルトランジスタ32および
第３のＮチャネルトランジスタ33が付加されたものであ
り、図２中と同一部分には同一符号を付している。上記
第２のＮチャネルトランジスタ32は、前記Ｐチャネルト
ランジスタ29と前記第１のＮチャネルトランジスタ30と
の間に挿入接続され、ドレイン・ゲート相互が接続され
ている。また、上記第３のＮチャネルトランジスタ33
は、上記Ｐチャネルトランジスタ29と第２のＮチャネル
トランジスタ32との接続ノードにゲートが接続され、ド
レインが前記高電圧Ｖppノード（もしくはそれに準じる
高電圧ノード）に接続されており、ソースから書込み制
御電圧ＶAが取り出される。
【００２７】図３の回路によれば、原理的には図２の回
路と同様な動作が行われるが、次に述べるような利点が
ある。データの切り替わり時などに書込み制御電圧ＶA
が揺れることがあるが、ソースフォロア接続された第３
のＮチャネルトランジスタ33のソースから書込み制御電
圧ＶA が取り出されているので、書込み制御電圧ＶAが
揺れても帰還ループが形成されることがなく、発振が起
り難い。なお、図２の回路でも、素子のサイズの最適化
によって発振を防止することは可能である。図４は、図
２、図３中の基準電位生成回路21の一例を示す回路図で
ある。
路と同様な動作が行われるが、次に述べるような利点が
ある。データの切り替わり時などに書込み制御電圧ＶA
が揺れることがあるが、ソースフォロア接続された第３
のＮチャネルトランジスタ33のソースから書込み制御電
圧ＶA が取り出されているので、書込み制御電圧ＶAが
揺れても帰還ループが形成されることがなく、発振が起
り難い。なお、図２の回路でも、素子のサイズの最適化
によって発振を防止することは可能である。図４は、図
２、図３中の基準電位生成回路21の一例を示す回路図で
ある。
【００２８】この回路は、高電圧Ｖppノード（もしくは
それに準じる高電圧ノード）と接地電位Ｖssとの間に、
複数個の抵抗（本例ではＲ1 およびＲ2 ）が直列に接続
されてなる抵抗分割回路である。上記抵抗Ｒ1 およびＲ
2 の接続ノードの分圧電圧、つまり、Ｖpp・Ｒ2 ／（Ｒ
1 ＋Ｒ2 ）が基準電位ＶR として取り出される。Ｖppの
ばらつきΔＶppに対するＶR の変動ΔＶR は、ΔＶpp・
Ｒ2 ／（Ｒ1 ＋Ｒ2 ）となる。ΔＶpp＝１２．５Ｖ、Ｖ
R ＝６Ｖとすると、ΔＶppに対するΔＶR のばらつきは
約１／２になる。図５は、図２、図３中の基準電位生成
回路21の他の例を示す回路図である。
それに準じる高電圧ノード）と接地電位Ｖssとの間に、
複数個の抵抗（本例ではＲ1 およびＲ2 ）が直列に接続
されてなる抵抗分割回路である。上記抵抗Ｒ1 およびＲ
2 の接続ノードの分圧電圧、つまり、Ｖpp・Ｒ2 ／（Ｒ
1 ＋Ｒ2 ）が基準電位ＶR として取り出される。Ｖppの
ばらつきΔＶppに対するＶR の変動ΔＶR は、ΔＶpp・
Ｒ2 ／（Ｒ1 ＋Ｒ2 ）となる。ΔＶpp＝１２．５Ｖ、Ｖ
R ＝６Ｖとすると、ΔＶppに対するΔＶR のばらつきは
約１／２になる。図５は、図２、図３中の基準電位生成
回路21の他の例を示す回路図である。
【００２９】この回路は、高電圧Ｖppノード（もしくは
それに準じる高電圧ノード）と接地電位Ｖssとの間に、
ソース・基板相互が接続されると共にゲート・ドレイン
相互が接続された（ダイオード接続された）複数個のエ
ンハンスメント型でＰチャネルのトランジスタ51, …,5
1 が直列に接続されてなる分圧回路である。上記Ｐチャ
ネルトランジスタ51,51 相互の所定の接続ノードの分圧
電圧が基準電位ＶR として取り出される。なお、上記ト
ランジスタ51, …,51 としてエンハンスメント型でＮチ
ャネルのものを使用することもできる。
それに準じる高電圧ノード）と接地電位Ｖssとの間に、
ソース・基板相互が接続されると共にゲート・ドレイン
相互が接続された（ダイオード接続された）複数個のエ
ンハンスメント型でＰチャネルのトランジスタ51, …,5
1 が直列に接続されてなる分圧回路である。上記Ｐチャ
ネルトランジスタ51,51 相互の所定の接続ノードの分圧
電圧が基準電位ＶR として取り出される。なお、上記ト
ランジスタ51, …,51 としてエンハンスメント型でＮチ
ャネルのものを使用することもできる。
【００３０】図６は、図２、図３中の基準電位生成回路
21のさらに他の例を示す回路図である。この回路は、高
電圧Ｖppノード（もしくはそれに準じる高電圧ノード）
と接地電位Ｖssとの間に、高抵抗61と、それぞれソース
・基板相互が接続されると共にゲート・ドレイン相互が
接続された複数個（ｎ個）のエンハンスメント型Ｐチャ
ネルトランジスタ621 〜62n が直列に接続されてなる。
上記高抵抗61とＰチャネルトランジスタ621 との接続ノ
ードの電圧、つまり、ｎ×｜ＶTHP ｜（ＶTHPはＰチャ
ネルトランジスタの閾値）が基準電位ＶR として取り出
される。
21のさらに他の例を示す回路図である。この回路は、高
電圧Ｖppノード（もしくはそれに準じる高電圧ノード）
と接地電位Ｖssとの間に、高抵抗61と、それぞれソース
・基板相互が接続されると共にゲート・ドレイン相互が
接続された複数個（ｎ個）のエンハンスメント型Ｐチャ
ネルトランジスタ621 〜62n が直列に接続されてなる。
上記高抵抗61とＰチャネルトランジスタ621 との接続ノ
ードの電圧、つまり、ｎ×｜ＶTHP ｜（ＶTHPはＰチャ
ネルトランジスタの閾値）が基準電位ＶR として取り出
される。
【００３１】図５、図６の回路において、基板バイアス
効果のないＰチャネルトランジスタ51, …,51 、621 〜
62n を使用しており、特に、閾値制御のためのイオン注
入（チャネル・インプランテーション）を行わないタイ
プのＰチャネルトランジスタを使用すれば、閾値ＶTHP
のばらつきが殆んどなく、基準電位ＶR を正確に制御す
ることが可能になる。
効果のないＰチャネルトランジスタ51, …,51 、621 〜
62n を使用しており、特に、閾値制御のためのイオン注
入（チャネル・インプランテーション）を行わないタイ
プのＰチャネルトランジスタを使用すれば、閾値ＶTHP
のばらつきが殆んどなく、基準電位ＶR を正確に制御す
ることが可能になる。
【００３２】また、図２、図３中の帰還回路23は、第１
のＮチャネルトランジスタ30と高抵抗31との接続ノード
の電圧ＶB を前記差動増幅器22の他方の入力端に直接に
入力している例を示したが、これに限らず、上記電圧Ｖ
B を接地電位Ｖssとの間で例えば抵抗により分圧した電
圧を上記差動増幅器22の他方の入力端に入力するように
してもよい。この場合、分圧比をβで表わすと、ＶB ／
β＝ＶR となるように帰還制御が行われるようになり、
図２、図３の書込み制御回路における制御動作の自由度
が拡大する。なお、この発明は上記各実施例に限定され
るものではなく、種々の変形が可能であり、ＥＰＲＯＭ
やＥＥＰＲＯＭに対して一般的に適用することができ
る。
のＮチャネルトランジスタ30と高抵抗31との接続ノード
の電圧ＶB を前記差動増幅器22の他方の入力端に直接に
入力している例を示したが、これに限らず、上記電圧Ｖ
B を接地電位Ｖssとの間で例えば抵抗により分圧した電
圧を上記差動増幅器22の他方の入力端に入力するように
してもよい。この場合、分圧比をβで表わすと、ＶB ／
β＝ＶR となるように帰還制御が行われるようになり、
図２、図３の書込み制御回路における制御動作の自由度
が拡大する。なお、この発明は上記各実施例に限定され
るものではなく、種々の変形が可能であり、ＥＰＲＯＭ
やＥＥＰＲＯＭに対して一般的に適用することができ
る。
【００３３】
【発明の効果】上述したように本発明によれば、セル周
辺トランジスタとは異なる特殊なトランジスタを用いる
ことなく、データ書込み時のメモリセルのドレイン電圧
の上限を安定に精度よく制御し得る不揮発性半導体記憶
装置を実現することができる。
辺トランジスタとは異なる特殊なトランジスタを用いる
ことなく、データ書込み時のメモリセルのドレイン電圧
の上限を安定に精度よく制御し得る不揮発性半導体記憶
装置を実現することができる。
【図１】本発明の一実施例に係るＥＰＲＯＭにおけるメ
モリセルアレイおよび周辺回路の一部を示す回路図。
モリセルアレイおよび周辺回路の一部を示す回路図。
【図２】図１中の書込み制御回路の一例を示す回路図。
【図３】図２の書込み制御回路の変形例を示す回路図。
【図４】図２、図３中の基準電位生成回路の一例を示す
回路図。
回路図。
【図５】図２、図３中の基準電位生成回路の他の例を示
す回路図。
す回路図。
【図６】図２、図３中の基準電位生成回路のさらに他の
例を示す回路図。
例を示す回路図。
【図７】積層ゲート構造を有する不揮発性メモリセルの
一例の断面構造を示す図。
一例の断面構造を示す図。
【図８】ＥＰＲＯＭやＥＥＰＲＯＭにおける書込み系の
回路を示す等価回路図。
回路を示す等価回路図。
【図９】図８中の書込み制御回路の従来例を示す回路
図。
図。
11…メモリセル、12…ワード線、13…ビット線、14…列
選択用のトランジスタ、20…書込み制御回路、21…基準
電位生成回路、22…差動増幅器、23…帰還回路、24、2
5、26、30…エンハンスメント型Ｎチャネルトランジス
タ、27、28、29、51、621 〜62n …エンハンスメント型
Ｐチャネルトランジスタ、31、61、Ｒ1 、Ｒ2 …抵抗、
32、33…閾値電圧が零のＮチャネルトランジスタ、Ｖpp
…高電圧、ＶR …基準電位、ＶA …書込み制御電圧。
選択用のトランジスタ、20…書込み制御回路、21…基準
電位生成回路、22…差動増幅器、23…帰還回路、24、2
5、26、30…エンハンスメント型Ｎチャネルトランジス
タ、27、28、29、51、621 〜62n …エンハンスメント型
Ｐチャネルトランジスタ、31、61、Ｒ1 、Ｒ2 …抵抗、
32、33…閾値電圧が零のＮチャネルトランジスタ、Ｖpp
…高電圧、ＶR …基準電位、ＶA …書込み制御電圧。
Claims (7)
- 【請求項１】 それぞれ積層ゲート構造を有するメモリ
セルトランジスタ群が行列状に配列されたメモリセルア
レイと、 このメモリセルアレイの行方向の各メモリセルトランジ
スタのゲートに接続されたワード線群と、 このワード線群に交差する方向に形成され、上記メモリ
セルアレイの列方向の各メモリセルトランジスタのドレ
インに接続されたビット線群と、 このビット線群を列選択信号に応じて選択する列選択用
トランジスタ群と、 この列選択用トランジスタと書込み電圧ノードとの間に
接続された書込み用のエンハンスメント型Ｎチャネルト
ランジスタと、 書込み時に書込みデータに応じた電圧を上記書込み用の
トランジスタのゲートに印加する書込み制御回路とを具
備する不揮発性半導体記憶装置において、 上記書込み制御回路は、書込み時における前記ビット線
の“Ｈ”レベルの所望の上限値に対応する電圧を基準電
位として生成する基準電位生成回路と、 前記書込み電圧ノードの電圧が動作電源として供給さ
れ、上記基準電位が一方の入力端に入力する差動増幅器
と、 この差動増幅器の出力端と他方の入力端との間に接続さ
れ、前記基準電位よりもエンハンスメント型Ｎチャネル
トランジスタ１段分の閾値だけ高い書込み制御電圧を生
成するように上記差動増幅器により制御される帰還回路
とを有することを特徴する不揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、前記帰還回路は、前記書込み制御電圧よりも
エンハンスメント型Ｎチャネルトランジスタ１段分の閾
値だけ低い電圧を前記差動増幅器の他方の入力端に入力
することを特徴する不揮発性半導体記憶装置。 - 【請求項３】 請求項１または２記載の不揮発性半導体
記憶装置において、前記帰還回路は、ソースが前記書込
み電圧ノードもしくはそれに準じる高電圧ノードに接続
されたエンハンスメント型Ｐチャネルトランジスタと、
このＰチャネルトランジスタのドレインと接地電位との
間に直列に接続され、ドレイン・ゲート相互が接続され
たエンハンスメント型の第１のＮチャネルトランジスタ
および抵抗とを具備することを特徴する不揮発性半導体
記憶装置。 - 【請求項４】 請求項３記載の不揮発性半導体記憶装置
において、前記Ｐチャネルトランジスタと前記第１のＮ
チャネルトランジスタとの間に挿入接続され、ドレイン
・ゲート相互が接続された第２のＮチャネルトランジス
タと、ドレインが前記書込み電圧ノードもしくはそれに
準じる高電圧ノードに接続され、ゲートが上記Ｐチャネ
ルトランジスタと第２のＮチャネルトランジスタとの接
続ノードに接続され、上記第２のＮチャネルトランジス
タと同じ閾値電圧を有する第３のＮチャネルトランジス
タとをさらに具備し、この第３のＮチャネルトランジス
タのソースから前記書込み制御電圧が取り出されること
を特徴する不揮発性半導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
不揮発性半導体記憶装置において、前記基準電位生成回
路は、前記書込み電圧ノードもしくはそれに準じる高電
圧ノードと接地電位との間に、抵抗が複数個直列に接続
されてなる抵抗分割回路であることを特徴する不揮発性
半導体記憶装置。 - 【請求項６】 請求項１乃至４のいずれか１項に記載の
不揮発性半導体記憶装置において、前記基準電位生成回
路は、前記書込み電圧ノードもしくはそれに準じる高電
圧ノードと接地電位との間に、ソース・基板相互が接続
されると共にゲート・ドレイン相互が接続されたエンハ
ンスメント型でＰチャネルもしくはＮチャネルのトラン
ジスタが複数個直列に接続されてなる抵抗分圧回路であ
ることを特徴する不揮発性半導体記憶装置。 - 【請求項７】 請求項１乃至４のいずれか１項に記載の
不揮発性半導体記憶装置において、前記基準電位生成回
路は、前記書込み電圧ノードもしくはそれに準じる高電
圧ノードと接地電位との間に、抵抗とそれぞれソース・
基板相互が接続されると共にゲート・ドレイン相互が接
続された複数個のエンハンスメント型でＰチャネルもし
くはＮチャネルのトランジスタが直列に接続されてなる
ことを特徴する不揮発性半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18644091A JP3247402B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体装置及び不揮発性半導体記憶装置 |
| EP92112728A EP0525679B1 (en) | 1991-07-25 | 1992-07-24 | Writing control circuit employed in non-volatile semiconductor memory device |
| EP97102441A EP0785494B1 (en) | 1991-07-25 | 1992-07-24 | Constant voltage generating circuit |
| DE69222379T DE69222379T2 (de) | 1991-07-25 | 1992-07-24 | Schreibsteuerschaltung angewendet in einem nichtlöschbaren Halbleiterspeichergerät |
| US07/917,953 US5253201A (en) | 1991-07-25 | 1992-07-24 | Writing control circuit employed in non-volatile semiconductor memory device |
| DE69230346T DE69230346T2 (de) | 1991-07-25 | 1992-07-24 | Konstantspannungsschaltung |
| KR1019920013336A KR950003346B1 (ko) | 1991-07-25 | 1992-07-25 | 불휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18644091A JP3247402B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体装置及び不揮発性半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001280640A Division JP2002150786A (ja) | 2001-09-14 | 2001-09-14 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528777A true JPH0528777A (ja) | 1993-02-05 |
| JP3247402B2 JP3247402B2 (ja) | 2002-01-15 |
Family
ID=16188487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18644091A Expired - Lifetime JP3247402B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体装置及び不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5253201A (ja) |
| EP (2) | EP0785494B1 (ja) |
| JP (1) | JP3247402B2 (ja) |
| KR (1) | KR950003346B1 (ja) |
| DE (2) | DE69222379T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235194A (ja) * | 1993-12-31 | 1995-09-05 | Sgs Thomson Microelettronica Spa | 電圧レギュレータおよびそのプログラミング電圧供給方法とバイアス電流補正方法，および，メモリ・デバイス |
| JPH07287986A (ja) * | 1994-03-31 | 1995-10-31 | Sgs Thomson Microelectron Sa | 列電圧保持回路を有する集積回路メモリ |
| US5785450A (en) * | 1995-05-02 | 1998-07-28 | Yazaki Corporation | Structure for coupling steering wheel and rotary connector of vehicle |
| JP2001229687A (ja) * | 2000-02-03 | 2001-08-24 | Samsung Electronics Co Ltd | 電圧レギュレータ回路および半導体メモリ装置 |
| JP2013164886A (ja) * | 2012-02-10 | 2013-08-22 | Toppan Printing Co Ltd | 半導体集積回路 |
| JP2014038694A (ja) * | 2011-03-11 | 2014-02-27 | Ememory Technology Inc | プログラム電流クランプを有する不揮発性メモリ素子及び関連する方法 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3712083B2 (ja) * | 1995-11-28 | 2005-11-02 | 株式会社ルネサステクノロジ | 内部電源電位供給回路及び半導体装置 |
| JPH05182461A (ja) * | 1992-01-07 | 1993-07-23 | Nec Corp | 半導体メモリ装置 |
| JP3385622B2 (ja) * | 1992-01-30 | 2003-03-10 | 富士通株式会社 | スタティックｒａｍ |
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
| US5394077A (en) * | 1993-04-30 | 1995-02-28 | Kabushiki Kaisha Toshiba | Internal power supply circuit for use in a semiconductor device |
| US5367213A (en) * | 1993-06-09 | 1994-11-22 | Micron Semiconductor, Inc. | P-channel sense amplifier pull-up circuit incorporating a voltage comparator for use in DRAM memories having non-bootstrapped word lines |
| JP3305827B2 (ja) * | 1993-09-07 | 2002-07-24 | 株式会社東芝 | 半導体集積回路 |
| SG47058A1 (en) * | 1993-09-10 | 1998-03-20 | Intel Corp | Circuitry and method for selecting a drain programming voltage for a nonvolatile memory |
| EP0661716B1 (en) * | 1993-12-31 | 1999-07-21 | STMicroelectronics S.r.l. | Voltage regulator for non-volatile semiconductor memory devices |
| DE69325278T2 (de) * | 1993-12-31 | 1999-11-11 | St Microelectronics Srl | Nichtflüchtige, elektrisch programmierbare Halbleiterspeicheranordnung mit einem Spannungsregler |
| JP3563452B2 (ja) * | 1994-08-10 | 2004-09-08 | 株式会社東芝 | セル閾値分布検知回路およびセル閾値分布検知方法 |
| GB9417264D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Memory device |
| KR100218244B1 (ko) * | 1995-05-27 | 1999-09-01 | 윤종용 | 불휘발성 반도체 메모리의 데이터 독출회로 |
| CZ297910B6 (cs) * | 1995-06-07 | 2007-04-25 | Intel Corporation | Napetový spínací obvod |
| WO1997022971A1 (en) * | 1995-12-20 | 1997-06-26 | Intel Corporation | A negative voltage switch architecture for a nonvolatile memory |
| US5642310A (en) * | 1996-02-02 | 1997-06-24 | Integrated Silicon Solution Inc. | System and method for controlling source current and voltage during flash memory erase operations |
| EP0809256A3 (en) * | 1996-05-21 | 1999-04-14 | Information Storage Devices, Inc. | Method and circuit for linearized reading of analog floating gate storage cell |
| JP3519547B2 (ja) * | 1996-06-24 | 2004-04-19 | 株式会社東芝 | 中間電圧発生回路及びこれを有する不揮発性半導体メモリ |
| JP3039458B2 (ja) * | 1997-07-07 | 2000-05-08 | 日本電気株式会社 | 不揮発性半導体メモリ |
| EP0905898B1 (en) * | 1997-09-25 | 2002-10-30 | Siemens Aktiengesellschaft | An improved apparatus for current pulse generation in voltage down converters |
| TW420806B (en) * | 1998-03-06 | 2001-02-01 | Sanyo Electric Co | Non-volatile semiconductor memory device |
| JP3362661B2 (ja) * | 1998-03-11 | 2003-01-07 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3398039B2 (ja) * | 1998-03-26 | 2003-04-21 | 三洋電機株式会社 | 半導体メモリ装置の書き込み制御回路 |
| US6297671B1 (en) * | 1998-09-01 | 2001-10-02 | Texas Instruments Incorporated | Level detection by voltage addition/subtraction |
| US6128221A (en) * | 1998-09-10 | 2000-10-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Circuit and programming method for the operation of flash memories to prevent programming disturbances |
| US6028790A (en) * | 1999-01-07 | 2000-02-22 | Macronix International Co., Ltd. | Method and device for programming a non-volatile memory cell by controlling source current pulldown rate |
| US6452152B1 (en) * | 2000-02-22 | 2002-09-17 | Pixim, Inc. | Sense amplifier having a precision analog reference level for use with image sensors |
| DE10014385B4 (de) * | 2000-03-23 | 2005-12-15 | Infineon Technologies Ag | CMOS-Spannungsteiler |
| FR2838840B1 (fr) * | 2002-04-23 | 2005-04-01 | St Microelectronics Sa | Comparateur de tension d'alimentation |
| DE60226987D1 (de) * | 2002-12-30 | 2008-07-17 | St Microelectronics Srl | Verfahren zur Stabilisierung der Drain-Spannung in einem nichtflüchtigen Speicher mit mehreren Zuständen und zugehörige Speichervorrichtung |
| US7180123B2 (en) * | 2003-07-21 | 2007-02-20 | Macronix International Co., Ltd. | Method for programming programmable eraseless memory |
| US6933769B2 (en) * | 2003-08-26 | 2005-08-23 | Micron Technology, Inc. | Bandgap reference circuit |
| US7154794B2 (en) * | 2004-10-08 | 2006-12-26 | Lexmark International, Inc. | Memory regulator system with test mode |
| JP5259505B2 (ja) | 2009-06-26 | 2013-08-07 | 株式会社東芝 | 半導体記憶装置 |
| JP6205238B2 (ja) | 2013-10-25 | 2017-09-27 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4630238A (en) * | 1983-10-14 | 1986-12-16 | Fujitsu Limited | Semiconductor memory device |
| EP0187375B1 (en) * | 1984-12-25 | 1991-07-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US4847550A (en) * | 1987-01-16 | 1989-07-11 | Hitachi, Ltd. | Semiconductor circuit |
| US4837459A (en) * | 1987-07-13 | 1989-06-06 | International Business Machines Corp. | CMOS reference voltage generation |
| JPH081759B2 (ja) * | 1987-11-24 | 1996-01-10 | 株式会社東芝 | 不揮発性メモリ |
| US4858186A (en) * | 1988-01-12 | 1989-08-15 | Intle Corporation | A circuit for providing a load for the charging of an EPROM cell |
| KR910007785B1 (ko) * | 1988-12-20 | 1991-10-02 | 삼성전자 주식회사 | 전원공급전압 변동에 대해 안정한 씨모스 입력 버퍼회로 |
| JPH0814993B2 (ja) * | 1989-01-13 | 1996-02-14 | 株式会社東芝 | 半導体記憶装置 |
| GB8913439D0 (en) * | 1989-06-12 | 1989-08-02 | Inmos Ltd | Current mirror circuit |
| JP2595781B2 (ja) * | 1990-07-13 | 1997-04-02 | 日本電気株式会社 | 半導体記憶装置 |
-
1991
- 1991-07-25 JP JP18644091A patent/JP3247402B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-24 EP EP97102441A patent/EP0785494B1/en not_active Expired - Lifetime
- 1992-07-24 DE DE69222379T patent/DE69222379T2/de not_active Expired - Lifetime
- 1992-07-24 US US07/917,953 patent/US5253201A/en not_active Expired - Lifetime
- 1992-07-24 DE DE69230346T patent/DE69230346T2/de not_active Expired - Lifetime
- 1992-07-24 EP EP92112728A patent/EP0525679B1/en not_active Expired - Lifetime
- 1992-07-25 KR KR1019920013336A patent/KR950003346B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235194A (ja) * | 1993-12-31 | 1995-09-05 | Sgs Thomson Microelettronica Spa | 電圧レギュレータおよびそのプログラミング電圧供給方法とバイアス電流補正方法，および，メモリ・デバイス |
| JPH07287986A (ja) * | 1994-03-31 | 1995-10-31 | Sgs Thomson Microelectron Sa | 列電圧保持回路を有する集積回路メモリ |
| US5785450A (en) * | 1995-05-02 | 1998-07-28 | Yazaki Corporation | Structure for coupling steering wheel and rotary connector of vehicle |
| JP2001229687A (ja) * | 2000-02-03 | 2001-08-24 | Samsung Electronics Co Ltd | 電圧レギュレータ回路および半導体メモリ装置 |
| JP4707841B2 (ja) * | 2000-02-03 | 2011-06-22 | 三星電子株式会社 | 電圧レギュレータ回路および半導体メモリ装置 |
| JP2014038694A (ja) * | 2011-03-11 | 2014-02-27 | Ememory Technology Inc | プログラム電流クランプを有する不揮発性メモリ素子及び関連する方法 |
| JP2013164886A (ja) * | 2012-02-10 | 2013-08-22 | Toppan Printing Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0785494B1 (en) | 1999-11-24 |
| KR930003155A (ko) | 1993-02-24 |
| EP0785494A2 (en) | 1997-07-23 |
| DE69222379T2 (de) | 1998-02-19 |
| US5253201A (en) | 1993-10-12 |
| DE69230346T2 (de) | 2000-04-20 |
| EP0525679A3 (ja) | 1995-02-22 |
| DE69222379D1 (de) | 1997-10-30 |
| DE69230346D1 (de) | 1999-12-30 |
| EP0785494A3 (ja) | 1997-08-20 |
| JP3247402B2 (ja) | 2002-01-15 |
| KR950003346B1 (ko) | 1995-04-10 |
| EP0525679B1 (en) | 1997-09-24 |
| EP0525679A2 (en) | 1993-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 10 |