JP3305827B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3305827B2
JP3305827B2 JP22195993A JP22195993A JP3305827B2 JP 3305827 B2 JP3305827 B2 JP 3305827B2 JP 22195993 A JP22195993 A JP 22195993A JP 22195993 A JP22195993 A JP 22195993A JP 3305827 B2 JP3305827 B2 JP 3305827B2
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はセンスアンプを具備して
構成される記憶装置等の半導体集積回路に係り、特に、
同一の集積回路で外部電源電圧が異なる場合に、センス
アンプの充電による動作マージンの低下を防いだ半導体
集積回路に関する。
【０００２】
【従来の技術】従来、Ｐチャネル型トランジスタで構成
されるセンスアンプに対して、同一集積回路で低電圧
（例えば、３．３［Ｖ］）、並びに高電圧（例えば、５
［Ｖ］）の動作に適したソース充電特性を確保すること
は困難であった。
【０００３】電源電圧が高電圧側では、トランジスタの
駆動能力が高まるため、Ｐチャネル型センスアンプを駆
動する駆動回路の能力もアップし、Ｐチャネル型センス
アンプの充電速度が速くなる。この際、特に問題となる
のがＰチャネル型センスアンプを充電する時の充電ノイ
ズであり、この充電ノイズが非常に大きくなって回路の
誤動作を引き起こす等の重大な問題を生じていた。更
に、近年のダイナミックＲＡＭに代表されるような高集
積化と多ビット化により、一度に活性化されるセンスア
ンプの数が増大しており、ますます充電ノイズの影響が
深刻になってきている。
【０００４】電源電圧が低電圧側では、トランジスタの
駆動能力が低下し、Ｐチャネル型センスアンプの充電速
度が遅くなり、ダイナミックＲＡＭで言えば、セルデー
タのリストア時間の遅れに伴うサイクル時間の遅れ等の
問題が生じる。そこで低電圧側では、高電圧側に比べ、
Ｐチャネル型センスアンプの駆動能力を高めることが望
ましい。しかし、従来の回路では、このような特性を得
ることが困難であった。
【０００５】従来のＰチャネル型センスアンプに対する
充電回路用の基準電圧発生回路３０の一構成例を図６に
示す。
【０００６】一端が電源電圧Ｖccに接続された抵抗Ｒ２
０と、抵抗Ｒ２０に直列に接続された抵抗Ｒ２１と、抵
抗Ｒ２１にアノードを、接地電位Ｖssにカソードをそれ
ぞれ接続したダイオードＤ２１とで構成されている。ま
た、本回路の基準電圧ＶB は抵抗Ｒ２０と抵抗Ｒ２１の
中間ノードより取り出されている。
【０００７】基準電圧ＶB は、図２（ａ）に示すよう
に、Ｐチャネル型センスアンプの駆動回路に供給され
る。
【０００８】図２（ａ）における駆動回路では、Ｐチャ
ネル型センスアンプ１０の活性化信号φs が”Ｌ”レベ
ルの時には、Ｎチャネル型トランジスタＮ３０はカット
オフ状態、Ｐチャネル型トランジスタＰ３０はオン状態
となる。従って、Ｐチャネル型トランジスタＰ３１及び
Ｐ３２のゲート電圧がＶccとなるために、該トランジス
タＰ３１及びＰ３２はカットオフし、出力であるセンス
アンプ駆動信号φp には電荷が供給されない（フローテ
ィング状態）。
【０００９】次に、活性化信号φs が”Ｌ”レベルか
ら”Ｈ”レベルに遷移すると、Ｐチャネル型トランジス
タＰ３０がカットオフし、Ｎチャネル型トランジスタＮ
３０がオン状態となる。ここで、ノードＡの電位はＮチ
ャネル型トランジスタＮ３１のゲート電圧ＶB の値を調
節することにより、トランジスタＮ３１のコンダクタン
ス変化を利用し制御することができる。
【００１０】このように、従来の駆動回路では、基準電
圧ＶB の調節によってノードＡの電位を制御し、結果的
にＰチャネル型センスアンプ駆動用トランジスタＰ３２
のコンダクタンス変化により、Ｐチャネル型センスアン
プの充電能力が変化する。例えば、基準電圧ＶＢを高く
するとノードＡの電位が下がりＰチャネル型センスアン
プ駆動用トランジスタＰ３２のコンダクタンスが大きく
なる。つまり充電能力が高くなる。図２（ｂ）に、Ｐチ
ャネル型センスアンプ１０の回路図を示す。Ｐチャネル
型トランジスタＰ３３及びＰ３４のソースにセンスアン
プ駆動信号φpが接続されている。
【００１１】また、図６に示した基準電圧発生回路３０
の電源電圧Ｖccに対する基準電圧ＶB の変化を図７に示
す。電源電圧Ｖccを上げていくと、基準電圧ＶB はダイ
オードＤ２１のしきい値電圧までは電源電圧Ｖccとほぼ
同レベルとなり、該しきい値を越えると抵抗Ｒ２０及び
Ｒ２１の分圧比により、電源電圧Ｖccに追従して上昇す
る。
【００１２】本従来例の回路では、電源電圧Ｖccに比例
して基準電圧ＶB が上昇するため、低電圧側では充電速
度を遅くし、高電圧側ではより充電速度を速める作用を
する。前記理由から低電圧側ではサイクル時間等の遅れ
を冗長し高電圧側では充電ノイズを大きくする方向に働
く為動作マージンを下げてしまう。従って、上述のよう
な特性を有する基準電圧発生回路３０（図６）を用い
て、同一集積回路で低電圧時、並びに高電圧時に適した
Ｐチャネル型センスアンプ１０の充電特性を得ることが
困難であった。
【００１３】つまり、低電圧側での基準電圧ＶB は、電
源電圧Ｖccに追従して（ほぼ同電位で）上昇し、所望の
電源電圧に到達した時に、徐々に基準電圧ＶB のレベル
を下げるような特性を得ることが望まれる。
【００１４】
【発明が解決しようとする課題】以上のように、従来の
半導体集積回路では、電源電圧に比例してセンスアンプ
駆動用の基準電圧が上昇し動作マージンを下げる方向に
働くので、同一集積回路で低電圧時、並びに高電圧時に
適したセンスアンプの充電特性を得ることが難かしかっ
た。
【００１５】本発明は、上記問題点を解決するもので、
同一の集積回路で特に外部電源電圧が異なる場合にも、
電荷供給回路の駆動能力を電源電圧と逆依存の関係で制
御することにより、電荷供給回路の充電による動作マー
ジンの低下を防いだ半導体集積回路を提供することを目
的とする。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、図１及び図２に示す如く、
電荷供給回路１０と、前記電荷供給回路１０の駆動能力
を電源電圧Ｖccと逆依存の関係で制御する制御手段２０
とを具備することである。
【００１７】また、本発明の第２の特徴は、請求項１に
記載の半導体集積回路において、前記制御手段２０は、
前記電源電圧Ｖccが低電圧の時には前記電荷供給回路と
してのセンスアンプ１０の充電能力を高め、前記電源電
圧Ｖccが高電圧の時には前記センスアンプ１０の充電能
力を低電圧時と比較して抑制することである。
【００１８】また、本発明の第３の特徴は、請求項２に
記載の半導体集積回路において、前記制御手段２０は、
前記低電圧時と高電圧時の切り替わり点の近傍では、特
性上で不連続点が現われないようアナログ的に変化させ
ることである。
【００１９】更に、本発明の第４の特徴は、請求項２ま
たは３に記載の半導体集積回路において、前記制御手段
２０は、前記電源電圧を分圧する分圧抵抗Ｒ０１及びＲ
０２と、前記分圧抵抗Ｒ０１及びＲ０２間に接続される
トランジスタＮ０１とを具備し、前記トランジスタＮ０
１のゲートに前記電源電圧Ｖccの帰還をかけることであ
る。
【００２０】
【作用】本発明の第１、第２、及び第４の特徴の半導体
集積回路では、図２（ｂ）に示すようなＰチャネル型セ
ンスアンプ１０に対し、該センスアンプ１０のソースを
例えば図２（ａ）に示されるセンスアンプ駆動回路（制
御手段）２０により駆動する。更に、該センスアンプ駆
動回路２０の基準電圧ＶA またはＶD を、例えば図１
（ａ）及び（ｂ）、または図４に示す基準電圧発生回路
３０により生成するものである。
【００２１】即ち、同一集積回路で、特に外部電源電圧
Ｖccが異なる場合において、基準電圧発生回路３０は、
センスアンプ１０の充電能力を最適化するべく、センス
アンプを駆動するセンスアンプ駆動回路２０における基
準電圧として低電圧時と高電圧時とで異なる特性を備
え、センスアンプ駆動回路２０は、電源電圧Ｖccが低電
圧の時にはセンスアンプ１０の充電能力を高めてサイク
ル時間の遅れを抑制し得る方向に動作させ、また高電圧
時にはセンスアンプ１０の充電能力を低電圧時に比べて
抑制して充電ノイズによる誤動作を抑さえている。
【００２２】このように本発明によれば、同一の集積回
路で特に外部電源電圧が異なる場合にも、センスアンプ
の駆動能力を電源電圧と逆依存の関係で制御することに
より、センスアンプの充電による動作マージンの低下を
防ぐことができる。
【００２３】また、特に本発明の第３及び第４の特徴の
半導体集積回路では、低電圧時と高電圧時の切り替わり
点の近傍において、特性上に不連続点が現われないよう
に、実質的に制御手段（センスアンプ駆動回路）２０の
基準電圧をアナログ的に変化させており、これにより、
切り替わり点近傍における切り替わりノイズの発生やア
クセス時間が急激に変化すること等を防ぐことができ
る。
【００２４】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。
【００２５】（第１の実施例）図１（ａ）及び（ｂ）に
本発明の第１の実施例に係る半導体集積回路の構成図を
示す。尚、図１に示す回路は基準電圧発生回路３０であ
り、従来例と同様に、図２（ａ）に示すセンスアンプ駆
動回路２０に組み込まれるものであり、該センスアンプ
駆動回路２０は図２（ｂ）に示すセンスアンプ１０のＰ
チャネル型トランジスタＰ３３及びＰ３４のソースを駆
動するセンスアンプ駆動信号φp を生成する。
【００２６】本実施例の基準電圧発生回路３０は、図１
（ａ）及び（ｂ）に示す部分回路から構成されており、
図１（ａ）において、抵抗Ｒ０１及びＲ０２、Ｎチャネ
ル型トランジスタＮ０１、並びにダイオードＤ０１を備
え、また図１（ｂ）において、抵抗Ｒ０３及びＲ０４、
並びにＰチャネル型トランジスタＰ０１を備えて構成さ
れている。
【００２７】先ず図１（ａ）において、一端が電源電圧
Ｖccに接続された抵抗Ｒ０１と、該抵抗Ｒ０１の他端に
Ｎチャネル型トランジスタＮ０１のドレインが接続され
ている。該Ｎチャネル型トランジスタＮ０１のソースに
は抵抗Ｒ０２が接続され、該抵抗Ｒ０２の他端にはダイ
オードＤ０１のアノードが接続され、該ダイオードＤ０
１のカソードには接地電位が各々接続されている。基準
電圧ＶA は、抵抗Ｒ０１とＮチャネル型トランジスタＮ
０１との中間ノードより取り出している。
【００２８】また、Ｎチャネル型トランジスタＮ０１の
ゲート電圧には、図１（ｂ）に示される回路の出力電圧
ＶG が入力されている。図１（ｂ）の回路は、Ｐチャネ
ル型トランジスタＰ０１のソースに電源電圧Ｖccが接続
され、ドレインとゲート間は短絡されて抵抗Ｒ０３に接
続され、該抵抗Ｒ０３に直列に抵抗Ｒ０４が接地電位Ｖ
ssとの間に挿入されている。
【００２９】図１（ａ）及び（ｂ）における電源電圧Ｖ
ccに対する出力電圧ＶG 及び基準電圧ＶA の特性を図３
に示す。
【００３０】図１（ｂ）の回路の出力電圧ＶG の電源電
圧Ｖccに対する依存性は、電源電圧ＶccがＰチャネル型
トランジスタＰ０１のしきい値電圧よりも低い場合は、
Ｐチャネル型トランジスタＰ０１がカットオフしている
ため、出力電圧ＶG は接地電位Ｖssに等しくなる。電源
電圧ＶccがＰチャネル型トランジスタＰ０１のしきい値
電圧よりも高くなると、Ｐチャネル型トランジスタＰ０
１がオンし始めるため、出力電圧ＶG は抵抗Ｒ０３及び
Ｒ０４の分圧比（抵抗比）により電源電圧Ｖccに比例し
て上昇して行く。
【００３１】次に、基準電圧ＶA の電源電圧Ｖccに対す
る依存性は、Ｎチャネル型トランジスタＮ０１のゲート
電圧ＶG がしきい値電圧よりも低い場合は、Ｎチャネル
型トランジスタＮ０１はカットオフしているため、基準
電圧ＶA は電源電圧Ｖccに等しい値となる。Ｎチャネル
型トランジスタＮ０１のゲート電圧ＶG がしきい値電圧
よりも高くなると、Ｎチャネル型トランジスタＮ０１が
オンし始め、電源電圧ＶccがＰチャネル型トランジスタ
Ｐ０１のしきい値電圧以上の場合には、Ｎチャネル型ト
ランジスタＮ０１のゲート電圧が電源電圧Ｖccに比例し
てアナログ的に変化する。
【００３２】このため、Ｎチャネル型トランジスタＮ０
１のしきい値近傍では、Ｎチャネル型トランジスタＮ０
１のコンダクタンスが徐々に大きくなる。つまり前述の
理由により、Ｎチャネル型トランジスタＮ０１のしきい
値近傍では、抵抗Ｒ０１とＮチャネル型トランジスタＮ
０１のオン抵抗＋抵抗Ｒ０２の抵抗比により基準電圧Ｖ
A が変化する。該Ｎチャネル型トランジスタＮ０１のオ
ン抵抗はゲート電圧ＶG が高くなるにつれて徐々に減少
し、Ｎチャネル型トランジスタＮ０１が完全にオン状態
になり一定のオン抵抗を示すまで、基準電圧ＶA は実質
的にアナログ的に下がって行く。
【００３３】更に、電源電圧Ｖccを高くすると、Ｎチャ
ネル型トランジスタＮ０１のオン抵抗が抵抗Ｒ０１及び
Ｒ０２に比較して無視でき得る程度に小さいとすれば、
基準電圧ＶA は、従来の基準電圧発生回路と同様に、ダ
イオードＤ０１のしきい値電圧と、抵抗Ｒ０１と抵抗Ｒ
０２の抵抗比によって決定される。
【００３４】以上のように、本実施例における基準電圧
ＶA は、電源電圧Ｖccが低電圧側ではほぼ電源電圧Ｖcc
と等しい値が得られ、また、所望の電圧よりも高い高電
圧側では、低電圧側に比べて基準電圧ＶA を低く抑さえ
られる。即ち、電源電圧Ｖcc応じて２つの特性を有する
こととなる。
【００３５】つまり、電源電圧Ｖccが低電圧側にある時
には、Ｐチャネル型センスアンプ１０の駆動回路の基準
電圧であるＶA が高いため、Ｐチャネル型センスアンプ
１０の充電速度を速める方向に働き、低電圧側で顕著な
Ｐチャネル型センスアンプ１０の充電速度の遅れを小さ
くし、ダイナミックＲＡＭ（ＤＲＡＭ）で言えば、セル
データのリストア時間の短縮によるサイクル時間の短縮
が図れる。
【００３６】また、電源電圧Ｖccが高電圧側にある時に
は、Ｐチャネル型センスアンプ１０の充電速度を抑制
し、特に高電圧側で重大な問題となっている充電ノイズ
の影響による誤動作等を抑さえることができる。更に、
低電圧側と高電圧側での切り替わり点での不連続点の問
題は、基準電圧ＶA が急峻に変化するのではなく、実質
的にアナログ的に変化するので、動作上での影響が無視
できるレベルとなる。
【００３７】（第２の実施例）図４に本発明の第２の実
施例に係る半導体集積回路の構成図を示す。同図の回路
は、第１の実施例と同様に、図２（ａ）に示すセンスア
ンプ駆動回路２０に組み込まれる基準電圧発生回路３０
であり、該センスアンプ駆動回路２０は図２（ｂ）に示
すセンスアンプ１０のＰチャネル型トランジスタＰ３３
及びＰ３４のソースを駆動するセンスアンプ駆動信号φ
p を生成する。
【００３８】図４において、本実施例の基準電圧発生回
路３０は、抵抗Ｒ１１、Ｒ１２、及びＲ１３、Ｎチャネ
ル型トランジスタＮ１１、並びにダイオードＤ１１を備
えて構成されている。
【００３９】一端が電源電圧Ｖccに接続された抵抗Ｒ１
１と、直列に抵抗Ｒ１２が挿入されている。該抵抗Ｒ１
２の他端にはＮチャネル型トランジスタＮ１１のドレイ
ンが接続され、該Ｎチャネル型トランジスタＮ１１のソ
ースに抵抗Ｒ１３が接続されている。また該抵抗Ｒ１３
の他端には、ダイオードＤ１１のアノードが接続され、
該ダイオードＤ１１のカソードは接地電位Ｖssに接続さ
れている。更に、抵抗Ｒ１１と抵抗Ｒ１２の接続点は、
Ｎチャネル型トランジスタＮ１１のゲートに接続されて
いる。また当該基準電圧発生回路３０の出力である基準
電圧ＶD は、Ｎチャネル型トランジスタＮ１１のドレイ
ンから取り出される。
【００４０】基準電圧発生回路３０における電源電圧Ｖ
ccに対する基準電圧ＶD 、並びに抵抗Ｒ１１と抵抗Ｒ１
２の接続点の電位ＶA1の特性を図５に示す。
【００４１】先ず、電源電圧Ｖccが低電圧時でＮチャネ
ル型トランジスタＮ１１のゲート電圧ＶA1がＮチャネル
型トランジスタＮ１１のしきい値よりも低い場合には、
Ｎチャネル型トランジスタＮ１１がカットオフしている
ため、基準電圧ＶD は電源電圧Ｖccにほぼ等しい値が得
られる。
【００４２】電源電圧Ｖccが高くなり、前記Ｎ１１のゲ
ート電圧ＶA1がＮチャネル型トランジスタＮ１１のしき
い値電圧よりも高くなると、Ｎチャネル型トランジスタ
Ｎ１１が徐々にオンし始める。この境界領域では、Ｎチ
ャネル型トランジスタＮ１１のコンダクタンスが徐々に
大きくなる（抵抗が小さくなる）。この時の基準電圧Ｖ
D は、抵抗Ｒ１１、Ｒ１２、及びＲ１３と、Ｎチャネル
型トランジスタＮ１１の抵抗成分の抵抗比と、ダイオー
ドＤ１１のしきい値によって決定されるので、電源電圧
Ｖccが上昇しＮチャネル型トランジスタＮ１１が完全に
オン状態になるまで、基準電圧ＶD は電源電圧Ｖccの上
昇に反して下がる特性を示す。
【００４３】更に、電源電圧Ｖccが高電圧側では、Ｎチ
ャネル型トランジスタＮ１１が完全にオン状態になって
いるため、抵抗Ｒ１１、Ｒ１２、及びＲ１３に対してＮ
チャネル型トランジスタＮ１１のオン抵抗が無視し得る
値であるとすれば、基準電圧ＶD は、抵抗（Ｒ１１＋Ｒ
１２）と抵抗Ｒ１３の抵抗比と、ダイオードＤ１１のし
きい値によって決まる。従って高電圧側では、基準電圧
ＶD は前記抵抗の分圧比により、電源電圧Ｖccに伴って
僅かに上昇する特性を示す（抵抗比により可変）。
【００４４】また本実施例の基準電圧発生回路３０の特
徴の１つとして、抵抗Ｒ１１と抵抗Ｒ１２の抵抗比を変
えることにより、容易に低電圧側と高電圧側との切り替
わりポイントをシフトすることが可能である。例えば、
抵抗Ｒ１２に対して抵抗Ｒ１１の抵抗比を高めに設定し
ていくことにより、切り替わりポイントを高電圧側にシ
フトさせることができる。
【００４５】以上のように、本実施例における基準電圧
ＶD は、電源電圧Ｖccが低電圧側ではほぼ電源電圧Ｖcc
と等しい値が得られ、また、所望の電圧よりも高い高電
圧側では、低電圧側に比べて基準電圧ＶD を低く抑さえ
られる。即ち、電源電圧Ｖcc応じて２つの特性を有する
こととなる。
【００４６】つまり、電源電圧Ｖccが低電圧側にある時
には、Ｐチャネル型センスアンプ１０の駆動回路の基準
電圧であるＶD が高いため、Ｐチャネル型センスアンプ
１０の充電速度を速める方向に働き、低電圧側で顕著な
Ｐチャネル型センスアンプ１０の充電速度の遅れを小さ
くし、ダイナミックＲＡＭ（ＤＲＡＭ）で言えば、セル
データのリストア時間の短縮によるサイクル時間の短縮
が図れる。
【００４７】また、電源電圧Ｖccが高電圧側にある時に
は、Ｐチャネル型センスアンプ１０の充電速度を抑制
し、特に高電圧側で重大な問題となっている充電ノイズ
の影響による誤動作等を抑さえることができる。更に、
低電圧側と高電圧側での切り替わり点での不連続点の問
題は、基準電圧ＶD が急峻に変化するのではなく、実質
的にアナログ的に変化するので、動作上での影響が無視
できるレベルとなる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
同一集積回路で、特に外部電源電圧が異なる場合におい
て、センスアンプの充電能力を最適化するべく、センス
アンプを駆動する制御手段における基準電圧として低電
圧時と高電圧時とで異なる特性を備え、電源電圧が低電
圧の時にはセンスアンプの充電能力を高めてサイクル時
間の遅れを抑制し得る方向に動作させ、また高電圧時に
はセンスアンプの充電能力を低電圧時に比べて抑制して
充電ノイズによる誤動作を抑さえることとしたので、セ
ンスアンプの充電による動作マージンの低下を防ぎ得る
半導体集積回路を提供することができる。
【００４９】また、低電圧時と高電圧時の切り替わり点
の近傍において、特性上に不連続点が現われないよう
に、実質的に制御手段の基準電圧をアナログ的に変化さ
せることにより、切り替わり点近傍における切り替わり
ノイズの発生やアクセス時間が急激に変化すること等を
防ぐことができる。
【図面の簡単な説明】
【図１】図１（ａ）及び（ｂ）は本発明の第１の実施例
に係る半導体集積回路におけるセンスアンプ駆動回路の
基準電圧発生回路の回路図である。
【図２】図２（ａ）はセンスアンプ駆動回路の回路構成
図、図２（ｂ）はセンスアンプの回路図である。
【図３】第１の実施例の基準電圧発生回路の電源電圧Ｖ
ccに対する出力電圧ＶG 及び基準電圧ＶA の特性図であ
る。
【図４】本発明の第２の実施例に係る半導体集積回路に
おけるセンスアンプ駆動回路の基準電圧発生回路の回路
図である。
【図５】第２の実施例の基準電圧発生回路における電源
電圧Ｖccに対する基準電圧ＶD、並びに抵抗Ｒ１１と抵
抗Ｒ１２の接続点の電位ＶA1の特性図である。
【図６】従来のＰチャネル型センスアンプに対する充電
回路用の基準電圧発生回路の構成図である。
【図７】従来の基準電圧発生回路における電源電圧Ｖcc
に対する基準電圧ＶB の特性図である。
【符号の説明】
１０ センスアンプ ２０ センスアンプ駆動回路（制御手段） ３０ 基準電圧発生回路 Ｖcc 電源電圧 Ｖss 接地電位 ＶA 基準電圧 ＶG 図１（ｂ）の回路の出力電圧 Ｒ０１，Ｒ０２，Ｒ０３，Ｒ０４ 抵抗 Ｎ０１ Ｎチャネル型トランジスタ Ｄ０１ ダイオード Ｐ０１ Ｐチャネル型トランジスタ ＶD 基準電圧 ＶA1 抵抗Ｒ１１と抵抗Ｒ１２の接続点の電位 Ｒ１１，Ｒ１２，Ｒ１３ 抵抗 Ｎ１１ Ｎチャネル型トランジスタ Ｄ１１ ダイオード φs Ｐチャネル型センスアンプの活性化信号 φp センスアンプ駆動信号 Ｎ３０，Ｎ３１ Ｎチャネル型トランジスタ Ｐ３０，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４ Ｐチャネル
型トランジスタ ＶB 基準電圧 Ｒ２０，Ｒ２１ 抵抗 Ｄ２１ ダイオード
フロントページの続き (72)発明者 村岡 一芳 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン ター内 (56)参考文献 特開 平５−109276（ＪＰ，Ａ) 特開 平４−243092（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/409

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 センスアンプと、 前記センスアンプに接続され、前記センスアンプに駆動
    信号を供給する駆動回路と、 前記駆動回路に接続され、前記駆動信号を調整するため
    の基準電圧を生成して、前記基準電圧を前記駆動回路に
    供給する基準電圧発生回路と、 を備え、 前記基準電圧発生回路は、 電源電圧を分圧したゲート電圧をゲートに印加するトラ
    ンジスタと、 前記トランジスタと前記電源電圧との間に直列に接続さ
    れる抵抗とを含み、前記トランジスタと前記抵抗との間
    から、前記抵抗に対する前記トランジスタの抵抗成分の
    比に対応した前記基準電圧が取り出され、前記基準電圧
    は、前記ゲート電圧が前記トランジスタのしきい値より
    も低い場合には、前記電源電圧の上昇に比例して上昇し
    前記センスアンプの充電速度を速め、前記ゲート電圧が
    前記しきい値を超えた場合は、前記電源電圧の上昇に反
    比例して下降し前記センスアンプの充電速度を抑制する
    ことを特徴とする半導体集積回路。
  2. 【請求項２】 センスアンプと、 前記センスアンプに接続され、前記センスアンプに駆動
    信号を供給する駆動回路と、 前記駆動回路に接続され、前記駆動信号を調整するため
    の基準信号を生成して、この基準信号を前記駆動回路に
    供給する基準電圧発生回路と、 を備え、 前記基準電圧発生回路は、 第１のトランジスタと、 前記第１のトランジスタと第１の電源電圧との間に直列
    に接続される第１の抵抗と、 前記第１のトランジスタと第１の接地電圧との間で、当
    該トランジスタおよび前記第１の抵抗と直列に接続され
    る第２の抵抗とを含み、前記第１のトランジスタと前記
    第１の抵抗との間から、前記基準電圧が取り出されて、
    前記駆動回路に供給され、 第３の抵抗と、 前記第３の抵抗と第２の接地電圧との間に直列に接続さ
    れた第４の抵抗と、 前記第３の抵抗と第２の電源電圧との間に直列に接続さ
    れた第２のトランジスタとを備える第２回路をさらに含
    み、前記第３抵抗と第４抵抗の間から取り出される電圧
    が、前記第１トランジスタのゲートに印加されることを
    特徴とする半導体集積回路。
  3. 【請求項３】 センスアンプと、 前記センスアンプに接続され、前記センスアンプに駆動
    信号を供給する駆動回路と、 前記駆動回路に接続され、前記駆動信号を調整するため
    の基準信号を生成して、この基準信号を前記駆動回路に
    供給する基準電圧発生回路と、 を備え、 前記基準電圧発生回路は、 第１のトランジスタと、 前記第１のトランジスタと第１の電源電圧との間に直列
    に接続される第１の抵抗と、 前記第１のトランジスタと第１の接地電圧との間で、当
    該トランジスタおよび前記第１の抵抗と直列に接続され
    る第２の抵抗とを含み、前記第１のトランジスタと前記
    第１の抵抗との間から、前記基準電圧が取り出されて、
    前記駆動回路に供給され、 前記第１の抵抗と前記電源電圧との間に直列に接続され
    た第３の抵抗をさらに含み、前記第１の抵抗と前記第３
    の抵抗との間から取り出される電圧が、前記第１トラン
    ジスタのゲートに印加されることを特徴とする半導体集
    積回路。
  4. 【請求項４】 前記基準電圧発生回路は、前記第２の抵
    抗と、前記接地電圧との間に直列に接続されたダイオー
    ドをさらに有することを特徴とする請求項２又は請求項
    ３に記載の半導体集積回路。
  5. 【請求項５】 センスアンプに接続し前記センスアンプ
    を駆動する駆動回路 に接続可能であり、基準電圧を前記
    駆動回路に供給可能である基準電圧発生回路であって、 電源電圧を分圧したゲート電圧をゲートに印加するトラ
    ンジスタと、 前記トランジスタと前記電源電圧との間に直列に接続さ
    れる抵抗とを含み、前記トランジスタと前記抵抗との間
    から、前記抵抗に対する前記トランジスタの抵抗成分の
    比に対応した前記基準電圧が取り出され、 前記基準電圧は、前記ゲート電圧が、前記トランジスタ
    のしきい値よりも低い場合には、前記電源電圧の上昇に
    比例して上昇し、前記センスアンプの充電速度を速め、
    前記ゲート電圧が前記しきい値を超えた場合は、前記電
    源電圧の上昇に反比例して下降し、前記センスアンプの
    充電速度を抑制することを特徴とする基準電圧発生回
    路。
  6. 【請求項６】 第１回路と、第２回路とを含む基準電圧
    発生回路であって、前記第１回路は、 第１トランジスタと、 前記第１トランジスタと電源電圧との間に直列に接続さ
    れる第１の抵抗と、 前記第１トランジスタと接地電圧との間で、当該第１ト
    ランジスタおよび第１抵抗と直列に接続される第２の抵
    抗とを含み、 前記第２回路は、 第３の抵抗と、 前記第３の抵抗の一端と前記接地電圧との間に直列に接
    続された第４の抵抗と、 前記第３の抵抗の他端と前記電源電圧との間に直列に接
    続され、前記第３抵抗の前記他端にゲートが接続される
    第２のトランジスタとを含み、前記第２回路の第３抵抗
    と第４抵抗の間から取り出される電圧が、前記第１回路
    の第１トランジスタのゲートに印加され、前記第１回路
    の第１トランジスタと第１抵抗の間から、前記第１抵抗
    に対する、前記第１トランジスタおよび第２抵抗の抵抗
    比に応じた基準電圧が取り出されることを特徴とする基
    準電圧発生回路。
  7. 【請求項７】 センスアンプに接続し前記センスアンプ
    を駆動する駆動回路 に接続可能であり、基準電圧を前記
    駆動回路に供給可能である基準電圧発生回路であって、 トランジスタと、 前記トランジスタと電源電圧との間に直列に接続される
    第１の抵抗と、 前記トランジスタと第１の接地電圧との間で、前記トラ
    ンジスタおよび第１抵抗と直列に接続される第２の抵抗
    とを含み、 前記第１の抵抗と前記電源電圧との間に直列に接続され
    た第３の抵抗をさらに含み、前記第１の抵抗と前記第３
    の抵抗との間から取り出されるゲート電圧が、前記トラ
    ンジスタのゲートに印加され、前記第１抵抗と前記トラ
    ンジスタとの間から、前記第１抵抗と第３抵抗の和に対
    する、前記トランジスタの抵抗成分と第２抵抗との和の
    抵抗比に応じた前記基準電圧が取り出され、 前記基準電圧は、前記ゲート電圧が、前記トランジスタ
    のしきい値よりも低い場合には、前記電源電圧の上昇に
    比例して上昇し、前記センスアンプの充電速度を速め、
    前記ゲート電圧が前記しきい値を超えた場合は、前記電
    源電圧の上昇に反比例して下降し、前記センスアンプの
    充電速度を抑制することを特徴とする基準電圧発生回
    路。
  8. 【請求項８】 前記第２の抵抗と前記接地電圧との間に
    直列に接続されたダイオードをさらに有することを特徴
    とする請求項６又は請求項７に記載の基準電圧発生回
    路。
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Publication number Priority date Publication date Assignee Title
JP3589557B2 (ja) * 1997-12-24 2004-11-17 シャープ株式会社 センスアンプ回路
JP2000243082A (ja) * 1999-02-17 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
KR100347067B1 (ko) * 1999-12-06 2002-08-03 삼성전자 주식회사 안정된 읽기 동작을 수행하는 반도체 메모리 장치
US7298182B2 (en) * 2004-06-15 2007-11-20 Infineon Technologies Ag Comparator using differential amplifier with reduced current consumption
KR100863025B1 (ko) * 2007-08-08 2008-10-13 주식회사 하이닉스반도체 반도체 집적 회로의 전압 공급 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3702943A (en) * 1971-11-05 1972-11-14 Rca Corp Field-effect transistor circuit for detecting changes in voltage level
JPS55149871A (en) * 1978-07-31 1980-11-21 Fujitsu Ltd Line voltage detector
JPS61272964A (ja) * 1985-05-28 1986-12-03 Fujitsu Ltd 半導体抵抗素子
JP2674669B2 (ja) * 1989-08-23 1997-11-12 株式会社東芝 半導体集積回路
US5170077A (en) * 1990-09-14 1992-12-08 Texas Instruments Incorporated Voltage level detecting circuit
EP0496277B1 (en) * 1991-01-23 1997-12-29 Texas Instruments Deutschland Gmbh Output stage for a digital circuit
JP3247402B2 (ja) * 1991-07-25 2002-01-15 株式会社東芝 半導体装置及び不揮発性半導体記憶装置
US5420798A (en) * 1993-09-30 1995-05-30 Macronix International Co., Ltd. Supply voltage detection circuit

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