JPH10233092A - 半導体メモリ装置の高速感知増幅機 - Google Patents
半導体メモリ装置の高速感知増幅機Info
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- JPH10233092A JPH10233092A JP8356736A JP35673696A JPH10233092A JP H10233092 A JPH10233092 A JP H10233092A JP 8356736 A JP8356736 A JP 8356736A JP 35673696 A JP35673696 A JP 35673696A JP H10233092 A JPH10233092 A JP H10233092A
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Abstract
(57)【要約】
【課題】 本発明に伴う半導体メモリ装置の高速感知増
幅機は、それを構成するトランジスタのバックバイアス
電圧で基板電圧及び基底電圧を選択し、トランジスタ等
の閾電圧が可変となるよう電圧制御信号に応答するスイ
ッチ素子を利用する半導体メモリ装置の高速感知増幅機
に関する。 【解決手段】 メモリセル等と接続された真偽及び補数
のビットラインを備えた半導体メモリ装置において、前
記真偽及び補数のビットラインにクロスカップルされた
高電位電圧信号を共通的に入力し、前記真偽及び補数の
ビットライン上のデータ等を増幅するための第１及び第
２ＰＭＯＳトランジスタと、前記真偽及び補数のビット
ラインにクロスカップルされ低電位電圧信号を共通的に
入力し、前記真偽及び補数のビットライン上のデータ等
を増幅するための第１及び第２ＮＭＯＳトランジスタ
と、電圧制御信号に応答し前記第１及び第２ＮＭＯＳト
ランジスタのバックバイアス電圧を調節して前記第１及
び第２ＮＭＯＳトランジスタ等の閾電圧が可変となるよ
うにする電圧調節手段を備える。
幅機は、それを構成するトランジスタのバックバイアス
電圧で基板電圧及び基底電圧を選択し、トランジスタ等
の閾電圧が可変となるよう電圧制御信号に応答するスイ
ッチ素子を利用する半導体メモリ装置の高速感知増幅機
に関する。 【解決手段】 メモリセル等と接続された真偽及び補数
のビットラインを備えた半導体メモリ装置において、前
記真偽及び補数のビットラインにクロスカップルされた
高電位電圧信号を共通的に入力し、前記真偽及び補数の
ビットライン上のデータ等を増幅するための第１及び第
２ＰＭＯＳトランジスタと、前記真偽及び補数のビット
ラインにクロスカップルされ低電位電圧信号を共通的に
入力し、前記真偽及び補数のビットライン上のデータ等
を増幅するための第１及び第２ＮＭＯＳトランジスタ
と、電圧制御信号に応答し前記第１及び第２ＮＭＯＳト
ランジスタのバックバイアス電圧を調節して前記第１及
び第２ＮＭＯＳトランジスタ等の閾電圧が可変となるよ
うにする電圧調節手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリにおい
てビットライン上にデータを感知増幅する感知増幅機に
関し、特にＮＭＯＳ感知増幅機のクロス接続の閾電圧を
センシングの開始前に接地に転換させ、前記ビットライ
ン上のデータを高速に感知増幅することができる半導体
メモリ装置の高速感知増幅機に関する。
てビットライン上にデータを感知増幅する感知増幅機に
関し、特にＮＭＯＳ感知増幅機のクロス接続の閾電圧を
センシングの開始前に接地に転換させ、前記ビットライ
ン上のデータを高速に感知増幅することができる半導体
メモリ装置の高速感知増幅機に関する。
【０００２】
【従来の技術】前記感知増幅機は、メモリセルから出力
したビットライン上のデータ、又は前記メモリセルに記
録される前記ビットライン上のデータを感知増幅するた
めＮＭＯＳトランジスタを利用する。しかし、前記ＮＭ
ＯＳトランジスタ等は基板電圧を常に供給されることに
より前記ビットライン上のデータを一定限界以上に速や
かに増幅することができなかった。このような問題点を
図１を参照し詳細に説明することにする。
したビットライン上のデータ、又は前記メモリセルに記
録される前記ビットライン上のデータを感知増幅するた
めＮＭＯＳトランジスタを利用する。しかし、前記ＮＭ
ＯＳトランジスタ等は基板電圧を常に供給されることに
より前記ビットライン上のデータを一定限界以上に速や
かに増幅することができなかった。このような問題点を
図１を参照し詳細に説明することにする。
【０００３】図１を参照すれば、通常の感知増幅機が適
用された半導体メモリが説明されている。図１におい
て、通常の感知増幅機は真偽及び補数のビットライン
（ＢＬ／ＢＬ）にクロスカップル（Cross Coupled ）さ
れ、高電位電圧信号（ＲＴＯ）を共通的に入力する第１
及び第２ＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２）を備
える。前記第１及び第２ＰＭＯＳトランジスタ（ＭＰ
１，ＭＰ２）はメモリセル（１０）に再度貯蔵されるデ
ータを増幅する機能を果す。前記メモリセル（１０）は
ワードライン（ＷＬ）からの信号に応答する第１ＮＭＯ
Ｓトランジスタ（ＭＮ１）と、前記第１ＮＭＯＳトラン
ジスタ（ＭＮ１）と共に前記真偽のビットライン（Ｂ
Ｌ）及びセルプレート電位（Cell Plate Voltage,Vcp）
の間に直列接続されたセルキャパシタ（Ｃｓ）で構成さ
れる。また、真偽のビットライン（ＢＬ）及び基底電位
（Ｖｓｓ）の間に接続された第１ラインキャパシタ（Ｃ
ｂｌ１）と、前記補数のビットライン（／ＢＬ）及び前
記基底電位（Ｖｓｓ）の間に接続された第２ラインキャ
パシタ（Ｃｂｌ２）は前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）にそれぞれ存在するキャパシタ成分を
モデリングしたものである。
用された半導体メモリが説明されている。図１におい
て、通常の感知増幅機は真偽及び補数のビットライン
（ＢＬ／ＢＬ）にクロスカップル（Cross Coupled ）さ
れ、高電位電圧信号（ＲＴＯ）を共通的に入力する第１
及び第２ＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２）を備
える。前記第１及び第２ＰＭＯＳトランジスタ（ＭＰ
１，ＭＰ２）はメモリセル（１０）に再度貯蔵されるデ
ータを増幅する機能を果す。前記メモリセル（１０）は
ワードライン（ＷＬ）からの信号に応答する第１ＮＭＯ
Ｓトランジスタ（ＭＮ１）と、前記第１ＮＭＯＳトラン
ジスタ（ＭＮ１）と共に前記真偽のビットライン（Ｂ
Ｌ）及びセルプレート電位（Cell Plate Voltage,Vcp）
の間に直列接続されたセルキャパシタ（Ｃｓ）で構成さ
れる。また、真偽のビットライン（ＢＬ）及び基底電位
（Ｖｓｓ）の間に接続された第１ラインキャパシタ（Ｃ
ｂｌ１）と、前記補数のビットライン（／ＢＬ）及び前
記基底電位（Ｖｓｓ）の間に接続された第２ラインキャ
パシタ（Ｃｂｌ２）は前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）にそれぞれ存在するキャパシタ成分を
モデリングしたものである。
【０００４】また、通常の感知増幅機は前記真偽及び補
数のビットライン（ＢＬ，／ＢＬ）にクロスカップルさ
れ低電位電圧信号（／ＳＢ）を共通的に入力する第２及
び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）をさら
に備える。前記第２及び第３ＮＭＯＳトランジスタ（Ｍ
Ｎ２，ＭＮ３）はメモリセル（１０）から出力した前記
ビットライン等（ＢＬ，／ＢＬ）上のデータを増幅し、
増幅されたデータが第４及び第５ＮＭＯＳトランジスタ
（ＭＮ４，ＭＮ５）を経て真偽及び補数のデータライン
等（ＤＢ，／ＤＢ）側を伝送するようにする機能を果
す。前記第２及び第３ＮＭＯＳトランジスタ（ＭＮ２，
ＭＮ３）はＰ型ウェル（Well）に形成されバックバイア
ス電圧として基板電圧（Ｖｂｂ）を供給される。前記基
板電圧（Ｖｂｂ）は基底電位（Ｖｓｓ）より高い電位を
有する。データの感知増幅時に前記基板電圧（Ｖｂｂ）
のバックバイアス電圧を供給されることにより、前記第
２及び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）は
前記真偽及び補数のビットライン（ＢＬ，／ＢＬ）上の
データを速やかに感知増幅することができない。これ
は、前記基板電圧により前記第２及び第３ＮＭＯＳトラ
ンジスタ（ＭＮ２，ＭＮ３）の閾電圧（ＶT ）が高くな
ることに基づく。これを詳細に説明すれば、次の通りで
ある。
数のビットライン（ＢＬ，／ＢＬ）にクロスカップルさ
れ低電位電圧信号（／ＳＢ）を共通的に入力する第２及
び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）をさら
に備える。前記第２及び第３ＮＭＯＳトランジスタ（Ｍ
Ｎ２，ＭＮ３）はメモリセル（１０）から出力した前記
ビットライン等（ＢＬ，／ＢＬ）上のデータを増幅し、
増幅されたデータが第４及び第５ＮＭＯＳトランジスタ
（ＭＮ４，ＭＮ５）を経て真偽及び補数のデータライン
等（ＤＢ，／ＤＢ）側を伝送するようにする機能を果
す。前記第２及び第３ＮＭＯＳトランジスタ（ＭＮ２，
ＭＮ３）はＰ型ウェル（Well）に形成されバックバイア
ス電圧として基板電圧（Ｖｂｂ）を供給される。前記基
板電圧（Ｖｂｂ）は基底電位（Ｖｓｓ）より高い電位を
有する。データの感知増幅時に前記基板電圧（Ｖｂｂ）
のバックバイアス電圧を供給されることにより、前記第
２及び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）は
前記真偽及び補数のビットライン（ＢＬ，／ＢＬ）上の
データを速やかに感知増幅することができない。これ
は、前記基板電圧により前記第２及び第３ＮＭＯＳトラ
ンジスタ（ＭＮ２，ＭＮ３）の閾電圧（ＶT ）が高くな
ることに基づく。これを詳細に説明すれば、次の通りで
ある。
【０００５】先ず、前記セルキャパシタ（Ｃｓ）に充電
された電圧（Ｖｓ）が３．３Ｖとし、また前記第１及び
第２ラインキャパシタ（Ｃｂｌ１，Ｃｂｌ２）にＶｄｄ
／２の電圧がフリーチャージされたと仮定する。この状
態で前記メモリセル（１０）からデータが出力されたと
すれば、ビットライン等（ＢＬ，／ＢＬ）間の電圧差
（ΔＶ）は次のように算出される。
された電圧（Ｖｓ）が３．３Ｖとし、また前記第１及び
第２ラインキャパシタ（Ｃｂｌ１，Ｃｂｌ２）にＶｄｄ
／２の電圧がフリーチャージされたと仮定する。この状
態で前記メモリセル（１０）からデータが出力されたと
すれば、ビットライン等（ＢＬ，／ＢＬ）間の電圧差
（ΔＶ）は次のように算出される。
【０００６】 V1={(Cs×Vs)+(Vdd/2×Cbl)} ÷(Cs+Cbl) V2=Vdd/2 ΔV={(Cs×Vs)+(Vdd/2×Cbl)} ÷(Cs+Cbl)-Vdd……（式１）
【０００７】ここで、前記Ｃｓ＝３０×１０-6Ｆ及びＣ
ｂｌ＝３００×１０-6Ｆとすれば、前記ΔＶは０．１８
Ｖになる。
ｂｌ＝３００×１０-6Ｆとすれば、前記ΔＶは０．１８
Ｖになる。
【０００８】また、前記第２及び第３ＮＭＯＳトランジ
スタ（ＭＮ２，ＭＮ３）のドレイン電流（Ｉｄ）は Id= μN Cox W/L[(VG-VT)VDS-Vdd/2] ……（式２）のよ
うになり、前記第２及び第３ＮＭＯＳトランジスタ（Ｍ
Ｎ２，ＭＮ３）の閾電圧（ＶT ）は VT= γ [(2| Φp|+|VSB|)1/2-(2|Φp|)1/2］……（式
３）であり、ここで前記γはボディエフェクト（Body E
ffect)であり（εs ｑＮａ）1/2 ／Ｃｏｘである。
スタ（ＭＮ２，ＭＮ３）のドレイン電流（Ｉｄ）は Id= μN Cox W/L[(VG-VT)VDS-Vdd/2] ……（式２）のよ
うになり、前記第２及び第３ＮＭＯＳトランジスタ（Ｍ
Ｎ２，ＭＮ３）の閾電圧（ＶT ）は VT= γ [(2| Φp|+|VSB|)1/2-(2|Φp|)1/2］……（式
３）であり、ここで前記γはボディエフェクト（Body E
ffect)であり（εs ｑＮａ）1/2 ／Ｃｏｘである。
【０００９】
【発明が解決しようとする課題】前記（式２）で閾電圧
（ＶT ）は（式３）でのように、バックバイアス電圧に
従いボディエフェクト（γ）の函数に与えられることに
なる。従って、前記第２及び第３ＮＭＯＳトランジスタ
（ＭＮ２，ＭＮ３）の閾電圧（ＶT ）は前記バックバイ
アス電圧が高くなるに従い大きくなり、これに従い前記
第２及び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）
のドレイン電流（Ｉｄ）が低減することになる。これに
より、通常の感知増幅機の応答速度は一定の限界に制限
される。
（ＶT ）は（式３）でのように、バックバイアス電圧に
従いボディエフェクト（γ）の函数に与えられることに
なる。従って、前記第２及び第３ＮＭＯＳトランジスタ
（ＭＮ２，ＭＮ３）の閾電圧（ＶT ）は前記バックバイ
アス電圧が高くなるに従い大きくなり、これに従い前記
第２及び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）
のドレイン電流（Ｉｄ）が低減することになる。これに
より、通常の感知増幅機の応答速度は一定の限界に制限
される。
【００１０】従って、本発明の目的はビットライン上の
データを高速に感知増幅することができる半導体メモリ
装置の高速感知増幅機を提供することにある。
データを高速に感知増幅することができる半導体メモリ
装置の高速感知増幅機を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体メモリ装置の高速感知増幅機は真偽
及び補数のビットラインにクロスカップルされ高電位電
圧信号を共通的に入力し、前記真偽及び補数のビットラ
イン上にデータ等を増幅するための第１及び第２ＰＭＯ
Ｓトランジスタと、前記真偽及び補数のビットラインに
クロスカップルされ低電位電圧信号を共通的に入力し、
前記真偽及び補数のビットライン上のデータを増幅する
ための第１及び第２ＮＭＯＳトランジスタと、電圧制御
信号に応答し前記第１及び第２ＮＭＯＳトランジスタの
バックバイアス電圧を調節して前記第１及び第２ＮＭＯ
Ｓトランジスタ等の閾電圧が可変となるようにする電圧
調節手段を備える。
め、本発明の半導体メモリ装置の高速感知増幅機は真偽
及び補数のビットラインにクロスカップルされ高電位電
圧信号を共通的に入力し、前記真偽及び補数のビットラ
イン上にデータ等を増幅するための第１及び第２ＰＭＯ
Ｓトランジスタと、前記真偽及び補数のビットラインに
クロスカップルされ低電位電圧信号を共通的に入力し、
前記真偽及び補数のビットライン上のデータを増幅する
ための第１及び第２ＮＭＯＳトランジスタと、電圧制御
信号に応答し前記第１及び第２ＮＭＯＳトランジスタの
バックバイアス電圧を調節して前記第１及び第２ＮＭＯ
Ｓトランジスタ等の閾電圧が可変となるようにする電圧
調節手段を備える。
【００１２】
【発明の実施の形態】以下、本発明の実施例を添付の図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１３】図２は、本発明の実施例に伴う半導体メモ
リ装置の高速感知増幅機が適用された半導体メモリを示
す。図２において、前記高速感知増幅機は真偽及び補数
のビットライン（ＢＬ，／ＢＬ）にクロスカップルされ
（Cross Coupled ）、高電位電圧信号（ＲＴＯ）を共通
的に入力する第１及び第２ＰＭＯＳトランジスタ（ＭＰ
１，ＭＰ２）を備える。前記第１及び第２ＰＭＯＳトラ
ンジスタ（ＭＰ１，ＭＰ２）はメモリセル（１０）に再
度貯蔵されるデータを増幅する機能を果す。前記メモリ
セル（１０）はワードライン（ＷＬ）からの信号に応答
する第１ＮＭＯＳトランジスタ（ＭＮ１）と、前記第１
ＮＭＯＳトランジスタ（ＭＮ１）と共に前記真偽のビッ
トライン（ＢＬ）及びセルプレート真偽（Cell Plate V
oltage,Vcp）の間に直列接続されたセルキャパシタ（Ｃ
ｓ）で構成される。また、真偽のビットライン（ＢＬ）
及び基底電位（Ｖｓｓ）の間に接続された第１ラインキ
ャパシタ（Ｃｂｌ１）と、前記補数のビットライン（／
ＢＬ）及び前記基底電位（Ｖｓｓ）の間に接続された第
２ラインキャパシタ（Ｃｂｌ２）は、前記真偽及び補数
のビットライン（ＢＬ，／ＢＬ）にそれぞれ存在するキ
ャパシタ成分をモデリングしたものである。前記高電位
電圧信号（ＲＴＯ）は待機モードの際、電源電圧（Ｖｄ
ｄ）の半分（即ち、Ｖｄｄ／２）の電圧レベルを有し、
またデータの感知動作の際には電源電圧（Ｖｄｄ）を維
持する。
リ装置の高速感知増幅機が適用された半導体メモリを示
す。図２において、前記高速感知増幅機は真偽及び補数
のビットライン（ＢＬ，／ＢＬ）にクロスカップルされ
（Cross Coupled ）、高電位電圧信号（ＲＴＯ）を共通
的に入力する第１及び第２ＰＭＯＳトランジスタ（ＭＰ
１，ＭＰ２）を備える。前記第１及び第２ＰＭＯＳトラ
ンジスタ（ＭＰ１，ＭＰ２）はメモリセル（１０）に再
度貯蔵されるデータを増幅する機能を果す。前記メモリ
セル（１０）はワードライン（ＷＬ）からの信号に応答
する第１ＮＭＯＳトランジスタ（ＭＮ１）と、前記第１
ＮＭＯＳトランジスタ（ＭＮ１）と共に前記真偽のビッ
トライン（ＢＬ）及びセルプレート真偽（Cell Plate V
oltage,Vcp）の間に直列接続されたセルキャパシタ（Ｃ
ｓ）で構成される。また、真偽のビットライン（ＢＬ）
及び基底電位（Ｖｓｓ）の間に接続された第１ラインキ
ャパシタ（Ｃｂｌ１）と、前記補数のビットライン（／
ＢＬ）及び前記基底電位（Ｖｓｓ）の間に接続された第
２ラインキャパシタ（Ｃｂｌ２）は、前記真偽及び補数
のビットライン（ＢＬ，／ＢＬ）にそれぞれ存在するキ
ャパシタ成分をモデリングしたものである。前記高電位
電圧信号（ＲＴＯ）は待機モードの際、電源電圧（Ｖｄ
ｄ）の半分（即ち、Ｖｄｄ／２）の電圧レベルを有し、
またデータの感知動作の際には電源電圧（Ｖｄｄ）を維
持する。
【００１４】また、前記高速感知増幅機は前記真偽及び
補数のビットライン（ＢＬ，／ＢＬ）にクロスカップル
され、低電位電圧信号（／ＳＢ）を共通的に入力する第
２及び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）を
さらに備える。前記第２及び第３ＮＭＯＳトランジスタ
（ＭＮ２，ＭＮ３）は、前記メモリセル（１０）から出
力した前記ビットライン等（ＢＬ，／ＢＬ）の上のデー
タを増幅し、増幅されたデータが第４及び第５ＮＭＯＳ
トランジスタ（ＭＮ４，ＭＮ５）を経て真偽及び補数の
データライン等（ＤＢ，／ＤＢ）の方を伝送するように
する機能を果す。このため、前記第２及び第３ＮＭＯＳ
トランジスタ（ＭＮ２，ＭＮ３）は、Ｎ型ウェル（１
２）により下部が囲まれたＰ型ウェル（１４）の上部に
形成される。前記低電位電圧信号（／ＳＢ）は待機モー
ドの時に電源電圧（Ｖｄｄ）の半分（即ち、Ｖｄｄ／
２）の電圧レベルを維持し、またデータの感知及び増幅
の時には基底電位（Ｖｓｓ）を維持する。
補数のビットライン（ＢＬ，／ＢＬ）にクロスカップル
され、低電位電圧信号（／ＳＢ）を共通的に入力する第
２及び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）を
さらに備える。前記第２及び第３ＮＭＯＳトランジスタ
（ＭＮ２，ＭＮ３）は、前記メモリセル（１０）から出
力した前記ビットライン等（ＢＬ，／ＢＬ）の上のデー
タを増幅し、増幅されたデータが第４及び第５ＮＭＯＳ
トランジスタ（ＭＮ４，ＭＮ５）を経て真偽及び補数の
データライン等（ＤＢ，／ＤＢ）の方を伝送するように
する機能を果す。このため、前記第２及び第３ＮＭＯＳ
トランジスタ（ＭＮ２，ＭＮ３）は、Ｎ型ウェル（１
２）により下部が囲まれたＰ型ウェル（１４）の上部に
形成される。前記低電位電圧信号（／ＳＢ）は待機モー
ドの時に電源電圧（Ｖｄｄ）の半分（即ち、Ｖｄｄ／
２）の電圧レベルを維持し、またデータの感知及び増幅
の時には基底電位（Ｖｓｓ）を維持する。
【００１５】さらに、前記高速感知増幅機は前記Ｐ型ウ
ェル（１４）に基板電圧（Ｖｂｂ）を選択的に供給する
ための第３ＰＭＯＳトランジスタ（ＭＰ３）と、また前
記Ｐ型ウェル（１４）に前記基底電圧（Ｖｓｓ）を選択
的に供給するための第６ＮＭＯＳトランジスタ（ＭＮ
６）を備える。前記第３ＰＭＯＳトランジスタ（ＭＰ
３）のゲート及び前記第６ＮＭＯＳトランジスタ（ＭＮ
６）のゲートは電圧制御信号（ＶＣＳ）を共通的に入力
する。前記電圧制御信号（ＶＣＳ）は待機モードの時に
はロー論理を維持し、逆に前記データの感知及び増幅の
時にはハイ論理を維持することになる。また前記電圧制
御信号（ＶＣＳ）はローアドレスストローブ信号（Row
Address Strobe, ＲＡＳ）を適宜な時間の間、遅延させ
ることにより生成することができる。
ェル（１４）に基板電圧（Ｖｂｂ）を選択的に供給する
ための第３ＰＭＯＳトランジスタ（ＭＰ３）と、また前
記Ｐ型ウェル（１４）に前記基底電圧（Ｖｓｓ）を選択
的に供給するための第６ＮＭＯＳトランジスタ（ＭＮ
６）を備える。前記第３ＰＭＯＳトランジスタ（ＭＰ
３）のゲート及び前記第６ＮＭＯＳトランジスタ（ＭＮ
６）のゲートは電圧制御信号（ＶＣＳ）を共通的に入力
する。前記電圧制御信号（ＶＣＳ）は待機モードの時に
はロー論理を維持し、逆に前記データの感知及び増幅の
時にはハイ論理を維持することになる。また前記電圧制
御信号（ＶＣＳ）はローアドレスストローブ信号（Row
Address Strobe, ＲＡＳ）を適宜な時間の間、遅延させ
ることにより生成することができる。
【００１６】前記第３ＰＭＯＳトランジスタ（ＭＰ３）
は前記電圧制御信号（ＶＣＳ）がロー論理を維持する待
機モードの際、ターンオン(Turn-on) され前記基板電圧
（Ｖｂｂ）が前記Ｐ型ウェル（１４）に供給されるよう
にする。この結果、前記第２及び第３ＮＭＯＳトランジ
スタ等（ＭＮ２，ＭＮ３）の閾電圧（ＶT ）が高くな
る。
は前記電圧制御信号（ＶＣＳ）がロー論理を維持する待
機モードの際、ターンオン(Turn-on) され前記基板電圧
（Ｖｂｂ）が前記Ｐ型ウェル（１４）に供給されるよう
にする。この結果、前記第２及び第３ＮＭＯＳトランジ
スタ等（ＭＮ２，ＭＮ３）の閾電圧（ＶT ）が高くな
る。
【００１７】これとは別に、前記電圧制御信号（ＶＣ
Ｓ）がハイ論理を維持するデータの感知及び増幅動作の
際、前記第６ＮＭＯＳトランジスタ（ＭＮ６）はターン
オンされ、前記基底電圧（Ｖｓｓ）が前記基板電圧（Ｖ
ｂｂ）の代りに前記Ｐ型ウェル（１４）に供給されるよ
うにする。前記Ｐ型ウェル（１４）に供給された基底電
圧（Ｖｓｓ）は前記第２及び第３ＮＭＯＳトランジスタ
（ＭＮ２，ＭＮ３）の閾電圧（ＶT ）を低め、前記第２
及び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）のド
レイン電流を増加させる。この結果、前記真偽及び補数
のビットライン（ＢＬ，／ＢＬ）上のデータは早い速度
に増幅される。結局、前記第３ＰＭＯＳトランジスタ
（ＭＰ３）及び前記第６ＮＭＯＳトランジスタ（ＭＮ
６）は、前記第２及び第３ＮＭＯＳトランジスタ（ＭＮ
２，ＭＮ３）のバックバイアス電圧を調節する機能を果
す。
Ｓ）がハイ論理を維持するデータの感知及び増幅動作の
際、前記第６ＮＭＯＳトランジスタ（ＭＮ６）はターン
オンされ、前記基底電圧（Ｖｓｓ）が前記基板電圧（Ｖ
ｂｂ）の代りに前記Ｐ型ウェル（１４）に供給されるよ
うにする。前記Ｐ型ウェル（１４）に供給された基底電
圧（Ｖｓｓ）は前記第２及び第３ＮＭＯＳトランジスタ
（ＭＮ２，ＭＮ３）の閾電圧（ＶT ）を低め、前記第２
及び第３ＮＭＯＳトランジスタ（ＭＮ２，ＭＮ３）のド
レイン電流を増加させる。この結果、前記真偽及び補数
のビットライン（ＢＬ，／ＢＬ）上のデータは早い速度
に増幅される。結局、前記第３ＰＭＯＳトランジスタ
（ＭＰ３）及び前記第６ＮＭＯＳトランジスタ（ＭＮ
６）は、前記第２及び第３ＮＭＯＳトランジスタ（ＭＮ
２，ＭＮ３）のバックバイアス電圧を調節する機能を果
す。
【００１８】図３は、通常の感知増幅機のデータに対す
る応答特性を示す。図３で、曲線等２０及び２２は感知
増幅機に供給される高電位電圧信号（ＲＴＯ）及び低電
位電圧信号（／ＳＢ）をそれぞれ示し、また曲線等２４
及び２６は前記真偽及び補数のビットライン（ＢＬ，／
ＢＬ）上の電圧変化をそれぞれ示す。
る応答特性を示す。図３で、曲線等２０及び２２は感知
増幅機に供給される高電位電圧信号（ＲＴＯ）及び低電
位電圧信号（／ＳＢ）をそれぞれ示し、また曲線等２４
及び２６は前記真偽及び補数のビットライン（ＢＬ，／
ＢＬ）上の電圧変化をそれぞれ示す。
【００１９】図４は、本発明の半導体メモリ装置の高速
感知増幅機のデータに応答特性を示す。図４において、
曲線等３０及び３２は感知増幅機に供給される高電位電
圧信号（ＲＴＯ）及び低電位電圧信号（／ＳＢ）をそれ
ぞれ示し、また曲線等３４及び３６は前記真偽及び補数
のビットライン（ＢＬ，／ＢＬ）上の電圧変化をそれぞ
れ示す。
感知増幅機のデータに応答特性を示す。図４において、
曲線等３０及び３２は感知増幅機に供給される高電位電
圧信号（ＲＴＯ）及び低電位電圧信号（／ＳＢ）をそれ
ぞれ示し、また曲線等３４及び３６は前記真偽及び補数
のビットライン（ＢＬ，／ＢＬ）上の電圧変化をそれぞ
れ示す。
【００２０】図３に示すように、通常の感知増幅機は高
電位及び低電位電圧信号等（ＲＴＯ，／ＳＢ）が供給さ
れた時点から、少なくとも５０ｎＳ以上の時間以後に増
幅された真偽及び補数のデータをビットライン等（Ｂ
Ｌ，／ＢＬ）に供給することができる。しかし、本発明
の高速感知増幅器は高電位及び低電位電圧信号等（ＲＴ
Ｏ，／ＳＢ）が供給された時点から、少なくとも２５ｎ
Ｓの期間内に増幅された真偽及び補数のデータをビット
ライン等（ＢＬ，／ＢＬ）に供給することができる。
電位及び低電位電圧信号等（ＲＴＯ，／ＳＢ）が供給さ
れた時点から、少なくとも５０ｎＳ以上の時間以後に増
幅された真偽及び補数のデータをビットライン等（Ｂ
Ｌ，／ＢＬ）に供給することができる。しかし、本発明
の高速感知増幅器は高電位及び低電位電圧信号等（ＲＴ
Ｏ，／ＳＢ）が供給された時点から、少なくとも２５ｎ
Ｓの期間内に増幅された真偽及び補数のデータをビット
ライン等（ＢＬ，／ＢＬ）に供給することができる。
【００２１】
【発明の効果】上述したように、本発明の半導体メモリ
装置の高速感知増幅機は基板電圧及び基底電圧をＮＭＯ
Ｓトランジスタのバックバイアス電圧に選択的に用い、
前記ＮＭＯＳトランジスタ等の閾電圧を調節することが
できる。これにより、本発明の高速感知増幅機は通常の
感知増幅機に比べ２倍以上速やかにビットライン上にデ
ータを感知及び増幅することができる利点を提供する。
装置の高速感知増幅機は基板電圧及び基底電圧をＮＭＯ
Ｓトランジスタのバックバイアス電圧に選択的に用い、
前記ＮＭＯＳトランジスタ等の閾電圧を調節することが
できる。これにより、本発明の高速感知増幅機は通常の
感知増幅機に比べ２倍以上速やかにビットライン上にデ
ータを感知及び増幅することができる利点を提供する。
【図１】通常の感知増幅機が適用された半導体メモリ装
置の回路図。
置の回路図。
【図２】本発明の実施例に係る半導体メモリ装置の高速
感知増幅機が適用された半導体メモリの回路図。
感知増幅機が適用された半導体メモリの回路図。
【図３】通常の感知増幅機のデータに対する応答特性
図。
図。
【図４】本発明の半導体メモリ装置の高速感知増幅機の
データに対する応答特性図。
データに対する応答特性図。
１０ メモリセル １２ Ｎ型ウェル １４ Ｐ型ウェル Ｃｓ セルキャパシタ Ｃｂｌ１，Ｃｂｌ２ 第１及び第２ラインキャパシタ ＭＮ１乃至ＭＮ６ 第１乃至第６ＮＭＯＳトランジスタ ＭＰ１及びＭＰ３ 第１及び第３ＰＭＯＳトランジスタ
Claims (5)
- 【請求項１】 メモリセル等と接続した真偽及び補数の
ビットラインを備えた半導体メモリ装置において、 前記真偽及び補数のビットラインにクロスカップルされ
高電位電圧信号を共通的に入力し、前記真偽及び補数の
ビットライン上のデータ等を増幅するための第１及び第
２ＰＭＯＳトランジスタと、 前記真偽及び補数のビットラインにクロスカップルされ
低電位電圧信号を共通的に入力し、前記真偽及び補数の
ビットライン上のデータ等を増幅するための第１及び第
２ＮＭＯＳトランジスタと、 電圧制御信号に応答して前記第１及び第２ＮＭＯＳトラ
ンジスタのバックバイアス電圧を調節し、前記第１及び
第２ＮＭＯＳトランジスタ等の閾電圧が可変となるよう
にする電圧調節手段を備えることを特徴とする半導体メ
モリ装置の高速感知増幅機。 - 【請求項２】 前記電圧調節手段が前記電圧制御信号に
より選択的に駆動され、基板電圧を前記第１及び第２Ｎ
ＭＯＳトランジスタのバックバイアス電圧に供給する第
１スイッチ手段と、 前記電圧制御信号により前記第１スイッチ手段と相互補
完的に駆動され、基底電圧を前記第１及び第２ＮＭＯＳ
トランジスタのバックバイアス電圧に供給する第２スイ
ッチ手段を備えることを特徴とする請求項１記載の半導
体メモリ装置の高速感知増幅機。 - 【請求項３】 前記第１スイッチ手段が待機モードに駆
動され、 前記第２スイッチ手段が感知増幅動作の際に駆動される
ようになったことを特徴とする請求項２記載の高速感知
増幅機。 - 【請求項４】 前記第１スイッチ手段がＰＭＯＳトラン
ジスタに具現され、 前記第２スイッチ手段がＮＭＯＳトランジスタに具現さ
れ、 前記電圧制御信号が待機モードの時にはロー論理を維持
し、また感知増幅動作の時にはハイ論理を有するように
なったことを特徴とする請求項３記載の高速感知増幅
機。 - 【請求項５】 前記電圧制御信号がローアドレスストロ
ーブ信号を遅延させることにより発生することを特徴と
する請求項４記載の高速感知増幅機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950066042A KR0172555B1 (ko) | 1995-12-29 | 1995-12-29 | 고속 감지 증폭기 |
| KR66042/1995 | 1995-12-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233092A true JPH10233092A (ja) | 1998-09-02 |
Family
ID=19447216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356736A Pending JPH10233092A (ja) | 1995-12-29 | 1996-12-27 | 半導体メモリ装置の高速感知増幅機 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5696725A (ja) |
| JP (1) | JPH10233092A (ja) |
| KR (1) | KR0172555B1 (ja) |
| GB (1) | GB2308706B (ja) |
| TW (1) | TW369717B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10211932A1 (de) * | 2002-03-18 | 2003-10-09 | Infineon Technologies Ag | Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinlesen eines Ladungszustandes in eine Speicherzelle |
| US7355913B2 (en) | 2005-03-31 | 2008-04-08 | Hynix Semiconductor Inc. | Semiconductor memory device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901078A (en) * | 1997-06-19 | 1999-05-04 | Micron Technology, Inc. | Variable voltage isolation gate and method |
| KR20040026162A (ko) * | 2002-09-23 | 2004-03-30 | 주식회사 타임즈텔레콤 | 휴대용 무선 단말기의 키패드 |
| JP6767225B2 (ja) * | 2016-09-29 | 2020-10-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551641A (en) * | 1983-11-23 | 1985-11-05 | Motorola, Inc. | Sense amplifier |
| JPS63282993A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | 半導体ダイナミック・ランダム・アクセス・メモリ |
| US4910713A (en) * | 1988-06-27 | 1990-03-20 | Digital Euipment Corporation | High input impedance, strobed CMOS differential sense amplifier |
| JPH0340294A (ja) * | 1989-07-05 | 1991-02-21 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| EP0436073A3 (en) * | 1990-01-05 | 1993-05-26 | International Business Machines Corporation | Trench-capacitor-one-transistor storage cell and array for dynamic random access memories |
| KR970001344B1 (ko) * | 1993-07-12 | 1997-02-05 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| KR100256120B1 (ko) * | 1993-09-22 | 2000-05-15 | 김영환 | 고속 감지 증폭기 |
| JP3085073B2 (ja) * | 1994-01-24 | 2000-09-04 | 富士通株式会社 | スタティックｒａｍ |
| KR960009956B1 (ko) * | 1994-02-16 | 1996-07-25 | 현대전자산업 주식회사 | 반도체 소자의 감지 증폭기 |
-
1995
- 1995-12-29 KR KR1019950066042A patent/KR0172555B1/ko not_active IP Right Cessation
-
1996
- 1996-12-24 TW TW085115959A patent/TW369717B/zh not_active IP Right Cessation
- 1996-12-27 JP JP8356736A patent/JPH10233092A/ja active Pending
- 1996-12-27 US US08/777,200 patent/US5696725A/en not_active Expired - Lifetime
- 1996-12-30 GB GB9627062A patent/GB2308706B/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10211932A1 (de) * | 2002-03-18 | 2003-10-09 | Infineon Technologies Ag | Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinlesen eines Ladungszustandes in eine Speicherzelle |
| WO2003079362A3 (de) * | 2002-03-18 | 2003-11-13 | Infineon Technologies Ag | Schaltungsanordnung zum auslesen, bewerten und wiedereinlesen eines ladungszustandes in eine speicherzelle |
| DE10211932B4 (de) * | 2002-03-18 | 2005-09-15 | Infineon Technologies Ag | Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinlesen eines Ladungszustandes in eine Speicherzelle |
| US7009900B2 (en) | 2002-03-18 | 2006-03-07 | Infineon Technologies Ag | Circuit arrangement for reading out, evaluating and reading in again a charge state into a memory cell |
| DE10211932B9 (de) * | 2002-03-18 | 2006-03-30 | Infineon Technologies Ag | Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinlesen eines Ladungszustandes in eine Speicherzelle |
| US7355913B2 (en) | 2005-03-31 | 2008-04-08 | Hynix Semiconductor Inc. | Semiconductor memory device |
| USRE45036E1 (en) | 2005-03-31 | 2014-07-22 | Conversant Ip N.B. 868 Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0172555B1 (ko) | 1999-03-30 |
| GB9627062D0 (en) | 1997-02-19 |
| US5696725A (en) | 1997-12-09 |
| GB2308706A (en) | 1997-07-02 |
| TW369717B (en) | 1999-09-11 |
| GB2308706B (en) | 2000-04-19 |
| KR970051133A (ko) | 1997-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |