DE10211932B9 - Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinlesen eines Ladungszustandes in eine Speicherzelle - Google Patents

Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinlesen eines Ladungszustandes in eine Speicherzelle Download PDF

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Abstract

Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinschreiben eines Ladungszustandes in eine Speicherzelle (4), umfassend:
– eine Bitleitung (10),
– die Speicherzelle (4), welche mit der Bitleitung verbunden ist,
– eine Referenzbitleitung (12),
– eine Referenzspeicherzelle (6) zur Bereitstellung eines Vergleichspotentials, welche mit der Referenzbitleitung (12) verbunden ist,
– einen ersten n-Kanal-Feldeffekttransistor (20), dessen Gate-Anschluß mit der Referenzbitleitung (12) und dessen Drain-Anschluß mit der Bitleitung (10) verbunden ist,
– einen zweiten n-Kanal-Feldeffekttransistor (22), dessen Gate-Anschluß mit der Bitleitung (10) und dessen Drain-Anschluß mit der Referenzbitleitung (12) verbunden ist,
– einen ersten p-Kanal-Feldeffekttransistor (30), dessen Gate-Anschluß mit der Referenzbitleitung (12) und dessen Drain-Anschluß mit der Bitleitung (10) verbunden ist,
– einen zweiten p-Kanal-Feldeffekttransistor (32), dessen Gate-Anschluß mit der Bitleitung (10) und dessen Drain-Anschluß mit der Referenzbitleitung (12) verbunden ist,
– eine erste Spannungsquelle (40), welche mit dem Source-Anschluß des ersten und zweiten n-Kanal-Feldeffekttransistors...

Description

  • Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinlesen eines Ladungszustandes in eine Speicherzelle.
  • Derzeit hergestellte und verwendete Prozessoren und Speicher arbeiten üblicherweise in binärer Logik. Den damit vorgegebenen logischen Zuständen "0" und "1" werden in den entsprechenden elektrisch betriebenen Schaltungsanordnungen jeweils ein Ladungs- oder Spannungszustand zugewiesen.
  • Dynamische Speicherzellen mit wahlfreiem Zugriff (sog. DRAM-Zellen) umfassen einen Auswahltransistor und einen Speicherkondensator. Zur Definition eines Ladungszustandes in dem Speicherkondensator kann beispielsweise an die Gegenelektrode – im Falle der Verwendung von Grabenkondensatoren ist dies eine dotierte, vergrabene Wanne – eine Spannung von 0,9 V angelegt werden. Die beiden Ladungszustände können nun dadurch erreicht werden, daß der Speicherknoten auf ein Spannungspotential von entweder 0 V oder auf 1,8 V gebracht wird.
  • Dynamische Speicher haben die Eigenschaft in regelmäßigen Abständen wieder neu beladen zu werden müssen, welches als sogenannter Refresh bezeichnet wird. Ursächlich sind dafür Leckströme, durch die jene in dem Kondensator gespeicherte Ladung allmählich abfließt. Zur Durchführung eines Refreshs wird mittels des Auswahltransistors die Ladungsinformation aus einer Speicherzelle ausgelesen und z. B. über eine Verstärkereinheit mit einem Referenzladungs- bzw. Spannungswert verglichen. Dieser Referenzwert dient als Grenze zwischen dem Ladungs- bzw. Spannungswertebereich, welcher dem logischen Zustand "1" entspricht, oder demjenigen, welcher dem logischen Zustand "0" entspricht.
  • Idealerweise liegt der Spannungszustand einer Zelle bei einem ihr während eines Einschreibvorgangs von Ladung zugewiesenen Spannungswert, beispielsweise 0 V oder 1,8 V. Durch die genannten Leckströme streben diese eingeschriebenen Spannungswerte mit der Zeit gegen einen Gleichgewichtszustand, der in diesem Beispiel bei etwa 0,9 V liegen kann. Bei dem Auslesevorgang kommt hinzu, daß je nach Koppel-Verhältnis zwischen Bitleitung und Kondensator sich die Bitleitungs-Spannung beispielsweise von 1,8 V auf 1,2 V senkt. Bei noch hinreichendem Abstand eines sich derart angleichenden Spannungswertes von dem auf dem Gleichgewichtszustand gesetzten Referenzwert von 0,9 V durch die Verstärkereinheit kann bei dem Refresh-Vorgang der Wert von 1,2 V dem oberen Spannungsbereich des logischen Zustandes "1" zugeordnet und mittels der Verstärkereinheit über den Auswahltransistor in den Speicherkondensator wieder der Idealwert 1,8 V eingeschrieben werden.
  • Häufig tritt allerdings der Fall auf, daß eine Speicherzelle defekt ist, so daß sich ein Ladungs- bzw. Spannungszustand nicht mehr in die Speicherzelle einschreiben läßt. Beim Auslesen wird daher typischerweise ein Spannungswert nahe dem Gleichgewichtszustand ausgegeben, welcher somit auch nahe an dem Referenzwert für die Spannung liegt. Weil durch die bisher verwendeten Verstärkereinheiten für den Refresh entweder der eine oder der andere Spannungszustand wieder eingeschrieben werden muß, kann es zu einem fehlerhaften Refresh kommen. Da ein Auslesevorgang im allgemeinen mit einem Refresh-Vorgang gekoppelt ist, kann dabei ein tatsächlich ursprünglich nicht gespeicherter Ladungszustand für das Auslesen vorgetäuscht werden.
  • Eine solche Fehlerbehandlung wird üblicherweise durch zusätzliche Kontrollbits in dem Speicherbereich bewerkstelligt. In einer dafür benötigten Speicherzelle kann beispielsweise ein Paritätsbit gespeichert werden, welches sich logisch aus den Informationen einer an einer Bitleitung angeschlossenen Zellenreihenfolge ergibt. Ein Nachteil besteht dabei darin, daß sowohl räumlich als auch zeitlich ein nicht zu vernachlässigender Aufwand zur Berechung und Verifizierung dieser Kontrollbits geleistet werden muß.
  • Aus der Druckschrift JP 10-233092 A ist ein Ausleseverstärker bekannt, bei dem die Einsatzspannung von n-MOS-Verstärkertransistoren durch Variation der Bulk-Spannung geändert werden kann.
  • Es ist daher die Aufgabe der vorliegenden Erfindung eine Schaltungsanordnung bereitzustellen, mit deren Hilfe defekte Speicherzellen detektiert werden können, ohne daß zusätzliche Kontrollbits in zusätzlich eingerichteten Speicherzellen berücksichtigt werden müssen.
  • Die Aufgabe wird gelöst durch eine Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinschreiben eines Ladungszustandes in eine Speicherzelle, umfassend eine Bitleitung, die Speicherzelle, welche mit der Bitleitung verbunden ist, eine Referenzbitleitung, eine Referenzspeicherzelle zur Bereitstellung eines Vergleichspotentials, welche mit der Referenzbitleitung verbunden ist, einen ersten n-Kanal-Feldeffekttransistor, dessen Gate-Anschluß mit der Referenzbitleitung und dessen Drain-Anschluß mit der Bitleitung verbunden ist, einen zweiten n-Kanal-Feldeffekttransistor, dessen Gate-Anschluß mit der Bitleitung und dessen Drain-Anschluß mit der Referenzbitleitung verbunden ist, einen ersten p-Kanal-Feldeffekttransistor, dessen Gate-Anschluß mit der Referenzbitleitung und dessen Drain-Anschluß mit der Bitleitung verbunden ist, eine zweiten p-Kanal-Feldeffekttransistor, dessen Gate-Anschluß mit der Bitleitung und dessen Drain-Anschluß mit der Referenzbitleitung verbunden ist, eine erste Spannungsquelle, welche mit dem Source- Anschluß des ersten und zweiten n-Kanal-Feldeffekttransistors verbunden ist, eine zweite Spannungsquelle, welche mit dem Source-Anschluß des ersten und zweiten p-Kanal-Feldeffekttransistors verbunden ist, wobei der erste und der zweite n-Kanal-Feldeffekttransistor eine erste Einsatzspannung und der erste und zweite p-Kanal-Feldeffekttransistor eine zweite Einsatzspannung aufweisen, die erste Spannungsquelle für das Durchfahren eines Spannungspotential von einer oberen zu einer unteren Grenze ausgelegt ist, die zweite Spannungsquelle für das Durchfahren eines Spannungspotentials von der unteren zu der oberen Grenze ausgelegt ist, und die Beträge der Einsatzspannungen der Feldeffekttransistoren jeweils größer als die Hälfte der Potentialdifferenz zwischen der oberen und der unteren Grenze des Spannungspotentials sind.
  • Die Schaltungsanordnung entspricht einem kreuzgekoppelten CMOS-Inverter als Ausleseverstärker. Dieser weist erfindungsgemäß die besondere Eigenschaft auf, daß die Einsatzspannungen der Feldeffekttransistoren, wovon mindestens je zwei Stück je CMOS-Inverter benötigt werden, derart eingestellt sind, daß eine Bewertung bzw. ein Vergleich des aus der Zelle ausgelesenen Spannungszustandes mit einem Referenzwert nicht erfolgt. Daraus folgt, daß auch kein Wiedereinlesen (Refresh) eines der zwei möglichen Spannungszustände in den Speicherkondensator erfolgt. Durch diese Anordnung wird ein dritter Ladungszustand, welcher zwischen den beiden existierenden Spannungszuständen liegt, definiert. Ein solcher Ladungs- bzw. Spannungszustand wird genau dann definiert, wenn die Einsatzspannungen der Feldeffekttransistoren der kreuzgekoppelten CMOS-Inverterschaltung als Ausleseverstärker wenigstens halb so groß sind, wie die Potentialdifferenz der beiden idealen Spannungszustände. Im obigen Beispiel waren dies 0 V und 1.8 V. Die die beiden Spannungsbereiche durchfahrenden Spannungsquellen werden nämlich genau dann durch einen der Feldeffekttransistoren in einer der beiden Hälften des Gesamtspannungsbereiches nicht mehr leitend weder mit der Bitleitung noch mit der Referenzbitleitung noch innerhalb eines dieser Spannungsbereiche geschaltet werden. Je nach dem wie weit die Einsatzspannung dem Betrage nach oberhalb der Hälfte der Spannungsdifferenz zwischen oberer und unterer Spannung, den Idealwerten, liegt, entsteht ein unterschiedlich großes Intervall derjenigen Spannungswerte, welche aus dem Speicherkondensator ausgelesen werden, für welche die Transistoren des Ausleseverstärkers nicht einsetzen. Im obi gen Beispiel müssen die Einsatzspannungen oberhalb von 0,9 V liegen, um diese Bedingung erfindungsgemäß zu erfüllen.
  • Mittels der erfindungsgemäßen Schaltungsanordnung wird zum Auslesen der Speicherzelle die Bitleitung auf beispielsweise 0,9 V vorgeladen und mit dem Speicherkondensator über einen Auswahltransistor kurzgeschlossen. Desgleichen wird eine Referenzbitleitung mit 0,9 V vorgeladen. Bitleitung und Referenzbitleitung sind jeweils mit den Gate-Anschlüssen von zwei Feldeffekttransistoren verbunden. Der Vergleich der beiden Spannungswerte wird durchgeführt, indem jeweils auf der Seite der n-Kanal-Feldeffekttransistoren an deren Source-Anschlüssen die Spannungsquelle den Spannungsbereich von einem oberen Wert, welcher im obigen Beispiel 1,8 V beträgt, zu negativen Werten hin durchgetrimmt wird. Sind beide n-Kanal-Feldeffekttransistoren mit der gleichen Einsatzspannung versehen, so entscheidet das an dem Gate-Anschluß liegende Potential der Bitleitung bzw. Referenzbitleitung, welcher Feldeffekttransistor zuerst einsetzt, da am Source-Anschluß das gleiche Potential anliegt. Diejenige Bitleitung, welche mit einem höheren Potential beaufschlagt ist, bewirkt zuerst eine elektrisch leitende Verbindung zwischen der variierenden Spannungsquelle und der gerade anderen Bitleitung. Durch Ladungsabfluß über den betroffenen Feldeffekttransistor in Richtung auf die Spannungsquelle mit dem sinkenden Potential wird damit die andere Bitleitung, welche die ohnehin in dem Vergleich niedrigere Spannung aufwies, auf das untere Potential heruntergefahren.
  • Die beiden p-Kanal-Feldeffekttransistoren der kreuzgekoppelten Schaltungen sind komplementär an ihren Source-Anschlüssen mit einer ihr Potential steigernden Spannungsquelle verbunden, welche im Gegenzug genau anders herum die erste, in ihrem Potential noch unveränderte Bitleitung auf den oberen Spannungswert herauffährt.
  • Trifft demnach wenigstens einer der beiden Spannungsquellen auf den unteren, bzw. oberen Zielwert der Spannung nach dem Durchfahren und ist die Spannungsdifferenz zwischen diesem Zielwert und dem an den Gate-Anschlüssen liegenden Spannungspotential der Bitleitungen nicht so weit auseinander, wie es die Einsatzspannung für eine Leitend-Schaltung des Feldeffekttransistors verlangen würde, so werden in Folge dessen die Potentiale der jeweiligen Bitleitungen auch nicht verändert.
  • In einer Ausgestaltung der Erfindung ist vorgesehen, daß die Werte der ersten und der zweiten Einsatzspannung der p- und n-Kanal-Feldeffekttransistoren einen im wesentlichen gleichen Betrag aufweisen. Dies ist insbesondere dann vorteilhaft, wenn sowohl die Einsatzspannung der Feldeffekttransistoren auf Grund technologischer Prozeßschritte festgelegt wird als auch die Einsatzspannung der Feldeffekttransistoren durch ein Substratvorspannungspotential beeinflußt wird. Das entsprechende Herstellungs- bzw. Steuerungsverfahren der Schaltungsanordnung vereinfacht sich dadurch erheblich.
  • In einer weiteren Ausgestaltung ist vorgesehen, daß wenigstens einer der Feldeffekttransistoren einen Bulk-Anschluß aufweist, der Bulk-Anschluß mit einer Spannungsquelle zur Erzeugung eines Substratvorspannungspotentials verbunden ist, und daß die Spannungsquelle zur Erzeugung eines Substratvorspannungspotentials zwischen wenigstens zwei verschiedenen Werten für das Substratvorspannungspotential einstellbar ist. Diese Ausgestaltung ist besonders vorteilhaft, wenn nur zu definierten Zeitpunkten ein Test der Speicherzellen eines Speicherbausteines auf Defekte hin überprüft werden soll. Für einen Speichertest wird dabei die Substratvorspannung derart eingestellt, daß die Einsatzspannungen so weit über die Hälfte der Spannungsdifferenz zwischen den beiden binären Ladungszuständen des Speichers hinaus eingestellt wird, so daß sich zu den beiden Ladungszuständen ein dritter Ladungszustand gesellt. Dieser kann ausgelesen und zur weiteren Hand habung der defekten Speicherzelle ausgewertet werden. Besonders vorteilhaft ist, bei Detektion eines entsprechenden Ladungszustandes ein Signal auszugeben, auf Grund dessen mittels einer FUSE die betreffende Speicherzelle in dem Speicherzellenfeld deaktiviert wird. Dadurch wird die Möglichkeit eröffnet, eine Zelle zu "fusen", d.h. die elektrische Verbindung zu anderen Bauelementen zu unterbrechen, ohne einen teuren Fuse-Algorithmus extern durchführen zu müssen.
  • Unmittelbar anschließend oder einige Zeit später kann durch Umstellen der Substratvorspannung wieder ein normaler Speicherbetrieb mit binären Ladungszuständen eingestellt werden.
  • Eine weitere Ausgestaltung der vorliegenden Erfindung sieht vor, daß der Wert der ersten und der zweiten Einsatzspannung im wesentlichen zwei Drittel der Differenz zwischen der oberen und der unteren Grenze des Spannungspotentials beträgt. Dadurch wird in den nun drei Ladungszuständen in gleichem Maße jeweils genau ein Drittel des gesamten Spannungsbereiches zugewiesen.
  • Die Erfindung umfaßt auch ein Verfahren zum Betreiben der Schaltungsanordnung umfassend die Schritte: Auslesen einer Ladung aus der Speicherzelle zur Erzeugung eines Spannungspotentials auf der Bitleitung, Auslesen einer Ladung aus der Referenzspeicherzelle zur Erzeugung eines Spannungspotentials auf der Referenzbitleitung, Durchfahren eines Spannungspotentials mittels der ersten Spannungsquelle vor einem ersten Wert bis zu einem zweiten Wert, Durchfahren eines Spannungspotentials mittels der zweiten Spannungsquelle von dem zweiten Wert bis zu dem ersten Wert, Wiedereinlesen des Spannungspotentials auf der Bitleitung zur Speicherung eines von drei möglichen stabilen Ladungszuständen in der Speicherzelle.
  • In einer weiteren Ausgestaltung ist vorgesehen die Schaltungsanordnung durch eine Steuereinheit mit tenärer Logik zu betreiben. Hierbei wird beispielsweise dem dritten Ladungszustand eine logische "2" zugewiesen. Damit können auf vorteilhafte Weise 1,5 Bit pro Zelle gespeichert werden. Für einen Speicher gegebener physikalischer Größe ergibt sich damit eine um nahezu 50 Prozent erhöhte speicherbare Informationsdichte.
  • Ein besonderer Vorteil der vorliegenden Erfindung ist, daß kein technologischer Aufwand zur Herstellung der Schaltungsanordnung getrieben werden muß.
  • Weitere Ausgestaltungen der vorliegenden Erfindung ergeben sich aus den untergeordneten Ansprüchen.
  • Die vorliegende Erfindung soll nun anhand eines Ausführungsbeispiels mit Hilfe einer Zeichnung näher erläutert werden. Darin zeigen
  • 1 die Schaltungsanordnung mit den Einsatzspannungen UTH1 und UTH2 der n- bzw. p-Kanal-Feldeffekttransistoren,
  • 2 den zeitlichen Verlauf der Spannungen der Spannungsquellen, sowie auf den Bitleitungen bei konventioneller Wahl der Einsatzspannungen (a) und bei erfindungsgemäßer Wahl der Einsatzspannungen (b).
  • 1 zeigt eine Schaltungsanordnung mit einer Kennzeichnung der erfindungsgemäß einsetzbaren Einsatzspannungen UTH1 der n-Kanal-Feldeffekttransistoren und UTH2 der p-Kanal-Feldeffekttransistoren. In dem Ersatzschaltbild ist links strichliniert eine Speicherzelle 4 mit Speicherkondensator und Auswahltransistor zu sehen. Diese ist mit einer Bitleitung 10 verbunden, welche zu dem Ausleseverstärker der Schaltungsanordnung führt. Der Ausleseverstärker besteht aus zwei kreuzgekoppelten CMOS-Invertern – oder anders betrachtet aus einem n-Ausleseverstärker (n-sense amplifier) und einem p- Ausleseverstärker (p-sense amplifier) mit jeweils zwei Feldeffekttransistoren gleichen Leitungstyps. Die Bitleitung 10 ist mit dem Gate-Anschluß eines n-Kanal-Feldeffekttransistors 20 und dem Gate-Anschluß eines p-Kanal-Feldeffekttransistors 30 verbunden. Die beiden Feldeffekttransistoren 20, 30 sind als CMOS-Inverter zwischen zwei in ihrer Spannung durchfahrbaren Spannungsquellen 40, 42 ausgestaltet. Die Drain-Anschlüsse der Feldeffekttransistoren 20, 30 liegen gemeinsam an einer Referenzbitleitung 12, an welcher sich beispielsweise eine Referenzspeicherzelle 6 befindet. Die Referenzbitleitung 12 kann eine beliebige weitere, in dem Speicherzellenfeld vorhandene Bitleitung sein. Die an dem n-Kanal-Feldeffekttransistor 20 angekoppelte Spannungsquelle 40 ist von einem oberen Spannungswert 1,8 V bis zu einem unteren Spannungswert 0 V durchfahrbar. Die an dem p-Kanal-Feldeffekttransistor 30 angekoppelte Spannungsquelle 42 ist von einem unteren Wert 0 V bis zu einem oberen Spannungswert 1,8 V durchfahrbar.
  • Die Bitleitung 12 ist symmetrisch zu dem erstgenannten CMOS-Inverter mit den Gate-Anschlüssen 22 eines n-Kanal-Feldeffekttransistors 22 und einem Gate-Anschluß eines p-Kanal-Feldeffekttransistors 32 verbunden, welche mit ihren Drain-Anschlüssen mit der Bitleitung 10 der Speicherzelle 4 verbunden sind. Die Source-Eingänge der vorgenannte Feldeffekttransistoren 22, 32 sind jeweils mit den vorgenannten durchfahrbaren Spannungsquellen 40 beziehungsweise 42 verbunden.
  • In dem Ausführungsbeispiel der vorliegenden Erfindung ist kennzeichnend, daß die n-Kanal-Feldeffekttransistoren eine Einsatzspannung UTH1 von +1,2 V aufweisen und die p-Kanal-Feldeffekttransistoren 30, 32 eine Einsatzspannung UTH2 von –1,2 V aufweisen. Diese Einsatzspannungen schalten die Feldeffekttransistoren zwischen den Source- und Drain-Anschlüssen auf leitend, wenn im Falle der n-Kanal-Feldeffekttransistoren die Spannung UGS zwischen Gate- und Source-Anschluß größer als die Einsatzspannung beziehungsweise im Falle der p-Kanal-Feldeffekttransistoren 30, 32 die Spannung UGS zwischen Gate- und Source-Anschlüssen kleiner als die Einsatzspannung UTH2 wird.
  • In dem Ausführungsbeispiel ist in der Speicherzelle 4 eine Ladung gespeichert, welche durch Freischaltung des Auswahltransistors der Speicherzelle 4 auf der Bitleitung 10 im Moment des Auslesens mittels des Ausleseverstärkers der Schaltungsanordnung zu einem Potential von 1060 mV führt. Die Bitleitung 10 war vorgespannt mit 0,9 V. Die Referenzbitleitung 12 ist ebenfalls vorgespannt mit 0,9 V.
  • Die Feldeffekttransistoren der Schaltungsanordnung sind damit insbesondere selbstsperrende n-MOSFETs beziehungsweise selbstsperrende p-MOSFETs.
  • 2b zeigt den zeitlichen Verlauf einzelner Spannungspotentiale bei einer erfindungsgemäßen Anwendung der Schaltungsanordnung. Das Spannungspotential 100 auf der Bitleitung 10 beginnt mit der Vorspannung auf 0,9 V wie in 2b auf der linken Seite zu sehen ist. Zur Zeit t1 schaltet der Auswahltransistor der Speicherzelle 4 eine Verbindung des Speicherkondensators zu der Bitleitung 10, so daß die Ladung auf die Bitleitung 10 fließt und zu einer Erhöhung des Spannungspotentials 100 auf in diesem Beispiel 1060 mV führt. Zu einem kurz danach liegenden Zeitpunkt t2 wird das Spannungspotential 400 der Spannungsquelle 40 von einem bisher konstanten Startwert bei 1,8 V kontinuierlich heruntergefahren. Gleichzeitig liegt auf der Referenzbitleitung 12 ein konstantes Vorspannungspotential 120 von 0,9 V vor. Aus dem Vergleich des zeitabhängigen Spannungspotentials 400, welches stetig sinkt, mit dem Spannungspotentialen 100 am Gate-Anschluß des Transistors 20 sowie 120 am Gate-Eingang des Transistors 22, welches jeweils eine Gate-Source-Spannung definiert, mit der Einsatzspannung UTH1 der beiden Transistoren in Höhe von +1,2 V ergibt sich, daß die Transistoren 20 oder 22 erst leitend geschaltet werden, wenn das Spannungspotential 400 einen Wert von 1060 mV – 1200 mV = –140 mV beziehungsweise 900 mV – 1200 mV = –300 mV erreicht. Dieser Fall tritt hier allerdings nicht mehr ein, da die Spannungsquelle 40 das Spannungspotential 400 nur bis auf 0,0 V herunterfährt.
  • Anschließend wird nun durch die Spannungsquelle 42 das Spannungspotential 420, welches bisher konstant bei 0 V lag, kontinuierlich auf einen Wert von 1,8 V hochgefahren. Die nach dem ersten Spannungsdurchlauf des Spannungspotentials 400 unverändert gebliebenen Werte der Spannungspotentiale 100, 120 bei 1060 mV beziehungsweise 900 mV werden auch in diesem Spannungsdurchlauf nicht verändert, da die Einsatzspannung UTH2 von –1200 mV unterhalb (dem Betrage nach größer) der Gate-Source-Spannung der Transistoren 30, 32 ist. Insbesondere müßte zum leitend Schalten der Transistoren 30 oder 32 ein oberer Spannungswert von 2100 mV beziehungsweise 2260 mV erreicht werden, was hier nicht der Fall sein kann. Auch in diesem Spannungsdurchlauf bleiben die Spannungspotentiale auf der Bitleitung 10 und der Referenzbitleitung 12 unverändert.
  • Wie aus der grafischen Darstellung der Einsatzspannungen UTH1 und UTH2 in 2b ersichtlich ist, wird durch diese ein Spannungsbereich von 600 mV bis 1200 mV definiert, innerhalb von welchem an den Bitleitungen 10 oder Referenzbitleitungen 12 anliegende Spannungspotentiale durch die Auslesevorrichtung, d.h. die Spannungsquellen 40, 42, in den Transistoren 20, 22, 30, 32 nicht verändert werden. Es ist klar verständlich, daß durch Änderung der Einsatzspannungen UTH1, UTH2 die Grenzen dieses Bereiches verschoben werden können. Je größer die Einsatzspannungen sind, desto größer wird auch dieser Spannungsbereich, welcher in 2b mit der logischen "2" in einer Anwendung bei binärer Logik beziehungsweise mit der Anmerkung "defekt" bei der Anwendung als Detektionsbereich für defekte Speicherzellen gemäß einer vorteilhaften Ausgestaltung ist es auch möglich, die Einsatzspannungen UTH1 der Transistoren 20 und 22 nicht identisch sondern vielmehr un terschiedlich zu wählen. Dies ist insbesondere dann der Fall, wenn es wünschenswert ist, daß, wenn das Spannungspotential 100 beispielsweise 1500 mV beträgt und dadurch im zweiten Spannungsdurchlauf auf 1,8 V gehoben wird, auch das Spannungspotential 120 der Referenzbitleitung 12 im ersten Spannungsdurchlauf auf 0 V heruntergezogen wird. Dazu müßte die Einsatzspannung UTH1 nur des Transistors 22 unterhalb von 900 mV liegen, so daß dieser noch leitend werden kann, wenn das Spannungspotential 400 der ersten Spannungsquelle 40 heruntergefahren wird. Das Spannungspotential 100 der Bitleitung 10 hingegen sollte nach wie vor gegen eine erfindungsgemäße Einsatzspannung UTH1 am Transistor 20 von mehr als 900 mV geprüft werden.
  • Erfindungsgemäß kann gemäß einer Ausgestaltung die Substratvorspannung derart geändert werden, daß sich auch die Einsatzspannungen UTH1 und UTH2 verändern. Wird das soeben beschriebene Verfahren des Ausführungsbeispiels nur für einen Speichertest verwendet, so kann im späteren Betrieb durch Umschalten der Substratvorspannung die Größe der Einsatzspannungen im vorliegenden Beispiel kleiner als 900 mV gewählt werden, so daß die logische Zuordnung zu den Zuständen "0" und "1", wie in 2a dargestellt ist, vorliegt. Die Einsatzspannungen UTH1 und UTH2 betragen hier beide 300 mV. Der Anfangszustand bis zum Zeitpunkt t2 ist der gleiche wie in 2b beschrieben. Beim Herunterfahren des Spannungspotentials 400 wird zu einem Zeitpunkt t3 eine Gate-Source-Spannung am n-Kanal-Feldeffekttransistor 20 von 300 mV erreicht, da das Spannungspotential 400 der Spannungsquelle 40 hier 760 mV und das Spannungspotential 100 der Bitleitung 10 hier 1060 mV beträgt. Ab hier wird der Feldeffekttransistor 20 leitend geschaltet und die Bitleitung 12 entlädt sich zu der Spannungsquelle 40 hin, so daß das Spannungspotential 120 stark abfällt und zu dem Spannungspotential 400 zeitversetzt den Wert von 0 V erreicht.
  • Anschließend wird das Spannungspotential 420 der Spannungsquelle 42 von 0 V auf 1,8 V hochgefahren, so daß zu einem Zeitpunkt t4, bei dem das Spannungspotential 420 ein Wert von 1200 mV erreicht, die Einsatzspannung des Transistors 32, UTH2, von –300 mV die Gate-Source-Spannung zwischen dem Spannungspotential 120 von 0 V und dem Spannungsverlauf 420 von 300 mV erreicht, der Transistor 32 leitend wird mit der Folge, daß mit dem Hochfahren des Spannungspotentials 420 Ladung über die Bitleitung 10 in den noch geöffneten Auswahltransistor mit dem Speicherkondensator der Speicherzelle 4 fließt. Dieser wird dann auf 1,8 V hochgeladen. Dieser Vorgang entspricht dem eigentlichen Refresh in binärer Logik.
  • Die rechte Seite von 2a ist vereinfacht dargestellt, denn es ist möglich, daß das Spannungspotential 100 bei Öffnen des Transistors 32 zunächst einen Potentialabfall erfährt, bevor es durch die Spannungsquelle 42 hochgefahren wird.
  • Die besonderen Vorteile der vorliegenden Erfindung liegen in der Bereitstellung eines Verfahrens, um temporär oder dauerhaft 3 Spannungs-Niveaus in einer DRAM-Speicherzelle speichern zu können. Es wurde insbesondere festgestellt, daß die durch den Betrieb der Transistoren im Unterschwellbereich bei erhöhten Einsatzspannungen bedingte Verlängerung der Auslesezeiten bei der Verwendung der Anordnung im Defektprüfbereich von Speicherzellen ohne Auswirkung auf den Testablauf bleibt.

Claims (8)

  1. Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinschreiben eines Ladungszustandes in eine Speicherzelle (4), umfassend: – eine Bitleitung (10), – die Speicherzelle (4), welche mit der Bitleitung verbunden ist, – eine Referenzbitleitung (12), – eine Referenzspeicherzelle (6) zur Bereitstellung eines Vergleichspotentials, welche mit der Referenzbitleitung (12) verbunden ist, – einen ersten n-Kanal-Feldeffekttransistor (20), dessen Gate-Anschluß mit der Referenzbitleitung (12) und dessen Drain-Anschluß mit der Bitleitung (10) verbunden ist, – einen zweiten n-Kanal-Feldeffekttransistor (22), dessen Gate-Anschluß mit der Bitleitung (10) und dessen Drain-Anschluß mit der Referenzbitleitung (12) verbunden ist, – einen ersten p-Kanal-Feldeffekttransistor (30), dessen Gate-Anschluß mit der Referenzbitleitung (12) und dessen Drain-Anschluß mit der Bitleitung (10) verbunden ist, – einen zweiten p-Kanal-Feldeffekttransistor (32), dessen Gate-Anschluß mit der Bitleitung (10) und dessen Drain-Anschluß mit der Referenzbitleitung (12) verbunden ist, – eine erste Spannungsquelle (40), welche mit dem Source-Anschluß des ersten und zweiten n-Kanal-Feldeffekttransistors (20, 22) verbunden ist, – eine zweite Spannungsquelle (42), welche mit dem Source-Anschluß des ersten und zweiten p-Kanal-Feldeffekttransistors (30, 32) verbunden ist, wobei – der erste und der zweite n-Kanal-Feldeffekttransistor (20, 22) eine erste Einsatzspannung (UTH1) und der erste und der zweite p-Kanal-Feldeffekttransistor (32, 33) eine zweite Einsatzspannung (UTH2) aufweisen, – die erste Spannungsquelle (40) für das Durchfahren eines Spannungspotentials von einer oberen zu einer unteren Grenze ausgelegt ist, – die zweite Spannungsquelle (40) für das Durchfahren eines Spannungspotentials von der unteren zu der oberen Grenze ausgelegt ist, – die Beträge der Einsatzspannungen der Feldeffekttransistoren (20, 22, 30, 32) jeweils größer als die Hälfte der Potentialdifferenz zwischen der oberen und der unteren Grenze des Spannungspotentials sind.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Werte der ersten (UTH1) und der zweiten Einsatzspannung (UTH2) einen im wesentlichen gleichen Betrag aufweisen.
  3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß – wenigstens einer der Feldeffekttransistoren (20, 22, 30, 32) einen Bulk-Anschluß aufweist, – der Bulk-Anschluß mit einer Spannungsquelle zur Erzeugung eines Substratvorspannungspotentials verbunden ist, – die Spannungsquelle zur Erzeugung eines Substratvorspannungspotentials zwischen wenigstens zwei verschiedenen Werten für das Substratvorspannungspotential einstellbar ist.
  4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Wert der ersten und der zweiten Einsatzspannung im wesentlichen vier Drittel der Differenz zwischen der oberen und der unteren Grenze des Spannungspotentials beträgt.
  5. Verfahren zum Betreiben der Schaltungsanordnung nach einem der Ansprüche 1 bis 4, umfassend die Schritte: – Auslesen einer Ladung aus der Speicherzelle (4) zur Erzeugung eines Spannungspotentials auf der Bitleitung (10), – Auslesen einer Ladung aus der Referenzspeicherzelle (6) zur Erzeugung eines Spannungspotentials auf der Referenzbitleitung (12), – Durchfahren eines Spannungspotentials mittels der ersten Spannungsquelle (40) von einem ersten Wert bis zu einem zweiten Wert, – Durchfahren eines Spannungspotentials mittels der zweiten Spannungsquelle (42) von dem zweiten Wert bis zu dem ersten Wert, – Wiedereinlesen des Spannungspotentials auf der Bitleitung (10) zur Speicherung eines von drei möglichen stabilen Ladungszuständen in der Speicherzelle (4).
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Schaltungsanordnung durch eine Steuereinheit mit tenärer Logik betrieben wird.
  7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß in Abhängigkeit von dem Ladungszustand der Speicherzelle (4) die elektrische Verbindung von der Speicherzelle (4) zu einer mit der Speicherzelle (4) verbundenen Steuereinheit mittels Durchbrennens einer Sicherungsschaltung unterbrochen wird.
  8. Verfahren nach einem der Ansprüche 5 bis 7, wenn rückbezogen auf Anspruch 3 oder 4, umfassend die Schritte: – Einstellen eines ersten Wertes für wenigstens eine der Substratvorspannungen, – Einlesen eines Ladungszustandes in die Speicherzelle (4), – Einstellen eines zweiten Wertes für die wenigstens eine Substratvorspannung, welcher von dem ersten Wert verschieden ist, zur Änderung der Einsatzspannung (UTH1, UTH2) wenigstens eines der n-Kanal-Feldeffekttransistoren oder p-Kanal-Feldeffekttransistoren, – Auslesen, Bewerten und Wiedereinlesen des Ladungszustandes in die Speicherzelle (4).
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