DE69514790T2 - Verfahren zur Einstellung der Schwellspannung einer Referenzspeicherzelle - Google Patents

Verfahren zur Einstellung der Schwellspannung einer Referenzspeicherzelle

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Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Setzen der Schwellspannung einer Referenzspeicherzelle.
  • In dem Gebiet der Halbleiterspeicher sorgt eine allgemeine Technik zum Lesen der in einer gegebenen Speicherzelle gespeicherten Information für das Vorspannen der Speicherzelle in einem vordefinierten Zustand und Vergleichen des durch die Speicherzelle gezogenen Stromes mit einem Referenzstrom.
  • Der Referenzstrom wird normalerweise durch eine Referenzspeicherzelle erzeugt, d. h. einer Speicherzelle, die in einem vordefinierten Zustand derart programmiert ist, daß sie, wenn sie vorgespannt ist, einen vorbestimmten Strom zieht.
  • Üblicherweise werden einige der Speicherzellen in der Speichermatrix der Speichervorrichtung als Referenzspeicherzellen benutzt. Insbesondere werden innerhalb der Speichermatrix, in der die Speicherzellen in Spalten (Bitleitungen) angeordnet sind, eine oder mehrere Spalten von Speicherzellen als Referenzspeicherzellenspalten benutzt. Die Referenzspeicherzellen sind so zusammen mit den Speicherzellen in der Speichermatrix eingebettet.
  • Diese Lösung hat den Vorteil, daß Unterschiede in den geometrischen und elektrischen Eigenschaften zwischen den Speicherzellen und den Referenzspeicherzellen auf ein Mindestmaß reduziert werden, weil eine Referenzspeicherzelle, deren Strom mit dem Strom einer zu lesenden Speicherzelle verglichen werden soll, topologisch nahe der zu lesenden Speicherzelle sein kann.
  • Falls einerseits die vorherige Anordnung zum Beispiel für ROMs, EPROMs und EEPROMS geeignet ist, ist sie es andererseits nicht für Flash-EEPROMs.
  • Falls in einem Flash-EEPROM die Referenzspeicherzellen (verkörpert durch Floating-Gate-MOS-Transistoren) in die Speichermatrix eingebettet sind, würden, da das elektrische Löschen ein Volumen-Betrieb ist, der alle der Speicherzellen in der Speichermatrix einbezieht (oder mindestens einen Sektor davon), jedesmal, wenn die Speicherzellen in der Speichermatrix elektrisch gelöscht werden, die Referenzspeicherzellen auch gelöscht werden, so daß nicht nur ihre Programmierbedingung sich ändern würde, sondern sie würden bald Verarmungs-Modus-Transistoren werden.
  • Aus diesen Gründen werden in Flash-EEPROMs die Referenzspeicherzellen nicht in die Speichermatrix eingebettet, sondern befinden sich topologisch außerhalb davon.
  • Wenn die Referenzspeicherzellen außerhalb der Speichermatrix sind, ist es nötig, ihre Schwellspannung auf einen vordefinierten Wert zu setzen. Dieser Betrieb wird während des In-der- Fabrik-Testens der Speichervorrichtung ausgeführt und besteht allgemein aus einer Wiederholung von zwei Phasen: einer ersten Phase, welche "Soft-Prograrnmieren" genannt wird, sorgt für eine Schritt für-Schritt-Änderung der Schvellspannung einer gegebenen Referenzspeicherzelle; eine zweite Phase, welche "Verifizierung" genannt wird und nach jedem Softprogrammierschritt ausgeführt wird, sorgt für das Erfassen der Schwellspannung der Referenzspeicherzelle und Vergleichen des erfaßten Werts mit einem vordefinierten erwünschten Wert. Ein derartiges Verfahren ist auch in der WO-A-90 12 400 beschrieben.
  • Die übliche Technik zum Ausführen der Verifizierungsphase sorgt für das Nutzen eines bestimmten Testmodus der Speichervorrichtung, der "direkter Speicherzugriff" (DMA) genannt wird: in die sem speziellen Modus des Betriebs ist die Referenzspeicherzelle direkt mit einem der äußeren Anschlüsse der Speichervorrichtung verbunden, so daß es möglich ist, den durch die Referenzspeicherzelle gezogenen Strom zu messen, wenn sie in einem vordefinierten Zustand vorgespannt ist; der gemessene Strom wird dann (extern an der Speichervorrichtung) mit einem vorbestimmten Strom, der als eine Referenz benutzt wird, verglichen.
  • Das Verwenden des DMA-Modus des Betriebs der Speichervorrichtung zum Verifizieren der Stromschwellspannung der Referenzspeicherzelle nach jedem Soft-Programmierschritt verursacht, daß der Betrieb des Setzens der Schwellespannung der Referenzspeicherzellen ziemlich lang ist. Da mehrere Referenzspeicherzellen normalerweise in einer einzelnen Speichervorrichtung vorgesehen sind, wird die gesamte Zeit, die zum Testen der Speichervorrichtung erforderlich ist, stark vergrößert.
  • Angesichts des offenbarten Stands der Technik ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Setzen der Schwellspannung einer Referenzspeicherzelle vorzusehen, welches schneller ist als das Verfahren gemäß des Stands der Technik.
  • Gemäß der vorliegenden Erfindung wird eine derartige Aufgabe durch ein Verfahren zum Setzen der Schwellspannung einer Referenzspeicherzelle einer Speichervorrichtung gelöst, wobei die Referenzspeicherzelle als ein Referenzstromgenerator benutzt wird zum Erzeugen eines Referenzstroms, welcher durch eine Leseschaltung der Speichervorrichtung mit von zu lesenden Speicherzellen gezogenen Strömen verglichen wird, wobei die Speicherzellen zu einer Speichermatrix der Speichervorrichtung gehören, wobei das Verfahren einen ersten Schritt, in dem die Referenzspeicherzelle eine Änderung in ihrer Schwellspannung unterworfen wird, und den zweiten Schritt aufweist, in dem die Schwellspannung der Referenzspeicherzelle verifiziert wird, dadurch gekennzeichnet, daß der zweite Schritt für das Ausführen eines Lesens der Referenzspeicherzelle unter Verwenden einer Speicherzelle mit einer bekannten Schwellenspannung, die zu der Speichermatrix gehört, als einen Referenzstromgenerator zum Erzeugen eines Stroms, der durch die Leseschaltung mit dem Strom verglichen wird, der durch die Referenzspeicherzelle gezogen wird, sorgt.
  • Verschieden von dem bekannten Verfahren sorgt das Verfahren gemäß der vorliegenden Erfindung für das Verifizieren der Schwellspannung der Referenzspeicherzellen durch Ausführen eines Lesebetriebs, welcher wie bekannt der schnellste Betrieb einer Speichervorrichtung ist; ein derartiger Lesebetrieb wird ausgeführt unter Verwendung des durch eine Speicherzelle der Speichermatrix gezogenen Stromes als einen Referenzstrom für die Leseschaltung der Speichervorrichtung. Auf diese Weise wird die Zeit, die zum Ausführen des Testens der Speicherzelle nötig ist, stark verringert. Offensichtlich soll die Speicherzelle, die als ein Referenzstromgenerator zum Verifizieren der Schwellspannung der Referenzspeicherzelle ausgewählt ist, eine bekannte Schwellspannung besitzen, so daß der Strom, den sie zieht, einen bekannten Wert hat; dies wird durch die Tatsache möglich gemacht, daß normalerweise vor dem Testen die Speichervorrichtung einem Ultraviolett(UV)-Licht ausgesetzt wird, um all die Speicherzellen zu löschen, so daß die Schwellspannung der Speicherzellen bekannt ist.
  • Diese und andere Merkmale der vorliegenden Erfindung werden deutlicher durch die folgende detaillierte Beschreibung von zwei besonderen Ausführungsformen, die als nicht beschränkende Beispiele in den beigefügten Zeichnungen dargestellt sind, in denen:
  • Fig. 1 ein schematisches Diagramm einer Halbleiterspeichervorrichtung ist, das eine Speicherzelle in einer Speichermatrix, eine Referenzspeicherzelle und eine Leseschaltung zeigt;
  • Fig. 2 ein Diagramm ist, das eine erste praktische Ausführungsform des Verfahrens der Erfindung darstellt;
  • Fig. 3 ein Diagramm ist, das eine zweite praktische Ausführungsform des Verfahrens der Erfindung darstellt;
  • Fig. 4 ein schematisches Diagramm einer Schaltungsanordnung zum Ausführen eines Direktspeicherzugriffs (DMA) auf die Speicherzelle in der Speichermatrix ist.
  • In Fig. 1 ist eine übliche Differenz-Modus-Leseschaltung einer Speichervorrichtung schematisch gezeigt. Die Lesevorrichtung weist einen ersten Zweig I, der auch "Matrixzweig" genannt wird und eine Speicherzelle MC (die durch einen Floating-Gate-MOS- Transistor verkörpert ist) einer Speichermatrix mm und eine erste Lastimpedanz L1 mit einem mit einer Spannungsversorgung VCC verbundenen ersten Anschluß enthält, und einen zweiten Zweig 2, der auch "Referenzzweig" genannt wird und eine Referenzspeicherzelle RMC (auch durch einen Floating-Gate-MOS-Transistor verkörpert) und eine zweite Lastimpedanz L2 mit einem mit der Spannungsversorgung VCC verbundenen ersten Anschluß enthält, auf. Die zweiten Anschlüsse von L1 und L2 sind entsprechend mit den invertierenden und nicht invertierenden Eingängen M und R eines Vergleichers 3 verbunden, dessen Ausgabe an eine Ausgabepufferschaltung 4 (an sich bekannt und daher nicht gezeigt) geliefert wird. Die Ausgabe der Ausgabepufferschaltung 4 bildet ein Ausgabedatensignal 0 der Speichervorrichtung und wird typischerweise an einen externen Anschluß der Speichervorrichtung geliefert.
  • In dem Referenzzweig 2 ist ein Schalter S1 schematisch gezeigt, welcher die Referenzspeicherzelle RMC selektiv entweder mit dem nicht invertierenden Eingang R der Vergleichers 3 oder mit einer Programmlastschaltung 5 (auch bekannt und deshalb nicht gezeigt) verbindet. Ein zweiter Schalter S2 ist auch gezeigt, welcher eine Steuer-Gateelektrode der Referenzspeicherzelle RMC selektiv entweder mit einer Lese-Gatespannung VREF mit einer Programmier- Gatespannung VPROG verbindet.
  • Bei einem normalen Lesen der Speichervorrichtung liefert die Referenzspeicherzelle RMC einen Referenzstrom IR, welcher einen Spannungsabfall über L2 verursacht; die Spannung an dem nicht invertierenden Eingang R des Vergleichers 3 bildet eine Referenzspannung für den Vergleicher 3. Die zu lesende Speicherzelle MC, die in einem vorbestimmten Zustand vorgespannt ist, zieht einen Strom IC, welcher einen Spannungsabfall über L1 verursacht. Falls der Strom IC niedriger ist als der Referenzstrom IR, ist der Spannungsabfall über L1 niedriger als derjenige über L2, und die Spannung an dem Eingang M des Vergleichers 3 ist höher als die Referenzspannung. Die Speicherzelle MC wird daher als eine programmierte Speicherzelle gelesen. Falls der Strom IC höher ist als der Referenzstrom IR ist der Spannungsabfall über L1 höher als der Spannungsabfall über L2, so daß die Spannung an dem Eingang M niedriger ist als die Referenzspannung. Die Speicherzelle MC wird daher als eine nicht programmierte Speicherzelle gelesen.
  • In dem folgenden wird das Verfahren der vorliegenden Erfindung durch zwei praktische Beispiele erklärt werden.
  • Normalerweise wird am Ende des Herstellungsprozesses einer Speichervorrichtung sie Ultraviolett(UV) ausgesetzt, so daß all die Speicherzellen in einer Speichermatrix mm, wie auch die Referenzspeicherzellen in einen allgemeinen Programmierzustand gebracht werden, gekennzeichnet durch eine Schwellspannung VTUV.
  • Während des Speichervorrichtungstestens wird die Schwellspannung der Referenzspeicherzellen auf einen vordefinierten Wert (höher als VTUV) gesetzt, so daß, wenn während eines normalen Lesebetriebs die Referenzspeicherzellen in einem vordefinierten Zustand vorgespannt sind, sie einen vordefinierten Strom IR ziehen.
  • Um die Schwellspannung der Referenzspeicherzellen zu setzen, werden sie kurzen Programmierimpulsen unterworfen (bezugnehmend auf Fig. 1, die Schalter S1 und S2 sind in die durch gepunktete Linien verkörperte Positionen geschaltet, so daß die Drainelek trode der Referenzspeicherzelle RMC mit der Programm- Lastschaltung 5 verbunden ist und die Gateelektrode mit der Programmierspannung VPROC verbunden ist). Nach jedem Programmierimpuls wird ein Lesebetrieb der Referenzspeicherzellen ausgeführt, um zu verifizieren, falls die Schwellspannung der Referenzspeicherzellen den erwünschten Wert erreicht haben. Falls die Schwellspannung der Referenzspeicherzellen immer noch niedriger ist als der erwünschte Wert, wird ein anderer Programmierimpuls an sie angelegt. Wenn die Schwellspannung der Referenzspeicherzellen den erwünschten Wert erreichen, wird der Setzbetrieb gestoppt.
  • Als ein erstes Beispiel der praktischen Umsetzung des Verfahrens der vorliegenden Erfindung wird vorgeschlagen, daß die Leseschaltung von dem sogenannten "Nichtabgeglichene-Lasten"-Typ ist.
  • Wie jedem Fachmann auf dem Gebiet der Halbleiterspeicher bekannt ist, hat in einer Leseschaltung mit unabgeglichenen Lasten die Lastimpedanz im Referenzzweig einen niedrigeren Wert als die Lastimpedanz in dem Zweig, der die zu lesende Speicherzelle enthält.
  • Da gemäß des Verfahrens der Erfindung der durch eine UVgelöschte Speicherzelle MC gezogene Strom IC als ein Referenzstrom zum Verfizieren der Programmierbedingung der Referenzspeicherzelle RMC benutzt wird, verhält sich in dem Verifizierschritt des Programmierzustands der Referenzspeicherzelle MC der erste Zweig 1 als ein Referenzzweig, und die Lastimpedanz L1 muß einen niedrigeren Wert haben als L2. In dem folgender wird angenommen, daß L2 = k · L1, mit k > 1.
  • In Fig. 2 verkörpert die Linie A den Spannungsabfall V1 über L1 als eine Funktion der Spannung VPCX, die an der Steuergateelektrode der Speicherzelle MC angelegt ist; wie schon erwähnt, ist VTUV die Schwellspannung der Speicherzelle MC nach dem Dem-UV- Licht-Aussetzen.
  • Auf ähnliche Weise verkörpern die Linien B, C und D den Spannungsabfall V2 über L2 als eine Funktion der Spannung VREF, die an das Steuergate der Referenzspeicherzelle RMC angelegt ist, angenommen daß VREF mit Vpcx übereinstimmt, entsprechend nach dem Dem-UV-Licht-Aussetzen der Speichervorrichtung, nachdem ein erster Programmierimpuls an die Referenzspeicherzelle RMC angelegt wurde und an dem Ende der Setzprozedur; VT1 ist der Schwellspannungswert von RMC nach dem ersten Programmierimpuls und VTR ist der erwünschte Schwellspannungswert für die Referenzspeicherzelle RMC. Die Linie A hat eine Steigung, welche k-mal niedriger ist als diejenige der Linien B, C und D.
  • Wie sich von Fig. 2 ergibt, ist, wenn das Ausführen des Lesens der Referenzspeicherzelle mit einer Steuergatespannung VREF = VPCX = VS ausgewählt wird, wobei VS die dem Schnittpunkt der Linie A mit der Linie D entsprechende Spannung ist, solange wie die Schwellspannung der Referenzspeicherzelle RMC niedriger ist als VTR, der Spannungsabfall V1 über L1 niedriger als der Spannungsabfall V2 über L2, und die Ausgabe des Vergleichers 3 findet sich auf einem niedrigen logischen Pegel. Wenn die Schwellspannung der Referenzspeicherzelle RIvIC den erwünschten Wert VTR erreicht, ist der Spannungsabfall V2 über L2 dem Spannungsabfall V1 über L1 gleich, und der Ausgang des Vergleichers 3 ändert den logischen Zustand. Der Wert VS ist gegeben durch:
  • VS = (k / (k + 1))) (VTR - VTUV) + VTUV
  • So ist es möglich, durch Ausführen des Lesens mit der Spannung VS, wenn der Ausgang des Vergleichers 3 seinen Zustand ändert, abzuleiten, daß die Schwellspannung der Referenzspeicherzelle RMC den erwünschten Wert VTR erreicht hat, und die Setzprozedur kann enden.
  • Als ein zweites Beispiel der praktischen Umsetzung des Verfahrens der Erfindung wird angenommen, daß die Steuergatespannung VREF der Referenzspeicherzelle RMC unabhängig von der Steuergatespannung VPCX der Speicherzelle MC ist. Auch wird aus Gründen der Einfachheit angenommen, daß k gleich 1 ist.
  • Wie sich von Fig. 3 ergibt, ist es in diesem Fall einfach nötig, VREF derart auszuwählen, daß:
  • VREF = UPCX + (VCR - VTUV)
  • und zu realisieren, daß solange sich der Ausgang des Vergleichers 30 in dem niedrigen logischen Zustand befindet, die Schwellspannung der Referenzspeicherzelle RMC niedriger ist als VTR, während, wenn der Ausgang des Vergleichers 3 den logischen Zustand ändert, die Schwellspannung der Referenzspeicherzelle den erwünschten Wert VTR erreicht hat, und die Setzprozedur kann enden.
  • Es ist wichtig anzumerken, daß mit dem Verfahren der vorliegenden Erfindung der tatsächliche End-Programmierzustand der Referenzspeicherzellen von dem Strom abhängt, der durch die Speicherzelle MC gezogen wird, welche als eine Referenz zum Ausführen des Lesens der Referenzspeicherzelle benutzt wurde, d. h. von der Schwellspannung und von den geometrischen Eigenschaften der Speicherzelle MC.
  • Zum Beispiel sollte die Tatsache berücksichtigt werden, daß in einer dem UV-Licht ausgesetzten Speichervorrichtung die statistische Verteilung der Schwellspannungen der Speicherzellen eine Amplitude von 400 bis 600 mV besitzt.
  • Es ist daher vorzuziehen, einen Direktspeicherzugriff auf die Speicherzelle MC auszuführen, welche als eine Referenz zum Lesen der Referenzspeicherzelle RMC benutzt werden soll. Auf diese Weise ist es möglich, ihre tatsächliche Strom-Spannungs- Kennlinie zu ermitteln, so daß die statistische Verteilung der UV-Schwellspannung und der geometrischen Eigenschaften der Spei cherzelle berücksichtigt werden können. Dieser Direktspeicherzugriff muß nur einmal ausgeführt werden, bevor die Setzprozedur der Referenzspeicherzellen begonnen wird.
  • Fig. 4 zeigt schematisch, wie ein derartiger Direktspeicherzugriff auf die Speicherzelle MC ausgeführt werden kann. Die Drainelektrode der Speicherzelle MC ist direkt mit einem externen Anschluß 6 der Speicherzelle verbunden, und ein Variabelspannungsgenerator G ist extern mit dem Anschluß 6 verbunden. Ein Amperemeter 7 ist in Reihe zwischen dem Spannungsgenerator G und dem externen Anschluß 6 geschaltet, um den Wert des Speicherzellenstroms IC bei verschiedenen Werten der Spannung zu messen, die an die Drainelektrode der Speicherzelle MC angelegt ist.
  • Sogar unter Berücksichtigung dieses Direktspeicherzugriffs auf die Speicherzelle MC liefert die vorliegende Erfindung ein schnelles Verfahren zum Setzen der Schwellspannungen der Referenzspeicherzellen RMC.

Claims (4)

1. Verfahren zum Setzen der Schwellspannung einer Referenzspeicherzelle (RMC) einer Speichervorrichtung, wobei die Referenzspeicherzelle (RMC) als ein Referenzstromgenerator zum Erzeugen eines Referenzstroms verwendet wird, der durch eine Leseschaltung (1, 2, 3) der Speichervorrichtung mit Strömen, die durch zu lesende Speicherzellen gezogen werden, verglichen wird, wobei die Speicherzellen zu einer Speichermatrix (mm) der Speichervorrichtung gehören, wobei das Verfahren
einen ersten Schritt, in dem die Referenzspeicherzelle (RMC) einer Änderung ihrer Schwellspannung unterworfen wird, und
einen zweiten Schritt, in dem die Schwellspannung der Referenzspeicherzelle (RMC) verifiziert wird, aufweist, dadurch gekennzeichnet,
daß der zweite Schritt für das Ausführen eines Lesens der Referenzspeicherzelle (RMC) unter Verwendung einer Speicherzelle (MC) mit einer bekannten Schwellspannung (VTUV), die zu der Speichermatrix (mm) gehört, als einen Referenzstromgenerator zum Erzeugen eines Stroms (IC), der durch die Leseschaltung (1, 2, 3) mit dem Strom (IR) verglichen wird, der durch die Referenzspeicherzelle (RMC) gezogen wird, sorgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der erste Schritt und der zweite Schritt wiederholt werden, bis die Schwellspannung der Referenzspeicherzelle (RMC) einen vorbestimmten Wert (VTR) annimmt.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß es einen einleitenden Schritt aufweist, in dem ein direkter Speicherzugriff auf die Speicherzelle (MC) ausgeführt wird, um die Schwellspannung (VTUV) derselben zu bestimmen.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Speicherzelle (MC) eine UV-gelöschte Speicherzelle ist.
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
JPH11203881A (ja) * 1998-01-12 1999-07-30 Mitsubishi Electric Corp データ読み出し回路
KR100301817B1 (ko) 1999-06-29 2001-11-01 김영환 레퍼런스 메모리셀의 초기화 회로 및 그를 이용한 초기화 방법
US6629047B1 (en) * 2000-03-30 2003-09-30 Intel Corporation Method and apparatus for flash voltage detection and lockout
US6490204B2 (en) * 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6396741B1 (en) 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
EP1160794B1 (de) 2000-05-31 2008-07-23 STMicroelectronics S.r.l. Schaltungsanordnung zum Programmieren von Daten in Referenzzellen einer nichtflüchtigen Multibitspeicheranordnung
EP1160795B1 (de) 2000-05-31 2007-12-19 STMicroelectronics S.r.l. Referenzzellenmatrixanordnung zum Datenlesen in einer nichtflüchtigen Speicheranordnung
US6697283B2 (en) 2001-01-03 2004-02-24 Micron Technology, Inc. Temperature and voltage compensated reference current generator
US6449190B1 (en) * 2001-01-17 2002-09-10 Advanced Micro Devices, Inc. Adaptive reference cells for a memory device
FR2820539B1 (fr) * 2001-02-02 2003-05-30 St Microelectronics Sa Procede et dispositif de rafraichissement de cellules de reference
US6584017B2 (en) * 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
FR2836751A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique non destructrice
FR2836752A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique
FR2836749A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique
FR2836750A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique non destructrice
US6570797B1 (en) 2002-05-07 2003-05-27 Taiwan Semiconductor Manufacturing Company Design for test to emulate a read with worse case test pattern
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6711062B1 (en) * 2002-07-17 2004-03-23 Taiwan Semiconductor Manufacturing Company Erase method of split gate flash memory reference cells
US6826107B2 (en) * 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US6963505B2 (en) * 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
ITTO20030115A1 (it) * 2003-02-17 2004-08-18 St Microelectronics Srl Metodo di soft-programmazione per un dispositivo di
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US6954393B2 (en) * 2003-09-16 2005-10-11 Saifun Semiconductors Ltd. Reading array cell with matched reference cell
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7652930B2 (en) 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7755938B2 (en) * 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
ITMI20042473A1 (it) * 2004-12-23 2005-03-23 Atmel Corp Sistema per l'effettuazione di verifiche rapide durante la configurazione delle celle di riferimento flash
EP1831892A4 (de) * 2004-12-23 2009-06-10 Atmel Corp System zur durchführung von schnelltests während der einstellung von flash-referenzzellen
US8053812B2 (en) * 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7221138B2 (en) * 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7394698B1 (en) * 2006-12-28 2008-07-01 Macronix International Co., Ltd. Method and apparatus for adjusting a read reference level under dynamic power conditions
JP5166894B2 (ja) * 2008-01-30 2013-03-21 セイコーインスツル株式会社 半導体記憶装置
KR101105434B1 (ko) * 2009-03-02 2012-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전류 감지 특성 평가 장치 및 방법
JP2011159355A (ja) * 2010-02-01 2011-08-18 Sanyo Electric Co Ltd 半導体記憶装置
US9437257B2 (en) * 2012-12-31 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensing circuit, memory device and data detecting method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
JP3454520B2 (ja) * 1990-11-30 2003-10-06 インテル・コーポレーション フラッシュ記憶装置の書込み状態を確認する回路及びその方法
JPH0730000A (ja) * 1993-07-09 1995-01-31 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US5444656A (en) * 1994-06-02 1995-08-22 Intel Corporation Apparatus for fast internal reference cell trimming
US5481494A (en) * 1994-12-22 1996-01-02 Advanced Micro Devices, Inc. Method for tightening VT distribution of 5 volt-only flash EEPROMS

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