Hintergrund der Erfindung
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Die Erfindung betrifft einen Halbleiterspeicher, und
insbesondere das Treiben von Wortleitungen in einem
programmierbaden NUR-Lese-Speicher (im Folgenden als PROM bezeichnet)
mit Speicherzellen, die jeweils aus einem
Feldeffekttransistor mit einem Schwebegate bestehen.
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In solch einem PROM wird ein Datenauslesevorgang unter
Verwendung einer Differenz in der Schwellspannung zwischen
einer programmierten Speicherzelle und einer
nichtprogrammierten Speicherzelle durchgeführt. Das Schwebegate der
programmierten Speicherzelle ist aufgrund von darin
injizierten Elektronen oder Löchern negativ oder positiv
geladen, und aufgrunddessen nimmt ihr Schwellwert einen hohen
Wert VTMW an. Da andererseits das Schwebegate der
nichtprogrammierten Speicherzelle nicht geladen ist, nimmt ihr
Schwellwert einen niedrigen Wert VTMO an. Jede
Speicherzelle wird mit einer Spannung zwischen VTMW und VTMO als
Lesespannung versorgt. Aufgrunddessen wird die
nichtprogrammierte Speicherzelle eingeschaltet, während die
programmierte Speicherzelle nichtleitend gehalten wird. Somit
wird ein Ausgangsdatum als "1" oder "0" erhalten, abhängig
davon, ob die gewählte Speicherzelle programmiert ist oder
nicht. Die Auslesespannung wird mit einem Abfall der
Speisespannung vermindert. Wenn die Auslesespannung kleiner
wird als die niedrige Schwellspannung VTMO aufgrund des
Abfalls der Speisespannung, werden alle Speicherzellen
nichtleitend
gehalten, unabhängig ob sie programmiert sind oder
nicht. Der niedrige Schwellwert VTMO einer
nichtprogrammierten N-Kanal-Speicherzelle beträgt etwa 2,5 V, und eine
Auslesespannung von zumindest 2V ist erforderlich, um die
Speicherzelle zuverlässig leitend werden zu lassen. Wenn
die Auslesespannung unter 3V aufgrund des
Speisespannungsabfalls vermindert wird somit, wird ein Datenauslesen aus
dem EPROM unmöglich.
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Ein Halbleiterspeicher gemäß dem Oberbegriff des Anspruchs
1 ist aus der GB-A-214406 bekannt. In diesem Speicher sind
Distributoren und eine Spannungserhöhungsschaltung, die nur
in einem Datenschreibmodus arbeitet, vorgesehen, um eine
ausgewählte Wortleitung mit einer Programmierspannung zu
versorgen, die höher als eine vorgegebene
Programmierspannung ist, um den Datenschreibvorgang, d. h. den
Programmiervorgang, abzukürzen. Zum Auslesen von Daten aus dem
Speicher wird jedoch eine feste Auslesespannung der
ausgewählten Wortleitung zugeführt, so daß die oben beschriebenen
Probleme auch bei diesem Speicher auftreten.
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Die EP-A-106222 betrifft das Problem, einen von Softfehlern
aufgrund von Alphapartikeln freien statischen Speicher in
einem Batterie-Sicherungsmodus zu schaffen. Aus diesem
Grund wird die Speisespannung verstärkt und dem
Speiseanschluß der Speicherzellen zugeführt.
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Es ist eine Aufgabe der Erfindung, einen Halbleiterspeicher
zu schaffen, bei dem Datenauslesevorgänge über einen
ausgedehnten speisespannungsbereich durchgeführt werden.
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Diese Aufgabe wird durch einen Halbleiterspeicher mit den
Merkmalen des Anspruchs gelöst.
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Erfindungsgemäß wird die Spannung der ausgewählten
Wortleitung beim Lesevorgang relativ zu einer Speisespannung
erhöht.
Dies kann durch Verwendung eines kapazitiven
Elementes erfolgen, das mit der ausgewählten Wortleitung
verbunden ist und zunächst auf den Auswahlpegel der Wortleitung
aufgeladen wird. Anschließend wird eine Spannung, die höher
als der Nichtauswahlpegel ist, dem anderen Ende des
kapazitiven Elementes zugeführt. Als Folge wird das Potential auf
der ausgewählten Wortleitung durch den "Bootstrap-Effekt"
des kapazitiven Elementes erhöht. Mit anderen Worten wird
eine Spannung, die höher als die bekannte Auslesespannung
ist, der ausgewählten Speicherzelle als tatsächliche
Auslesespannung zugeführt. Auf diese Weise wird der Lesevorgang
selbst dann durchgeführt, wenn die Versorgungsspannung
abfällt.
Kurzbeschreibung der Zeichnungen
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Die obigen Aufgaben, Vorteile und Merkmale der Erfindung
werden aus der folgenden Beschreibung in Verbindung mit den
beigefügten Zeichnungen deutlich. Es zeigen:
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Fig. 1 ein Blockdiagramm eines Halbleiterspeichers gemäß
einer Ausführungsform der Erfindung,
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Fig. 2 ein Schaltungsdiagramm eines Teils des Speichers
gemäß Fig. 1,
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Fig. 3 ein Zeitablaufdiagramm eines Betriebs der Schaltung
gemäß Fig. 2,
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Fig. 4 ein Schaltungsdiagramm eines Teils einer weiteren
Ausführungsform der Erfindung,
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Fig. 5A und 5B Zeitablaufdiagramme eines Schaltungsbetriebs
gemäß Fig. 4,
wenn eine Speisespannung oberhalb eines vorgegebenen Pegels
ist bzw. wenn sie unterhalb des vorgegebenen Pegels liegt,
und
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Fig. 6 die Charakteristikakurven der Steuergatespannung VCG
über den Drainstrom IDS einer nichtprogrammierten
Speicherzelle bzw. einer programmierten Speicherzelle.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
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Fig. 1 zeigt ein Blockdiagramm eines PROM gemäß einer
Ausführungsform der Erfindung. In Fig. 1 sind eine Vielzahl
von Speicherzellen MC&sub1;&sub1; bis MCnm in m-Spalten und m-Zeilen
angeordnet, um ein Speicherzellenfeld 1 zu bilden. Jede
Speicherzelle besteht aus einem
N-Kanal-Feldeffekttransistor mit einem Steuergate CG, einem Schwebegate FG und
einem Source-Drain-Stromweg. Das Steuergate CG jeder
Speicherzelle ist mit einer der Wortleitungen Wo bis Wn
verbunden, und ihr Source-Drain-Weg ist zwischen eine der
Zahlenleitungen D1 bis Dn und einem Massepunkt geschaltet.
Zwischen den Zahlenleitungen D1 bis Dn und einem
Leseverstärker 7 sind N-Kanal-Tortransistoren MG1 bis MGn
geschaltet.
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Zeilenadress-Signale Rao bis Rai werden über Zeilenadress-
Anschlüsse 11-0 bis 11-1 an einen Speicheradresspuffer 3
zugeführt. Signale Raoo bis Raii der Puffer 3 werden einem
Zeilenadressdekoder 2 zugeführt. Der Dekoder 2 ändert
dadurch eines von Auswahlsignalen Xo bis Xm auf einen
Auswahlpegel und speist eine zugeordnete Wortleitung W.
Spaltenadress-Signale CAo bis CAj werden über
Spaltenadressanschlüsse 12o bis 12-i an einen Spaltenadresspuffer 5
gegeben. Ein Spaltenadressdekoder 4 antwortet auf die
Ausgangssignale CAoo bis CAjj des Puffers 5 und hebt eins der
dekodierten Signale Yo bis Yn auf den hohen Pegel, so daß ein
zugeordneter Tortransistor Mg eingeschaltet wird. Als
Ergebnis ist eine Speicherzelle Mc ausgewählt.
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Ein einem Anschluß 13 zugeführtes Signal wird verwendet,
um das PROM in einen Datenauslesezustand oder in einen
Datenprogrammierzustand zu bringen. Wenn das Signal WE den
hohen Pegel annimmt, ändert eine
Lese/Schreibsteuerschaltung 6 ein Lesefreigabesignal RE auf
hohen Pegel und ein Schreibfreigabesignal auf niedrigen
Pegel. Aufgrunddessen wird der Leseverstärker 7 aktiviert
und verstärkt ein Datum in der ausgewählten Speicherzelle
und liefert das verstärkte Datum als ein Ausgangsdatum Dout
an einen Anschluß 14. Wenn das Signal auf niedrigem
Pegel ist, wird das Schreibfreigabesignal WE auf hohen Pegel
gebracht, und ein Datenprogrammiervorgang wird
durchgeführt. Zu diesem Zeitpunkt wird eine Programmierspannung
Vpp einem Anschluß 15 zugeführt. Eine Programmierschaltung
9 antwortet auf ein Ausgangssignal, das von einer
Dateneingangsschaltung 8 entsprechend einem Eingangsdatum
DIN, das dem Anschluß 14 zugeführt wurde, erzeugt wird, und
entscheidet, ob die Programmierspannung Vpp der
ausgewählten Wortleitung W und der ausgewählten Zahlenleitung D
zugeführt wird oder nicht. Wenn die ausgewählte Speicherzelle
mit der Spannung Vpp an ihrem Steuergate CG und über ihren
Source-Drain-Weg versorgt wird, werden Elektronen in ihr
Schwebegate FG injiziert. Das Gate FG wird dadurch negativ
geladen. Im Ergebnis wird ihr Schwellwert somit hoch, und
auf diese Weise wird eine programmierte Speicherzelle
gebildet.
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Fig. 2 zeigt die Charakteristikakurven 60 und 50 der
Steuergatespannung VCG über den Drain-Source-Strom IDS einer
programmierten Speicherzelle bzw. einer nichtprogrammierten
Speicherzelle. Bei der nichtprogrammierten Speicherzelle
ist das Schwebegate nicht negativ geladen. Aufgrunddessen
ist ihr Schwellwert VTMO bei etwa 2,5 V, und sie wird durch
eine Steuergatespannung VCG, die diesen Schwellwert
überschreitet, eingeschaltet, so daß der Drainstrom IDS
ansteigt. Andererseits hat die programmierte Speicherzelle
einen Schwellwert VTMW von etwa 13 V, da ihr Schwebegate
negativ geladen ist. Aufgrunddessen wird die programmierte
Speicherzelle solange nicht eingeschaltet, wie ihre
Steuergate-Spannung VCG den Schwellwert VTMW nicht überschreitet.
Beim Datenauslesevorgang wird eine Zwischenspannung
zwischen den Schwellwerten VTMO und VTMW somit dem Steuergate
CG der ausgewählten Speicherzelle MC als Auslesespannung
zugeführt. Mit anderen Worten antwortet der
Zeilenadressdekoder
2 auf die Zeilenadress-Signale RAo bis RAi und ändert
eins der Auswahlsignale Xo bis Xm auf diese
Zwischenspannung, um die zugeordnete Wortleitung W zu betreiben. Die
Speisespannung Vcc, die dem Speiseanschluß 16 zugeführt
wird, beträgt 5 V und wird vorteilhafterweise somit als
Zwischenspannung verwendet.
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PROMs werden in verschiedenen batteriebetriebenen Geräten
verwendet. Die elektromotorische Kraft einer Batterie
reduziert sich mit ihrem Gebrauch. Dies bedeutet, daß die
Auslesespannung, die der Speicherzelle zuzuführen ist,
allmählich abnimmt. Der Schwellwert VTMO der nichtprogrammierten
Speicherzelle beträgt etwa 2,5 V, aber eine
Steuergatespannung VCG von zumindest 3 V ist erforderlich, damit die
nichtprogrammierte Speicherzelle einen Auslesestrom ID
erzeugt. Wenn die Auslesespannung (d. h. die
Steuergatespannung VCG) niedriger aufgrund des Abfalls der Speisespannung
VCC als 3 V, beurteilt der Leseverstärker die
nichtprogrammierte Speicherzelle als programmierte Speicherzelle. Das
bedeutet, daß ein Datenauslesevorgang unmöglich wird.
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Zur Erhöhung des Bereichs der Speisespannung Vcc, innerhalb
dessen ein Datenauslesevorgang durchgeführt werden kann,
umfaßt das in Fig. 1 dargestellte PROM ferner einen
Signalgenerator 10 der Erhöhungssignale RSo bis RSm für
Wortleitungen in Abhängigkeit von einer Potentialänderung in den
Ausgangssignalen RAoo bis RAii der Zeilenadresspuffer 3
(d. h. eine Potentialänderung der Zeilenadress-Signale RAo
bis RAi) erzeugt, und Kondensatoren Co bis Cm, die jeweils
zwischen Ausgangsanschlüssen des Signalgenerators 10 und
die Wortleitungen Wo bis Wm geschaltet sind. Die
Erhöhungssignale RSo bis RSm werden erzeugt, nachdem der
Zeilenadress-Dekoder 2 das Auswahlsignal X auf den Auswahlpegel
angehoben hat. Aufgrunddessen wird ein mit der betriebenen
Wortleitung verbundener Kondensator C zunächst auf den
Auswahlpegel geladen, und ihm wird anschließend das
Erhöhungssignal RS zugeführt. Dementsprechend wird die
Wortleitung W weiter auf einen Pegel aufgeladen, der die Summe
des Auswahlpegels des Signals X und des Signalpegels des
Signals RS ist. Somit erhält die nichtprogrammierte
Speicherzelle an ihrem Steuergate eine Spannung VCG, die
groß genug ist, den Auslesestrom IR selbst dann zu
erzeugen, wenn die Speisespannung VCC unter 3 V abfällt (Fig.
6).
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Fig. 2 ist ein Schaltungsdiagramm eines
Zeilenadressdekoders 2-0 und eines Wortleitungs-Erhöhungssignalgenerators
10-0, die beide der Wortleitung Wo zugeordnet sind. Der
Dekoder 2-0 umfaßt P-Kanal-Transistoren M&sub2;&sub0; und M&sub2;&sub1; und
N-Kanal-Transistoren M&sub2;&sub2; und M&sub2;&sub3;, wobei diese Transistoren eine
NOR-Schaltung mit zwei Eingängen bilden, denen die Signale
RAoo und RAl vom Adresspuffer 3 zugeführt werden. Wenn
beide Signale RAoo und RA&sub1;&sub1; auf niedrigem Pegel sind, wird
das Ausgangssignal der NOR-Schaltung ein hoher Pegel. Das
Ausgangssignal der NOR-Schaltung wird über einen N-Kanal-
Verarmungstransistor M&sub2;&sub4; der Wortleitung Wo als
Auswahl-signal Xo zugeführt. Das Lesefreigabesignal RE wird dem Gate
des Transistors M&sub2;&sub4; zugeführt. Der Signalgenerator 10-0,
der das Wortleitungs-Erhöhungssignal Rso erzeugt, umfaßt
eine auf RAoo ansprechende Schaltung 10-0-1 und eine auf
RA&sub1;&sub1; ansprechende Schaltung 10-0-2. Da diese
Anspruchsschaltungen den gleichen Aufbau aufweisen, ist nur die
Schaltung 10-0-1 im Detail in Fig. 2 dargestellt. In der
Schaltung 10-0-1 wird das Signal RAoo durch eine
Verzögerungsschaltung 20 verzögert, um ein verzögertes Signal V&sub2;&sub0;
zu liefern. Die Verzögerungsschaltung 20 kann aus einer
Anzahl von in Reihe geschalteten Invertern aufgebaut sein.
Das Signal V&sub2;&sub0; wird über einen N-Kanaltransistor M&sub2;&sub5;,
dessen Gate mit der Speisespannung Vcc versorgt wird, an einen
Inverter 21 geliefert, dessen Ausgangssignal seinerseits
einem Inverter 22 zugeführt wird. Ein invertiertes Signal
V&sub2;&sub2; des Inverters 22 wird über einen N-Kanal-Transistor
M&sub2;&sub6;,
dessen Gate mit der Speisespannung Vcc versorgt wird,
an einen Inverter 23 geliefert. Die Ausgangssignale V&sub2;&sub1; und
V&sub2;&sub3; der Inverter 21 und 23 werden den Gates von N-Kanal-
Transistoren M&sub2;&sub7; bzw. M&sub2;&sub8; vorgeführt. Die Source-Drain-
Strompfade der Transistoren M&sub2;&sub7; und M&sub2;&sub8; sind zwischen dem
Ausgangsanschluß der Verzögerungsschaltung 20 und einem
Knoten N&sub1; bzw. zwischen den Ausgangsanschluß des Inverters
22 und den Knoten N&sub1; geschaltet. Ein am Knoten N&sub1;
auftretendes Signal wird als Ausgangssignal der Schaltung 10-0-1
abgeleitet, und, zusammen mit einem Ausgangssignal der auf
RA&sub1;&sub1; ansprechenden Schaltung 10-0-2, einer NOR-Schaltung 24
zugeführt. Das Ausgangssignal der NOR-Schaltung 24 wird
einem Inverter 25 zugeführt, dessen Ausgangssignal als
Erhöhungssignal RSo des Generators 10-0 abgeleitet wird. Ein
Kondensator Co ist zwischen den Ausgangsanschluß des
Signalgenerators 10-0 und die Wortleitung Wo geschaltet.
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Fig. 3 zeigt ein Zeitablaufdiagramm, das den
Schaltungsbetrieb angibt. Vor dem Zeitpunkt T&sub1; betreibt der
Zeilenadressdekoder 2 die Wortleitung WO nicht und ist an einer
anderen Wortleitung. Aufgrunddessen nehmen die Signale RAoo
und RA&sub1;&sub1; den hohen Pegel bzw. den niedrigen Pegel an. Zum
Zeitpunkt T&sub1; ändert zumindest eins der Zeilenadress-Signale
RA&sub0; bis RAi sein Potential, was dazu führt, daß das Signal
RA&sub0;&sub0; des Adresspuffers 3 sich vom hohen Pegel auf den
niedrigen Pegel ändert. Andererseits wird das Signal RA&sub1;&sub1; auf
niedrigem Pegel entsprechend der vorherigen
Adress-information gehalten. Die Transistoren M&sub2;&sub0; und M&sub2;&sub1; werden folglich
eingeschaltet, und die Transistoren M&sub2;&sub2; und M&sub2;&sub3; werden
ausgeschaltet. Das Potential am Knoten N&sub2; wird somit auf die
Speisespannung VCC (hoher Pegel) angehoben. Das
Auswahlsignal Xo nimmt den Auswahlpegel an, und die Wortleitung Wo
wird betrieben und geladen. Das Potential Vr der
Wortleitung Wo nimmt einen Pegel Vxo ein. Der Pegel Vxo ist
geringfügig niedriger als die Speisespannung VCC, wie in Fig.
3 dargestellt ist, aufgrund des Vorhandenseins des
Transistors
M&sub2;&sub4;. Die Pegeländerung des Signals RA&sub0;&sub0; wird der
Schaltung 10-0-1 zugeführt und durch die
Verzögerungsschaltung 20 verzögert. Das verzögerte Ausgangssignal V&sub2;&sub0;
der Verzögerungsschaltung 20 ändert sich zum Zeitpunkt T&sub2;
auf niedrigen Pegel. Die Verzögerungszeit der Schaltung 20
ist länger ausgewählt als die Zeit, die zur Aufladung der
Wortleitung Wo auf den Pegel Vxo benötigt wird. Zu diesem
Zeitpunkt T&sub2; wird das Ausgangssignal V&sub2;&sub2; des Inverters 22
auf hohen Pegel geändert. Der Transistor 26 dient als
Verzögerungselement. Aufgrunddessen ist zum Zeitpunkt T&sub2; das
Gate des Transistors M&sub2;&sub8; auf hohem Pegel. Der Knoten N&sub1;
wird dadurch auf hohen Pegel geändert. Das Ausgangssignal
das Inverters 25 (und somit das Signal RSo) nimmt die
Versorgungsspannung VCC (hoher Pegel) ein. Da der Kondensator
Co auf den Pegel Vxo während einer Zeitspanne vom
Zeitbeginn T&sub1; zum Zeitpunkt T&sub2; aufgeladen wird, wird das
Potential Vr der Wortleitung Wo um das Hochpegelsignal RSo, das
dem Kondensator Co zugeführt wird, angehoben, und nimmt
somit einen Pegel (Vxo + VCC) ein, wie in Fig. 3 dargestellt
ist. Dieser Potentialpegel wird den Steuergates CG der
Speicherzellen MC&sub1;&sub1; bis MC&sub1;n (Fig. 1) als Auslesespannung
zugeführt. Angenommen, daß der Spaltenadressdekoder 4 die
Tortransistoren MG1 in Abhängigkeit von den Adressignalen
CA0 bis CAJ einschaltet, wird eine Speicherzelle MC11
ausgewählt. Ferner angenommen, daß die Speicherzelle MC11 eine
nichtprogrammierte Zelle ist, wird die Zelle eingeschaltet
und erzeugt den Auslesestrom ID Als Folge davon erzeugt
der Leseverstärker 7 ein Ausgangsdatum Dout mit
beispielsweise Null. Falls die Zelle MC&sub1;&sub1; programmiert ist, beträgt
ihr Schwellwert VTMW 13 V. Andererseits ist die
Auslesespannung (Vxo + VCC) geringer als 10 V. Aufgrunddessen wird
die Zelle MC&sub1;&sub1; im nichtleitenden Zustand gehalten, und der
Leseverstärker 7 erzeugt ein Ausgangsdatum Dout mit "1".
Der N-Kanal-Verarmungstransistor M&sub2;&sub4; hat einen negativen
Schwellwert. Der Knoten N&sub2;, mit dem das Drain oder das
Source des Transistors M&sub2;&sub4; verbunden ist, nimmt die
Versorgungsspannung VCC,
und die Wortleitung Wo, mit der die
andere der beiden Elektroden verbunden ist, nimmt den Pegel
(Vxo + VCC) an. Im Ergebnis wird ein
Gate-Rückspannungseffekt auftreten und den Schwellwert des Transistors M&sub2;&sub4; auf
einen positiven Wert verschieben. Beim Datenauslesevorgang
nimmt das Signal RE, d. h. das Gate des Transistors M&sub2;&sub4;, die
Versorgungsspannung VCC an (hoher Pegel), und sein Source
und sein Drain nehmen ein Potential an, das gleich oder
höher als das Gatepotential ist. Aufgrunddessen wird der
Transistor M&sub2;&sub4; ausgeschaltet, wenn das Potential der
Wortleitung Wo die Speisespannung VCC übersteigt. Die
Wortleitung Wo und die Dekoderschaltung 2-0 werden somit
voneinander getrennt.
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Aufgrund der Verzögerungswirkung der Transistoren M&sub2;&sub5; und
M&sub2;&sub6; werden die Ausgangssignale V&sub2;&sub1; und V&sub2;&sub3; der Inverter 21
und 23 jeweils auf hohen Pegel bzw. niedrigen Pegel zum
Zeitpunkt 3 invertiert. Transistoren M&sub2;&sub7; und M&sub2;&sub8; werden
aufgrunddessen eingeschaltet bzw. ausgeschaltet. Das Signal
V&sub2;&sub0; ist zum Zeitpunkt T&sub3; auf niedrigem Pegel.
Aufgrunddessen wird der Knoten M&sub1; auf niedrigen Pegel entladen, und
das Signal RSo wird auf niedrigen Pegel invertiert. Das
Potential Vr der Wortleitung Wo wird auf diese Weise auf den
Pegel Vxo entladen. Im Ergebnis ist der Datenauslesevorgang
in Abhängigkeit von der Änderung der Adress-Signale
beendet. Die Auslesespannung, die tatsächlich der ausgewählten
Speicherzelle MC zugeführt wird, nimmt den Pegel ein, der
etwa das zweifache der Speisespannung VCC beträgt.
Aufgrunddessen erhält die nichtprogrammierte Zelle das
Gatesteuersignal VCG, das für das Erhalten des Auslesestroms ID
erforderlich ist, selbst wenn die Versorgungsspannung VCC
auf etwa 1,5 V vermindert wird. Aufgrunddessen ist der
Bereich der Speisespannung, bei dem der Datenauslesevorgang
durchgeführt wird, in dem PROM gemäß den Fig. 1 und 2
vergrößert.
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Wenn das Signal RAoo auf den hohen Pegel in Abhängigkeit
von einer Änderung der Zeilenadress-Signale geändert wird,
um eine weitere Speicherzelle auszuwählen, werden die
Transistoren M&sub2;&sub0; und M&sub2;&sub3; ausgeschaltet bzw. eingeschaltet,
so daß die Wortleitung Wo auf den Massepegel (niedriger
Pegel) entladen wird. Der Signalgenerator 10-1 antwortet auf
die Änderung der Adress-Signale und erzeugt erneut das
Erhöhungssignal RSo mit hohem Pegel zum Zeitpunkt T&sub5;&sub1; aber
zu diesem Zeitpunkt klemmt der Transistor M&sub2;&sub3; die
Wortleitung Wo auf den Massepegel. Aufgrunddessen tritt eine
wesentliche Pegelerhöhung an der Wortleitung WO nicht auf.
Die Auslesespannung, die den Pegel (Vxo + VCC) annimmt,
wird einer neuausgewählten Speicherzelle durch den Betrieb
des Signalgenerators 10 und des anderen Kondensators C, die
in Fig. 1 dargestellt sind, zugeführt.
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Fig. 4 zeigt eine weitere Ausführungsform der Erfindung, in
der nur Teile entsprechend denen der Fig. 2 dargestellt
sind. Die selben Bestandteile wie die der Fig. 2 sind durch
die selben Bezugsziffern und die selben Symbole bezeichnet,
um ihre weitere Beschreibung wegzulassen. Merkmale dieser
Ausführungsform sind die, daß eine Auslesespannung VR, die
höher ist als VCC, einer ausgewählten Speicherzelle nur
dann zugeführt wird, wenn die Speisespannung VCC geringer
ist als ein vorgegebener Wert, und daß eine Einrichtung zum
zuverlässigen Trennen der Zeilendekoderschaltung von der
erhöhten (boosted) Wortleitung vorgesehen ist. Ein
Komparator 32 wird verwendet, um die Versorgungsspannung VCC zu
erfassen. Der nichtinvertierende Eingangsanschluß (+) des
Komparators 32 wird mit der Speisespannung VCC versorgt,
und der invertierende Eingangsanschluß (-) wird mit einer
Bezugsspannung Vref von einer Bezugsspannungsquelle 31
versorgt. Die Bezugsspannung Vref ist so ausgewählt, daß sie
einen Spannungswert hat, durch den die nichtprogrammierte
Speicherzelle einen Auslesestrom IR erzeugt, d. h. 3 V
(siehe Fig. 6). Das Ausgangssignal VD des Komparators 32
wird einem Eingangsanschluß einer NOR-Schaltung 30
zugeführt, deren anderer Eingangsanschluß mit einem
Ausgangssignal RSo einer NOR-Schaltung 24 versorgt wird. Das
Ausgangssignal der NOR-Schaltung 30 wird dem Kondensator Co
als Erhöhungssignal RSo und ferner einem Inverter 31
zugeführt. Das Ausgangssignal des Inverters 31 wird dem Gate
des Transistors M&sub2;&sub4; als Gate-Steuersignal GC zugeführt.
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Wenn die Speisespannung VCC höher ist als die
Bezugsspannung Vref, d. h. wenn der Auslesestrom ID durch Zuführung
einer Auslesespannung, die den Versorgungsspannungspegel
VCC für eine nichtprogrammierte Speicherzelle annimmt,
nimmt der Ausgang VD des Komparators 32 den hohen Pegel
ein, wie in Fig. 5 dargestellt ist. Aufgrunddessen wird das
Signal RSo auf den niedrigen Pegel geklemmt, unabhängig von
der Pegeländerung der Signale RAoo oder RA11 aufgrund einer
Änderung der Adress-Signale. Das Signal GC nimmt
aufgrunddessen hohen Pegel ein. Die Spannung VR der Wortleitung Wo
nimmt folglich den Pegel Vxo ein und wird der Speicherzelle
MC&sub1;&sub1; als Auslesespannung zugeführt.
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Wenn die Speisespannung VCC auf einen Pegel VCC1 vermindert
wird, der niedriger ist als der Bezugsspannungspegel Vref,
erzeugt der Komparator 32 ein Ausgangssignal VD mit
niedrigem Pegel, wie in Fig. 5 B dargestellt ist. Wenn das Signal
RA11 auf den niedrigen Pegel geändert wird aufgrund der
Änderung im Adress-Signal (das Signal RAoo ist auf niedrigem
Pegel), werden die Transistoren M&sub2;&sub0; und M&sub2;&sub1; eingeschaltet,
um die Wortleitung Wo auf den Pegel Vxo aufzuladen. Wie mit
Bezug auf Fig. 2 dargestellt wurde, wird das Ausgangssignal
RSo' der NOR-Schaltung 24 auf den niedrigen Pegel
invertiert, und das Signal RSo wird auf hohen Pegel invertiert,
nachdem der Kondensator Co auf den Pegel Vox aufgeladen
wurde. Als Ergebnis wird die Wortleitung weitergeladen, so
daß ihr Potential VR den Pegel (Vxo + VCC1) annimmt. Da das
Signal RSo auf hohem Pegel ist, nimmt das Signal CG, d. h.
das Gate des Transistors M&sub2;&sub4;, den niedrigen Pegel ein.
Aufgrunddessen nimmt das Gate des Transistors M&sub2;&sub4; den
niedrigen Pegel ein, während sowohl sein Source als auch sein
Drain den Pegel einnimmt, der höher ist als der Pegel am
Gate. Aufgrunddessen wird sichergestellt, daß der
Transistor M&sub2;&sub4; im nichtleitenden Zustand ist, selbst wenn sein
Schwellwert eine Abweichung vom beabsichtigten Wert zeigt.
Die Dekoderschaltung 2-0 wird somit vollständig von der
Wortleitung Wo getrennt. Selbst wenn sein Schwellwert eine
Abweichung vom gewünschten Wert zeigt. Die Dekoderschaltung
2-0 wird somit vollständig von der Wortleitung Wo getrennt.
Wenn das Signal RSo auf den niedrigen Pegel invertiert
wird, wird das Potential VR der Wortleitung auf den Pegel
Vxo vermindert.
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Der Bereich der Speisespannung, innerhalb dessen der
Datenlesevorgang durchgeführt wird, wird in dieser
Ausführungsform ebenfalls vergrößert. Desweiteren, da der Bootstrap-
Effekt des Wortleitungspotentials nur dann vorgenommen
wird, wenn sich die Versorgungsspannung vermindert, wird
das Problem, das die programmierte Speicherzelle
eingeschaltet werden kann, wenn die Versorgungsspannung VCC
erhöht wird, gelöst das andererseits in den in Fig. 1 und
2 dargestellten Speichern auftreten kann. Der Transistor
M&sub2;&sub4;, der in Fig. 2 dargestellt ist, kann an seinem Gate mit
dem niedrigen Pegel bei der Verstärkung der Wortleitung
entsprechend der Lehre der Fig. 4 versorgt werden.
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Es ist offensichtlich, daß die vorliegende Erfindung nicht
auf die oben beschriebenen Ausführungsformen beschränkt
ist, sondern ohne den Bereich der Erfindung zu verlassen,
geändert werden kann. Beispielsweise können die in den
Figuren 2 und 4 dargestellten Signalgeneratoren 10-0-1 und
10-0-2 nur auf eine Änderung der Signale RAoo und RA11 vom
hohen Pegel auf den niedrigen Pegel ansprechen und das
Signal mit hohem Pegel erzeugen. Obwohl die entsprechenden
Ausführungsformen, die oben beschrieben sind, aus
komplementären Feldeffekttransistoren mit isoliertem Gate
aufgebaut sind, können sie auch nur aus N-Kanal-Transistoren
oder P-Kanal-Transistoren bestehen.