JPS5979490A - Ｅｐｒｏｍ回路 - Google Patents
Ｅｐｒｏｍ回路Info
- Publication number
- JPS5979490A JPS5979490A JP57188715A JP18871582A JPS5979490A JP S5979490 A JPS5979490 A JP S5979490A JP 57188715 A JP57188715 A JP 57188715A JP 18871582 A JP18871582 A JP 18871582A JP S5979490 A JPS5979490 A JP S5979490A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- threshold value
- eprom
- boosted voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は低電圧読み出し可能な紫外線消去型のＥＰＲＯ
Ｍ（Ｉ＋３１ｅｃｔｒ ｉｃａ ｌｌｙ Ｐｒｏｇｒａ
ｍｎａｂｌｅ ＲｅａｄＱｎｌｙ Ｍｅｍｏｒｙ ）に
関する。
Ｍ（Ｉ＋３１ｅｃｔｒ ｉｃａ ｌｌｙ Ｐｒｏｇｒａ
ｍｎａｂｌｅ ＲｅａｄＱｎｌｙ Ｍｅｍｏｒｙ ）に
関する。
紫外線消去型ＥＰＲＯＭのメモｌランラスタのしきい値
はフローティングゲートと容量結合しているコントロー
ルゲートから見たしきい値である。
はフローティングゲートと容量結合しているコントロー
ルゲートから見たしきい値である。
メモリトランジスタはＮチャンネル型であり、書込みス
ピードの関係よ！ＩＩＰ型不純物をチャンネル領域に注
入する必要があるため、このしきい値は低くすることは
出来ず１．５〜３Ｖはどである。書込みを行なうとこの
しきい値は６〜１２Ｖはどになり、読み出しモード時、
選択され７Ｅメモリトランジスタのコントロールゲート
には電源電圧５■近くが印加され、書込まれたメモリト
ランジスタは非導通であυ、書込捷れていないトランジ
スタは導通している。この導通、非導通がデータの°“
１” ｎ□”に対応している。
ピードの関係よ！ＩＩＰ型不純物をチャンネル領域に注
入する必要があるため、このしきい値は低くすることは
出来ず１．５〜３Ｖはどである。書込みを行なうとこの
しきい値は６〜１２Ｖはどになり、読み出しモード時、
選択され７Ｅメモリトランジスタのコントロールゲート
には電源電圧５■近くが印加され、書込まれたメモリト
ランジスタは非導通であυ、書込捷れていないトランジ
スタは導通している。この導通、非導通がデータの°“
１” ｎ□”に対応している。
従来のＥＰＲＯＭ製品は読み出し電源電圧を低くすると
メモリトランジスタのコント［フールゲートに印加され
る電圧も低くなり、メモリトランジスタの導通抵抗も高
くなり、センスアンプで非導通と判定してしまうように
なる。この時の電源電圧が低電圧動作の限界であｐ、３
．５〜４ｖはどである。この様にＥＰＲＯＭ製品の低電
圧動作はメモリトランジスタの特性から困難であった。
メモリトランジスタのコント［フールゲートに印加され
る電圧も低くなり、メモリトランジスタの導通抵抗も高
くなり、センスアンプで非導通と判定してしまうように
なる。この時の電源電圧が低電圧動作の限界であｐ、３
．５〜４ｖはどである。この様にＥＰＲＯＭ製品の低電
圧動作はメモリトランジスタの特性から困難であった。
本発明は低電圧動作可能なＥＰＲＯＭ製品を提供するも
のである。
のである。
第１図に本発明に適用するデコーダバッファへ供給する
電圧発生回路の方式を示す。発振回路１の出力を用いて
外部電源Ｖｏｏから昇圧電圧を発生する昇圧回路２とこ
の昇圧電圧を検出して、発振、昇圧回路部を制御し、あ
る電圧以上に上昇しないようにする検出、制御回路３よ
りなっている。
電圧発生回路の方式を示す。発振回路１の出力を用いて
外部電源Ｖｏｏから昇圧電圧を発生する昇圧回路２とこ
の昇圧電圧を検出して、発振、昇圧回路部を制御し、あ
る電圧以上に上昇しないようにする検出、制御回路３よ
りなっている。
電圧検出、制御回路３の具体的な実施例を第２図に示す
。この例は０Ｍ０ＳデバイスＥＰＲＯＭに用いた例であ
り、Ｐ型ＭＯ８）ランジスタＴＰＩとＮ型ＭＯ８）ラン
ジスタＴＮＩ、 ＴＭ２． ＴＭ３及びメモリトランジ
スタＴｈ、ｔよシなっている。トランジスタＴＰｓとＴ
Ｍ３は高抵抗として機能し、ＴＮＩ、ＴＭ２及びＴｈ＜
はトランジスタのしきい値を有するダイオードとして働
き、Ｘ−デコーダ・バッファ・供給電圧ＶＴ）ＸがＴＭ
２のしきい値ＶＴＮ、 ＴＭのしきい値ＶＴｈ４として
２ Ｖ’ｒ Ｎ ＋ＶＴ Ｍの電圧以上になるとＢ点の
電位がＡ点の電位よりも高くなり、差動増幅器Ｓの出力
が反転する。この反転信号により発振器、昇圧回路を制
御する。
。この例は０Ｍ０ＳデバイスＥＰＲＯＭに用いた例であ
り、Ｐ型ＭＯ８）ランジスタＴＰＩとＮ型ＭＯ８）ラン
ジスタＴＮＩ、 ＴＭ２． ＴＭ３及びメモリトランジ
スタＴｈ、ｔよシなっている。トランジスタＴＰｓとＴ
Ｍ３は高抵抗として機能し、ＴＮＩ、ＴＭ２及びＴｈ＜
はトランジスタのしきい値を有するダイオードとして働
き、Ｘ−デコーダ・バッファ・供給電圧ＶＴ）ＸがＴＭ
２のしきい値ＶＴＮ、 ＴＭのしきい値ＶＴｈ４として
２ Ｖ’ｒ Ｎ ＋ＶＴ Ｍの電圧以上になるとＢ点の
電位がＡ点の電位よりも高くなり、差動増幅器Ｓの出力
が反転する。この反転信号により発振器、昇圧回路を制
御する。
以上ＣＭＯＳデバイスのＥＰＲ，ＯＭについて電圧検出
、制御回路の例について述べたが、ＮＭＯＳデバイスで
も同じである。
、制御回路の例について述べたが、ＮＭＯＳデバイスで
も同じである。
第１１’ｇｌ＆：Ｊ、本発明に適用した昇圧電圧発生ブ
ロック図、第２図は電圧検出、制御回路の一例であり、
発振回路１、昇圧回路２、電圧検出、制御回路３である
。 単ｌ門 ｘＤ ｔ 華２図
ロック図、第２図は電圧検出、制御回路の一例であり、
発振回路１、昇圧回路２、電圧検出、制御回路３である
。 単ｌ門 ｘＤ ｔ 華２図
Claims (1)
- 発振回路と昇圧回路を備えかつ、昇圧した電圧を検出し
、昇圧電圧を制御する回路手段を備え、読出しモード時
に動作し、メモリトランジスタのコントロールゲートに
入力するデコーダ出力バッファに前記昇圧回路から昇圧
電圧を供給することを特徴としたＥＰ几ＯＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188715A JPS5979490A (ja) | 1982-10-27 | 1982-10-27 | Ｅｐｒｏｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188715A JPS5979490A (ja) | 1982-10-27 | 1982-10-27 | Ｅｐｒｏｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979490A true JPS5979490A (ja) | 1984-05-08 |
Family
ID=16228516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188715A Pending JPS5979490A (ja) | 1982-10-27 | 1982-10-27 | Ｅｐｒｏｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811292A (en) * | 1985-07-01 | 1989-03-07 | Nec Corporation | Semiconductor memory in which data readout operation is carried out over wide power voltage range |
-
1982
- 1982-10-27 JP JP57188715A patent/JPS5979490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811292A (en) * | 1985-07-01 | 1989-03-07 | Nec Corporation | Semiconductor memory in which data readout operation is carried out over wide power voltage range |
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