JP2591222B2 - 電源電圧降圧回路 - Google Patents
電源電圧降圧回路Info
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- JP2591222B2 JP2591222B2 JP2034433A JP3443390A JP2591222B2 JP 2591222 B2 JP2591222 B2 JP 2591222B2 JP 2034433 A JP2034433 A JP 2034433A JP 3443390 A JP3443390 A JP 3443390A JP 2591222 B2 JP2591222 B2 JP 2591222B2
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- power supply
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- supply voltage
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体LSIにおいて外部電圧を降圧してチ
ップ内のLSI半導体素子に供給する同一チップ内に設置
された電源電圧降圧回路に関するものである。
ップ内のLSI半導体素子に供給する同一チップ内に設置
された電源電圧降圧回路に関するものである。
第２図は昭和63年電子情報通信学会春季全国大会Ｃ−
313の「電圧変換回路の検討」に示された従来の電源電
圧降圧回路の回路図である。この電源電圧降圧回路の構
成は基準電圧Vrefを発生する基準電圧発生回路（１）、
外部電源電圧で駆動するリングオシレータ（２）、Vref
とリングオシレータの出力により駆動する昇圧回路
（３）、この昇圧回路の出力をクランプするクランプ回
路（４）、この昇圧回路とクランプ回路による出力で制
御され内部電源電圧を発生するｎ−ch駆動トランジスタ
（５）から成っている。次に動作について説明する。外
部電源電圧で駆動しある周期で発振信号を発生し、昇圧
回路（３）のノード１に入力される。また基準電圧発生
回路（１）より発生する外部電源電圧に依存しない基電
圧Vrefがノード２に接続されている。いまこの発振信号
が“L"から“Ｈに立ち上がることにより、ノード１に比
べノード３が容量カップリングでΔＶだけ上昇するとす
ると、昇圧回路（３）の出力ノード４にはΔＶ＋Vref−
2Vthの電圧が発生しようとするが、クランプ回路（４）
により基準電圧発生回路（１）側にぬけてノード４には
Vref＋Vthの電圧が発生する。この電圧によりｎ−ch駆
動トランジスタ（５）は駆動能力の高い内部電源電圧
（電圧値はVrefと同じ）を発生する。この回路では外部
電圧が変化した場合でも、ノード４の電圧を常にVref＋
Vthにさせることが可能となり、安定した内部電源電圧
を発生することが出来る。しかし、スタンドバイ時や消
費電力の少ない時もリングオシレータ（２）が常に動作
しているため消費電力が増大する。
313の「電圧変換回路の検討」に示された従来の電源電
圧降圧回路の回路図である。この電源電圧降圧回路の構
成は基準電圧Vrefを発生する基準電圧発生回路（１）、
外部電源電圧で駆動するリングオシレータ（２）、Vref
とリングオシレータの出力により駆動する昇圧回路
（３）、この昇圧回路の出力をクランプするクランプ回
路（４）、この昇圧回路とクランプ回路による出力で制
御され内部電源電圧を発生するｎ−ch駆動トランジスタ
（５）から成っている。次に動作について説明する。外
部電源電圧で駆動しある周期で発振信号を発生し、昇圧
回路（３）のノード１に入力される。また基準電圧発生
回路（１）より発生する外部電源電圧に依存しない基電
圧Vrefがノード２に接続されている。いまこの発振信号
が“L"から“Ｈに立ち上がることにより、ノード１に比
べノード３が容量カップリングでΔＶだけ上昇するとす
ると、昇圧回路（３）の出力ノード４にはΔＶ＋Vref−
2Vthの電圧が発生しようとするが、クランプ回路（４）
により基準電圧発生回路（１）側にぬけてノード４には
Vref＋Vthの電圧が発生する。この電圧によりｎ−ch駆
動トランジスタ（５）は駆動能力の高い内部電源電圧
（電圧値はVrefと同じ）を発生する。この回路では外部
電圧が変化した場合でも、ノード４の電圧を常にVref＋
Vthにさせることが可能となり、安定した内部電源電圧
を発生することが出来る。しかし、スタンドバイ時や消
費電力の少ない時もリングオシレータ（２）が常に動作
しているため消費電力が増大する。
従来の電源電圧降圧回路は以上のように構成されてい
たので、スタンドバイ時や消費電力の少ない時もリング
オシレータが常に動作しているため消費電力が増大する
という問題点があった。
たので、スタンドバイ時や消費電力の少ない時もリング
オシレータが常に動作しているため消費電力が増大する
という問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、リングオシレータの電源に内部降圧電圧の
変動のフィードバックをかけて、消費電力の少ない時の
リングオシレータで消費される電力の低減を図ることを
目的とする。
れたもので、リングオシレータの電源に内部降圧電圧の
変動のフィードバックをかけて、消費電力の少ない時の
リングオシレータで消費される電力の低減を図ることを
目的とする。
この発明に係る電源電圧降圧回路は、リングオシレー
タの電源を外部電源からｐ−chトランジスタを介して供
給し、このｐ−chトランジスタのゲートには電源電圧降
圧回路の出力である内部降圧電圧を印加し、内部電源の
変動に対するフィードバックをかけて、内部電源が所定
の電圧になっている間はリングオシレータの動作を低下
させ、リングオシレータで消費される電力を低減するも
のである。
タの電源を外部電源からｐ−chトランジスタを介して供
給し、このｐ−chトランジスタのゲートには電源電圧降
圧回路の出力である内部降圧電圧を印加し、内部電源の
変動に対するフィードバックをかけて、内部電源が所定
の電圧になっている間はリングオシレータの動作を低下
させ、リングオシレータで消費される電力を低減するも
のである。
この発明における電源電圧降圧回路は、リングオシレ
ータの電源を外部電源からｐ−chトランジスタを介して
供給し、このｐ−chトランジスタのゲートを電源電圧降
圧回路の出力である内部電源で制御し、内部電源電圧の
状態に応じてリングオシレータの動作を制御してリング
オシレータの消費電力の低減を図る。
ータの電源を外部電源からｐ−chトランジスタを介して
供給し、このｐ−chトランジスタのゲートを電源電圧降
圧回路の出力である内部電源で制御し、内部電源電圧の
状態に応じてリングオシレータの動作を制御してリング
オシレータの消費電力の低減を図る。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例である電源電圧降圧回路
の回路図である。図において、（１）は基準電圧発生回
路、（２）はリングオシレータ、（３）は昇圧回路、
（４）はクランプ回路、（５）はｎ−ch駆動トランジス
タ、（６）はリングオシレータ制御ｐ−chトランジスタ
である。この電源電圧降圧回路はリングオシレータ
（２）の電源をリングオシレータ制御ｐ−chトランジス
タ（６）のドレインと接続し、リングオシレータ制御ｐ
−chトランジスタ（６）のソースを外部電源Vccと接続
する。また、リングオシレータ制御ｐ−chトランジスタ
（６）のゲートには電源電圧降圧回路の出力である内部
電源電圧に接続されている。他の基準電圧発生回路
（１）、リングオシレータ（２）、昇圧回路（３）、ク
ランプ回路（４）、ｎ−ch駆動トランジスタ（５）の接
続は従来のものと同一である。
の回路図である。図において、（１）は基準電圧発生回
路、（２）はリングオシレータ、（３）は昇圧回路、
（４）はクランプ回路、（５）はｎ−ch駆動トランジス
タ、（６）はリングオシレータ制御ｐ−chトランジスタ
である。この電源電圧降圧回路はリングオシレータ
（２）の電源をリングオシレータ制御ｐ−chトランジス
タ（６）のドレインと接続し、リングオシレータ制御ｐ
−chトランジスタ（６）のソースを外部電源Vccと接続
する。また、リングオシレータ制御ｐ−chトランジスタ
（６）のゲートには電源電圧降圧回路の出力である内部
電源電圧に接続されている。他の基準電圧発生回路
（１）、リングオシレータ（２）、昇圧回路（３）、ク
ランプ回路（４）、ｎ−ch駆動トランジスタ（５）の接
続は従来のものと同一である。
次に動作について説明する。
まず、電源投入時および外部電源電圧の低下した場合
を考える。この場合、ノード４の電位はVref＋Vthより
も低い電位となる。これにより内部電源電圧はGND方向
に大きく低下する。また、この電源電圧降圧回路で駆動
される回路が多大な電力を消費する場合でも、内部電源
電圧はこれにより低下し、ｎ−ch駆動トランジスタ
（５）の容量カップリングによりノード４の電位が低下
する。これよりさらに内部電源電圧は低下する。この場
合、この低下したレベルを受けてリングオシレータ制御
ｐ−chトランジスタ（６）は大きな駆動能力でリングオ
シレータ（２）に電源を供給し、ノード４の電位をVref
＋Vthまで高速に立ち上げる。これにより、ｎ−ch駆動
トランジスタ（５）は内部電源電圧を所定の電圧（Vre
f）まで充電し、内部電源電圧の変動を緩和しより安定
な内部電圧を供給する。
を考える。この場合、ノード４の電位はVref＋Vthより
も低い電位となる。これにより内部電源電圧はGND方向
に大きく低下する。また、この電源電圧降圧回路で駆動
される回路が多大な電力を消費する場合でも、内部電源
電圧はこれにより低下し、ｎ−ch駆動トランジスタ
（５）の容量カップリングによりノード４の電位が低下
する。これよりさらに内部電源電圧は低下する。この場
合、この低下したレベルを受けてリングオシレータ制御
ｐ−chトランジスタ（６）は大きな駆動能力でリングオ
シレータ（２）に電源を供給し、ノード４の電位をVref
＋Vthまで高速に立ち上げる。これにより、ｎ−ch駆動
トランジスタ（５）は内部電源電圧を所定の電圧（Vre
f）まで充電し、内部電源電圧の変動を緩和しより安定
な内部電圧を供給する。
次に、内部回路がほとんど動作していない場合、たと
えばスタンドバイ時等では、内部電源はほとんど変動せ
ず所定の内部電圧を維持しているため、リングオシレー
タ制御ｐ−chトランジスタ（６）のソース・ゲート間に
は−（Vcc−Vref）と比較的低い電位が印加されてお
り、リングオシレータ制御ｐ−chトランジスタ（６）の
駆動能力を下げて、リングオシレータ（２）の動作を低
下させ、リングオシレータ（２）で消費される電力の低
減を図る。これにより電源電圧降圧回路の消費電力を低
減させることが可能となる。
えばスタンドバイ時等では、内部電源はほとんど変動せ
ず所定の内部電圧を維持しているため、リングオシレー
タ制御ｐ−chトランジスタ（６）のソース・ゲート間に
は−（Vcc−Vref）と比較的低い電位が印加されてお
り、リングオシレータ制御ｐ−chトランジスタ（６）の
駆動能力を下げて、リングオシレータ（２）の動作を低
下させ、リングオシレータ（２）で消費される電力の低
減を図る。これにより電源電圧降圧回路の消費電力を低
減させることが可能となる。
以上のようにこの発明によれば、リングオシレータの
電源を外部電源からｐ−chトランジスタを介して供給
し、このｐ−chトランジスタのゲートには電源電圧降圧
回路の出力である内部降圧電圧を印加し、内部電源の変
動に対するフィードバックをかけることにより、内部電
源が所定の電圧になっている間はリングオシレータの動
作を低下させ、リングオシレータで消費される電力を低
減させ、電源電圧降圧回路の消費電力を低減する効果が
ある。
電源を外部電源からｐ−chトランジスタを介して供給
し、このｐ−chトランジスタのゲートには電源電圧降圧
回路の出力である内部降圧電圧を印加し、内部電源の変
動に対するフィードバックをかけることにより、内部電
源が所定の電圧になっている間はリングオシレータの動
作を低下させ、リングオシレータで消費される電力を低
減させ、電源電圧降圧回路の消費電力を低減する効果が
ある。
第１図はこの発明の一実施例による電源電圧降圧回路の
回路図、第２図は従来の電源電圧降圧回路の回路図であ
る。図において、（１）は基準電圧発生回路、（２）は
リングオシレータ、（３）は昇圧回路、（４）はクラン
プ回路、（５）は駆動トランジスタ、（６）はリングオ
シレータ制御トランジスタを示す。 なお、図中、同一符号は同一、または相当部分を示す。
回路図、第２図は従来の電源電圧降圧回路の回路図であ
る。図において、（１）は基準電圧発生回路、（２）は
リングオシレータ、（３）は昇圧回路、（４）はクラン
プ回路、（５）は駆動トランジスタ、（６）はリングオ
シレータ制御トランジスタを示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】基準電圧を発生させる基準電圧発生回路、
リングオシレータ、基準電圧発生回路と上記リングオシ
レータの出力により駆動する昇圧回路、上記昇圧回路の
出力を基準電圧でクランプするクランプ回路、上記昇圧
回路とクランプ回路で制御された信号をゲート端子に入
力しソース端子を外部電源に接続しドレイン端子に降圧
した内部電源電圧を駆動するｎ−ch駆動トランジスタに
より構成された電源電圧降圧回路において、上記リング
オシレータの電源供給をｐ−chトランジスタを介して外
部電源から供給し、上記ｐ−chトランジスタのゲートに
上記電源電圧降圧回路により発生した内部電源電圧を印
加して上記リングオシレータにフィードバックをかける
ことを特徴とする電源電圧降圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034433A JP2591222B2 (ja) | 1990-02-14 | 1990-02-14 | 電源電圧降圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034433A JP2591222B2 (ja) | 1990-02-14 | 1990-02-14 | 電源電圧降圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03237509A JPH03237509A (ja) | 1991-10-23 |
| JP2591222B2 true JP2591222B2 (ja) | 1997-03-19 |
Family
ID=12414090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034433A Expired - Lifetime JP2591222B2 (ja) | 1990-02-14 | 1990-02-14 | 電源電圧降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591222B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501509B2 (ja) * | 2004-04-08 | 2010-07-14 | 日産自動車株式会社 | Ｆｅｔ駆動装置およびｆｅｔ駆動電圧の制御方法 |
-
1990
- 1990-02-14 JP JP2034433A patent/JP2591222B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03237509A (ja) | 1991-10-23 |
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