JP2854533B2

JP2854533B2 - バックバイアス電圧発生器

Info

Publication number: JP2854533B2
Application number: JP7005532A
Authority: JP
Inventors: 台勳金; 永鉉全
Original assignee: ERU JII SEMIKON CO Ltd
Current assignee: ERU JII SEMIKON CO Ltd
Priority date: 1994-04-13
Filing date: 1995-01-18
Publication date: 1999-02-03
Anticipated expiration: 2014-02-03
Also published as: DE4445750A1; US5602506A; KR950030146A; JPH07283371A; KR0127318B1; DE4445750C2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバックバイアス（back b
ias ）電圧発生器に関するもので、詳しくは外部電圧の
変動に応じて独立的電圧を発生させ、この独立的電圧で
バックバイアス電圧を調節して、外部電圧の変動にかか
わらず、一定バックバイアス電圧を発生させるバックバ
イアス電圧発生器に関するものである。

【０００２】

【従来の技術】一般に、バックバイアス電圧発生器は、
図７に示すように、外部から印加される外部電圧
（Ｖ_CC）が安定化される時点で、パワーオン信号（ＰＷ
ＲＯＮ）を出力するパワーオン信号発生部（１）と、前
記パワーオン信号（ＰＷＲＯＮ）が入力されるにつれて
発振イネーブル信号（ＯＳＣＥＮ）を出力するバックバ
イアス電圧（Ｖ_BB）センサ（２）と、前記発振イネーブ
ル信号（ＯＳＣＥＮ）が入力されるにつれて所定周期の
発振信号を生成する発振器（３）と、前記発振器（３）
の発振信号が入力されるにつれてバックバイアス電圧を
ポンピングして望む一定レベルのバックバイアス電圧
（Ｖ_BB）を外部の回路に出力するとともに前記バックバ
イアス電圧センサ（２）に出力するバックバイアス電圧
ポンピング部（４）とから構成されている。

【０００３】前記パワーオン信号発生部（１）は、図８
に示すように、ソースが外部電圧（Ｖ_CC）を入力し、ド
レインが、キャパシタとして作用するＮＭＯＳトランジ
スタキャパシタ（ＮＭ１）を介して接地端子に連結さ
れ、ゲートが接地されるＰＭＯＳトランジスタ（ＰＭ
１）と、ドレインが、そのＰＭＯＳトランジスタ（ＰＭ
１）と前記ＮＭＯＳトランジスタ（ＮＭ１）間の接点に
連結され、ゲートと共通連結されたソースが、キャパシ
タとして作用するＮＭＯＳトランジスタ（ＮＭ２）を介
して接地されるＰＭＯＳトランジスタ（ＰＭ２）と、入
力端子がそのＰＭＯＳトランジスタ（ＰＭ２）とＮＭＯ
Ｓトランジスタ（ＮＭ２）間の接点に連結されるインバ
ータ（Ｉ１）と、入力端子がそのインバータ（Ｉ１）の
出力端子に連結されるとともにキャパシタとして作用す
るＰＭＯＳトランジスタ（ＰＭ３）を介して外部電圧
（Ｖ_CC）の印加を受けてパワーオン信号（ＰＷＲＯＮ）
を出力するインバータ（Ｉ２）とから構成される。

【０００４】前記バックバイアス電圧（Ｖ_BB）センサ
（２）は、図９に示すように、ソースが外部電圧
（Ｖ_CC）を共通入力し、ドレインが共通連結されたＰＭ
ＯＳトランジスタ（ＰＭ１１）、（ＰＭ１２）と、ゲー
トがそのＰＭＯＳトランジスタ（ＰＭ１１）のゲートと
共通接地され、ドレインがそのトランジスタ（ＰＭ１
１）のドレインに連結されるＮＭＯＳトランジスタ（Ｎ
Ｍ１１）と、そのＮＭＯＳトランジスタ（ＮＭ１１）の
ソースに直列に連結される、ゲートとドレインが共通連
結されたＮＭＯＳトランジスタ（ＮＭ１２）、（ＮＭ１
３）と、入力端子が前記トランジスタ（ＰＭ１１）、
（ＰＭ１２）のドレインに共通連結されるインバータ
（Ｉ１１）と、入力端子が前記トランジスタ（ＰＭ１
２）のゲートとそのインバータ（Ｉ１１）の出力端子に
それぞれ連結されるインバータ（Ｉ１２）と、ソース
が、キャパシタとして作用するＰＭＯＳトランジスタ
（ＰＭ１３）を介して外部電圧（Ｖ_CC）を入力するＮＭ
ＯＳトランジスタ（ＮＭ１４）と、ソースが接地され、
ゲートが前記トランジスタ（ＰＭ１３）を介して外部電
圧（Ｖ_CC）の印加を受け、ドレインがそのトランジスタ
（ＮＭ１４）のドレインと前記トランジスタ（ＮＭ１
３）のソースにそれぞれ連結されるとともにバックバイ
アス電圧（Ｖ _BB）を入力するＮＭＯＳトランジスタ（Ｎ
Ｍ１５）と、一側入力端子に前記インバータ（Ｉ１２）
の出力信号が入力され、他側入力端子が前記トランジス
タ（ＮＭ１４）のゲートに連結されるとともにパワーオ
ン信号（ＰＷＲＯＮ）の印加を受けるＮＡＮＤゲート
（ＮＤ１１）と、そのＮＡＮＤゲート（ＮＤ１１）の出
力端子に連結されて発振イネーブル信号（ＯＳＣＥＮ）
を出力するインバータ（Ｉ１３）とから構成される。

【０００５】このように構成された従来のバックバイア
ス電圧発生器の作用を図１０〜図１３に基づいて説明す
ると次のようである。

【０００６】まず、パワーオン信号発生部（１）では外
部電圧（Ｖ_CC）がトランジスタ（ＰＭ１）のソースに印
加された後、抵抗として作用するトランジスタ（ＰＭ
１）とキャパシタとして作用するトランジスタ（ＮＭ
１）により設定されるＲＣ時定数の時間が過ぎると、そ
の外部電圧（Ｖ_CC）は図１０Ａに示すように一定レベル
の電圧にセットアップされる。

【０００７】この際に、パワーオン信号発生部（１）
は、図１０Ｂに示すように、ハイ状態のパワーオン信号
（ＰＷＲＯＮ）をバックバイアス電圧センサ（２）に出
力することとなる。

【０００８】一方、ハイ状態のパワーオン信号（ＰＷＲ
ＯＮ）がバックバイアス電圧センサ（２）に入力されな
ければ、バックバイアス電圧センサ（２）ではロー状態
のパワーオン信号（ＰＷＲＯＮ）がＮＡＮＤゲート（Ｎ
Ｄ１１）とトランジスタ（ＮＭ１４）のゲートに印加さ
れる。

【０００９】そこで、ＮＡＮＤゲート（ＮＤ１１）が外
部電圧（Ｖ_CC）の状態にかかわらずハイ状態の信号をイ
ンバータ（Ｉ１３）に出力し、インバータ（Ｉ１３）が
ロー状態の発振制御信号（ＯＳＣＥＮ）を発振器（３）
に出力することとなる。

【００１０】また、トランジスタ（ＮＭ１４）がターン
オフされて、外部電圧（Ｖ_CC）がトランジスタ（ＰＭ１
３）を介してトランジスタ（ＮＭ１４）に入力されなく
て、トランジスタ（ＰＭ１３）を介してトランジスタ
（ＮＭ１５）のゲートに印加されるので、トランジスタ
（ＮＭ１５）がターンオンされ、バックバイアス電圧
（Ｖ_BB）が接地レベル（Ｖ_SS）となる。

【００１１】したがって、ロー状態の発振制御信号（Ｏ
ＳＣＥＮ）を入力する発振器（３）は発振信号をバック
バイアス電圧ポンピング部（４）に出力しなくてバック
バイアス電圧ポンピング部（４）が停止状態にあること
となる。

【００１２】このような状態、つまり発振制御信号（Ｏ
ＳＣＥＮ）がローとなっている状態で、ハイ状態のパワ
ーオン信号（ＰＷＲＯＮ）がバックバイアス電圧センサ
（２）に入力されるにつれてトランジスタ（ＮＭ１４）
がターンオンされる。

【００１３】これにより、図９の接点（Ａ）の状態はト
ランジスタ（ＮＭ１４）がすでにターンオンされている
ので、接地状態にあったバックバイアス電圧（Ｖ_BB）の
電圧状態となる。そして、バックバイアス電圧（Ｖ_BB）
が接地電圧（Ｖ_SS）レベルから解除された後、前記トラ
ンジスタ（ＮＭ１４）を介してトランジスタ（ＮＭ１
５）のゲートに供給される。

【００１４】この際に、トランジスタ（ＮＭ１１〜ＮＭ
１３）がターンオフ状態にあるので、インバータ（Ｉ１
１）の入力端がハイ状態となり、インバータ（Ｉ１２）
の出力信号がハイ状態となる。

【００１５】したがって、そのインバータ（Ｉ１２）の
ハイ状態の出力信号と、ハイ状態のパワーオン信号（Ｐ
ＷＲＯＮ）をそれぞれ入力するＮＡＮＤゲート（ＮＤ１
１）はロー状態の信号を出力し、そのインバータ（Ｉ１
３）がそのＮＡＮＤゲート（ＮＤ１１）のロー状態の出
力信号を入力して、図１０Ｃに示すように、ハイ状態の
発振イネーブル信号（ＯＳＣＥＮ）を発振器（３）に出
力することとなる。

【００１６】これにより、発振器（３）が所定周期の発
振信号を生成してバックバイアス電圧ポンピング部
（４）に出力し、そのバックバイアス電圧ポンピング部
（４）はその発振信号が印加されるにつれてバックバイ
アス電圧（Ｖ_BB）の負（−）のポンピング動作を遂行し
て、図１０Ｄに示すように、次第に低くなるバックバイ
アス電圧（Ｖ_BB）を外部の回路とバックバイアス電圧セ
ンサ（２）に出力することとなる。

【００１７】一方、低くなっていたバックバイアス電圧
（Ｖ_BB）が−３Ｖ_Tとなると、トランジスタ（ＮＭ１１
〜ＮＭ１３）がターンオンされて、インバータ（Ｉ１
１）の入力端がロー状態となり、インバータ（Ｉ１２）
の出力信号がロー状態となる。

【００１８】したがって、ＮＡＮＤゲート（ＮＤ１１）
はインバータ（Ｉ１２）のロー状態の出力信号と、ハイ
状態のパワーオン信号（ＰＷＲＯＮ）をそれぞれ入力し
てハイ状態の信号をインバータ（Ｉ１３）に出力し、イ
ンバータ（Ｉ１３）がそのＮＡＮＤゲート（ＮＤ１１）
のハイ状態の出力信号を入力して、図１０Ｃに示すよう
に、ロー状態の発振イネーブル信号（ＯＳＣＥＮ）を発
振器（３）に出力することとなる。

【００１９】これにより、発振器（３）が所定周期の発
振信号を生成することを中断することとなり、そのバッ
クバイアス電圧ポンピング部（４）はその発振信号の印
加を受けないことにより、バックバイアス電圧（Ｖ_BB）
の負（−）のポンピング動作を中断して一定バックバイ
アス電圧（Ｖ_BB）を外部の回路とバックバイアス電圧セ
ンサ（２）に出力することとなる。

【００２０】ところで、従来のバックバイアス電圧発生
器では、外部電圧（Ｖ_CC）がバックバイアス電圧センサ
（２）に直接供給されるので、その外部電圧（Ｖ_CC）が
変化すると、トランジスタ（ＰＭ１１）、（ＰＭ１２）
を通過する電流量がそれぞれ変化して、インバータ（Ｉ
１１）、（Ｉ１２）とＮＡＮＤゲート（ＮＤ１１）のト
リップ電圧が変化するほどとなる。

【００２１】したがって、図１１に示すように、バック
バイアス電圧（Ｖ_BB）は外部電圧（Ｖ_CC）が増加するほ
どに次第に低くなる。

【００２２】一方、メモリ回路では、外部電圧（Ｖ_CC）
より高い電圧（Ｖ_pp）がワードライン駆動部または出力
バッファ等のような回路に使用され、これらの回路に使
用されるトランジスタは、図１２に示すように、バック
バイアス電圧（Ｖ_BB）がＰ型基板（ＳＵＢ）に印加さ
れ、電圧（Ｖ_PP）がＮ⁺拡散領域のドレインに印加され
制御信号（Control Signal）がゲートに印加される一
方、Ｎ⁺拡散領域のソースが接地されるように構成され
ている。

【００２３】このような構造のトランジスタでは、図１
３に示すように、外部電圧（Ｖ_CC）が高い領域でバック
バイアス電圧（Ｖ_BB）は低くなり電圧（Ｖ_PP）はさらに
高くなって、高い電界が図１２のトランジスタのジャン
クション（junction）に印加されることにより、そのト
ランジスタの信頼度が低くなる。

【００２４】

【発明が解決しようとする課題】前記説明で表わされる
ように、従来のバックバイアス電圧発生器では、外部電
圧（Ｖ_CC）が増加するにつれて電圧（Ｖ_PP）はさらに増
加し、これに比べてバックバイアス電圧（Ｖ_BB）は次第
に低くなって、バックバイアス電圧（Ｖ_BB）の供給を受
けるトランジスタのジャンクションに高い電界が印加さ
れるので、トランジスタの信頼度が低下する問題点があ
った。

【００２５】本発明の目的は、外部電圧の変動にかかわ
らずバックバイアス電圧を一定に供給し得るバックバイ
アス電圧発生器を提供することにある。

【００２６】

【課題を解決するための手段】このような目的を達成す
るための本発明は、外部電圧（ＶＣＣ）が供給され一定
レベルを維持するとき、パワーオン信号（ＰＷＲＯＮ）
を出力するパワーオン信号発生部と、前記パワーオン信
号（ＰＷＲＯＮ）が出力される時点に内部電圧の基準電
圧（ＶＲＥＦ）を出力する基準電圧発生部と、前記外部
電圧（ＶＣＣ）を駆動電源として前記基準電圧（ＶＲＥ
Ｆ）と帰還電圧とを比較し一定レベルの内部電圧（ＶＲ
ＥＧ）を生成しその内部電圧（ＶＲＥＧ）および内外部
電圧選択信号（ＶＲＥＧＯＫ）を出力する内部電圧発生
部と、前記内外部電圧選択信号（ＶＲＥＧＯＫ）の制御
を受けて、前記外部電圧（ＶＣＣ）が供給される初期状
態ではその外部電圧（ＶＣＣ）による発振イネーブル信
号（ＯＳＣＥＮ）を出力してから、前記内部電圧（ＶＲ
ＥＧ）が一定レベルに安定になるとき、前記内部電圧
（ＶＲＥＧ）による発振イネーブル信号（ＯＳＣＥＮ）
を出力するバックバイアス電圧センサと、前記発振イネ
ーブル信号（ＯＳＣＥＮ）に応じて所定周期の発振信号
を生成し、前記バックバイアス電圧（ＶＢＢ）が一定レ
ベルに安定化されるとき、前記内部電圧発生部にイネー
ブル信号（ＶＢＢＯＫＢ）を出力する発振器と、前記発
振器の出力信号に応じて電圧ポンピング機能を遂行して
望むレベルのバックバイアス電圧（ＶＢＢ）を生成する
バックバイアス電圧ポンピング部とを含むことを特徴と
する。

【００２７】

【実施例】以下、本発明によるバックバイアス電圧発生
器を添付図面に基づいて詳細に説明する。

【００２８】図１を参照すると、バックバイアス電圧発
生器は、外部から印加される外部電圧（ＶＣＣ）が一定
レベルに維持される時点にパワーオン信号（ＰＷＲＯ
Ｎ）を出力するパワーオン信号発生部（２１）と、その
パワーオン信号（ＰＷＲＯＮ）が出力される時点に基準
電圧（ＶＲＥＦ）を出力する基準電圧発生部（２２）
と、前記外部電圧（ＶＣＣ）を駆動電源として、前記基
準電圧（ＶＲＥＦ）を内部電圧（ＶＲＥＧ）が抵抗
（Ｒ）と電流（Ｉ）の掛けにより降下された電圧と比較
して内部電圧（ＶＲＥＧ）および内外部電圧選択信号
（ＶＲＥＧＯＫ）をそれぞれ出力する内部電圧発生部
（２３）と、その内外部電圧選択信号（ＶＲＥＧＯＫ）
の制御を受けて、外部電圧（ＶＣＣ）が供給される初期
状態ではその外部電圧（ＶＣＣ）による発振イネーブル
信号（ＯＳＣＥＮ）を出力してから、内部電圧（ＶＲＥ
Ｇ）が一定レベルに安定になるとき、その内部電圧（Ｖ
ＲＥＧ）による発振イネーブル信号（ＯＳＣＥＮ）を出
力するバックバイアス電圧センサ（２４）と、その発振
イネーブル信号（ＯＳＣＥＮ）に応じて所定周期の発振
信号を生成し、前記バックバイアス電圧（ＶＢＢ）が一
定レベルに安定化されるとき、イネーブル信号（ＶＢＢ
ＯＫＢ）を前記内部電圧発生部（２３）に出力する発振
器（２５）と、その発振器（２５）の出力信号に応じて
電圧ポンピング機能を遂行して望むレベルのバックバイ
アス電圧（ＶＢＢ）を外部に出力するとともに、バック
バイアス電圧センサ（２４）に出力するバックバイアス
電圧ポンピング部（２６）とから構成されている。

【００２９】前記内部電圧発生部（２３）は、図２に示
すように、発振器（２５）から出力されるイネーブル信
号（ＶＢＢＯＫＢ）により制御され、基準電圧発生部
（２２）の基準電圧（ＶＲＥＦ）を非反転端子（＋）に
入力する演算増幅器（ＯＰ）と、ゲートがその演算増幅
器（ＯＰ）の出力端子に連結され、ソースが外部電圧
（ＶＣＣ）を入力し、内部電圧（ＶＲＥＧ）を抵抗（Ｒ
２１）を介して前記演算増幅器（ＯＰ）の反転端子
（−）に連結されるとともに抵抗（Ｒ２１）、（Ｒ２
２）を順次的に介して接地されるＰＭＯＳトランジスタ
（ＰＭ２１）とから構成されている。

【００３０】また、内外部電圧選択信号（ＶＲＥＧＯ
Ｋ）発生部（２３１）は前記基準電圧（ＶＲＥＦ）がま
ず生成された後、前記内部電圧（ＶＲＥＧ）が生成され
るとき、前記２つの電圧の生成順序に従って内外部電圧
選択信号（ＶＲＥＧＯＫ）をロー状態からハイ状態に変
えてからラッチ（Latch ）させて出力するように構成さ
れている。

【００３１】前記バックバイアス電圧センサ（２４）
は、図３に示すように、ソースが内部電圧（ＶＲＥＧ）
を共通入力し、ドレインが共通連結されたＰＭＯＳトラ
ンジスタ（ＰＭ３１）、（ＰＭ３２）と、ゲートがその
ＰＭＯＳトランジスタ（ＰＭ３１）のゲートと共通接地
され、ドレインがそのトランジスタ（ＰＭ３１）のドレ
インに連結されるＮＭＯＳトランジスタ（ＮＭ３１）
と、そのＮＭＯＳトランジスタ（ＮＭ３１）のソースに
直列連結され、ゲートとドレインが共通連結されたＮＭ
ＯＳトランジスタ（ＮＭ３２）、（ＮＭ３３）と、入力
端子が前記トランジスタ（ＰＭ３１）、（ＰＭ３２）の
ドレインに共通連結されるインバータ（Ｉ３１）と、入
力端子が前記トランジスタ（ＰＭ３２）のゲートとその
インバータ（Ｉ３１）の出力端子にそれぞれ連結される
インバータ（Ｉ３２）と、そのインバータ（Ｉ３２）の
出力端子に連結されるレベルシフト（２４１）と、内外
部電圧選択信号（ＶＲＥＧＯＫ）と、インバータ（Ｉ３
５）により反転された内外部電圧選択信号（ＶＲＥＧＯ
Ｋ）によりそれぞれ制御され、そのレベルシフト（２４
１）の出力端子に連結される伝送ゲート（ＴＲ３１）
と、ゲートがその内外部電圧選択信号（ＶＲＥＧＯＫ）
の印加を受け、ソースが外部電圧（ＶＣＣ）を入力する
ＰＭＯＳトランジスタ（ＰＭ３６）と、ソースがそのＰ
ＭＯＳトランジスタ（ＰＭ３６）のドレインに共通連結
され、ドレインが共通連結されたＰＭＯＳトランジスタ
（ＰＭ３７）、（ＰＭ３８）と、ゲートがそのＰＭＯＳ
トランジスタ（ＰＭ３７）のゲートとともに共通接地さ
れ、ドレインがそのＰＭＯＳトランジスタ（ＰＭ３７）
のドレインに連結されるＮＭＯＳトランジスタ（ＮＭ３
７）と、そのＮＭＯＳトランジスタ（ＮＭ３７）のソー
スに直列連結される。

【００３２】ゲートとドレインが共通連結されたＮＭＯ
Ｓトランジスタ（ＮＭ３８）、（ＮＭ３９）と、入力端
子が前記トランジスタ（ＰＭ３７）、（ＰＭ３８）のド
レインに共通連結されるインバータ（Ｉ３３）と、入力
端子が前記トランジスタ（ＰＭ３８）のゲートとそのイ
ンバータ（Ｉ３３）の出力端子に共通連結されるインバ
ータ（Ｉ３４）と、内外部電圧選択信号（ＶＲＥＧＯ
Ｋ）とインバータ（Ｉ３５）により反転された内外部電
圧選択信号（ＶＲＥＧＯＫ）によりそれぞれ制御され、
そのインバータ（Ｉ３４）の出力端子に連結される伝送
ゲート（ＴＲ３２）と、ソースがキャパシタとして作用
するＰＭＯＳトランジスタ（ＰＭ４２）を介して外部電
圧（ＶＣＣ）を入力するＮＭＯＳトランジスタ（ＮＭ４
０）と、ソースが接地され、ゲートが前記トランジスタ
（ＰＭ４２）を介して外部電圧（ＶＣＣ）の印加を受
け、ドレインがそのトランジスタ（ＮＭ４０）のドレイ
ンと前記トランジスタ（ＮＭ３９）のソースに共通連結
されるとともに前記バックバイアス電圧（ＶＢＢ）を入
力するＮＭＯＳトランジスタ（ＮＭ４１）と、一側入力
端子が前記伝送ゲート（ＴＲ３１）、（ＴＲ３２）の出
力端子に共通連結され、他側入力端子が前記トランジス
タ（ＮＭ４０）のゲートに連結されるとともにパワーオ
ン信号（ＰＷＲＯＮ）の印加を受けるＮＡＮＤゲート
（ＮＤ３１）と、そのＮＡＮＤゲート（ＮＤ３１）の出
力端子に連結されて発振イネーブル信号（ＯＳＣＥＮ）
を出力するインバータ（Ｉ３６）とから構成される。

【００３３】ここで、前記バックバイアス電圧（ＶＢ
Ｂ）は前記トランジスタ（ＮＭ３３）のソースにも印加
される。

【００３４】前記インバータ（Ｉ３１）は前記トランジ
スタ（ＰＭ３２）のソースと接地端子との間に直列連結
され、ゲートが前記トランジスタ（ＰＭ３２）のドレイ
ンに共通連結されるＰＭＯＳトランジスタ（ＰＭ３３）
とＮＭＯＳトランジスタ（ＮＭ３４）とから構成され
る。

【００３５】前記インバータ（Ｉ３２）は前記トランジ
スタ（ＰＭ３２）のソースと接地端子との間に直列連結
され、ゲートが前記インバータ（Ｉ３１）の出力端子に
共通連結されるＰＭＯＳトランジスタ（ＰＭ３３）とＮ
ＭＯＳトランジスタ（ＮＭ３５）とから構成される。

【００３６】前記インバータ（Ｉ３３）は前記トランジ
スタ（ＰＭ３８）のソースと接地端子との間に直列連結
され、ゲートが前記トランジスタ（ＰＭ３８）のドレイ
ンに共通連結されるＰＭＯＳトランジスタ（ＰＭ３９）
とＮＭＯＳトランジスタ（ＮＭ４２）とから構成され
る。

【００３７】前記インバータ（Ｉ３４）は前記トランジ
スタ（ＰＭ３８）のソースと接地端子との間に直列連結
され、ゲートが前記インバータ（Ｉ３３）の出力端子に
共通連結されるＰＭＯＳトランジスタ（ＰＭ４０）とＮ
ＭＯＳトランジスタ（ＮＭ４３）とから構成される。

【００３８】前記伝送ゲート（ＴＲ３１）は内外部電圧
選択信号（ＶＲＥＧＯＫ）がゲートに印加されるＮＭＯ
Ｓトランジスタ（ＮＭ３６）と、インバータ（Ｉ３５）
を通じた内外部電圧選択信号（ＶＲＥＧＯＫ）がゲート
に印加されるＰＭＯＳトランジスタ（ＰＭ３５）とから
構成される。

【００３９】前記伝送ゲート（ＴＲ３２）は内外部電圧
選択信号（ＶＲＥＧＯＫ）がゲートに印加されるＰＭＯ
Ｓトランジスタ（ＰＭ４１）と、インバータ（Ｉ３５）
を通じた内外部電圧選択信号（ＶＲＥＧＯＫ）がゲート
に印加されるＮＭＯＳトランジスタ（ＮＭ４４）とから
構成される。

【００４０】このように構成される本発明のバックバイ
アス電圧発生器の作用および効果を図４〜図６に基づい
て説明すると次のようである。

【００４１】まず、外部電圧（ＶＣＣ）が、図４Ａに示
すように、一定レベルの電圧にセットアップされると
き、パワーオン信号発生部（２１）は図４Ｂに示すよう
にハイ状態のパワーオン信号（ＰＷＲＯＮ）を基準電圧
発生部（２２）とバックバイアス電圧センサ（２４）に
それぞれ出力する。

【００４２】一方、ハイ状態のパワーオン信号（ＰＷＲ
ＯＮ）が基準電圧発生部（２２）に入力されなければ、
基準電圧発生部（２２）が図４Ｆに示すようにロー状態
の基準電圧（ＶＲＥＦ）を内部電圧発生部（２３）に出
力し、図４Ｅに示すように、発振器（２５）からハイ状
態のイネーブル信号（ＶＢＢＯＫＢ）の印加を受ける内
部電圧発生部（２３）は図４Ｇに示すようなロー状態の
内部電圧（ＶＲＥＧ）と図４Ｈに示すようなロー状態の
内外部電圧選択信号（ＶＲＥＧＯＫ）をバックバイアス
電圧センサ（２４）にそれぞれ出力する。

【００４３】また、バックバイアス電圧センサ（２４）
では、ロー状態のパワーオン信号（ＰＷＲＯＮ）がＮＡ
ＮＤゲート（ＮＤ３１）とトランジスタ（ＮＭ４０）の
ゲートに印加される。

【００４４】それで、ＮＡＮＤゲート（ＮＤ３１）が外
部電圧（ＶＣＣ）の状態にかかわらずハイ状態の信号を
インバータ（Ｉ３６）に出力し、インバータ（Ｉ３６）
が図４Ｃに示すようにロー状態の発振制御信号（ＯＳＣ
ＥＮ）を発振器（２５）に出力することとなる。

【００４５】そして、トランジスタ（ＮＭ４０）がター
ンオンされ、外部電圧（ＶＣＣ）がトランジスタ（ＰＭ
４２）を介してトランジスタ（ＮＭ４０）に入力されな
くて、トランジスタ（ＰＭ４２）を介してトランジスタ
（ＮＭ４１）のゲートに印加されるので、トランジスタ
（ＮＭ４１）がターンオンされバックバイアス電圧（Ｖ
ＢＢ）が図４Ｄに示すように接地レベル（ＶＳＳ）とな
る。

【００４６】したがって、ロー状態の発振制御信号（Ｏ
ＳＣＥＮ）を入力する発振器（２５）は内部電圧（ＶＲ
ＥＧ）および内外部電圧選択信号（ＶＲＥＧＯＫ）の状
態にかかわらず発振信号をバックバイアス電圧ポンピン
グ部（２６）に出力しなくてバックバイアス電圧ポンピ
ング部（２６）が停止状態にあることとなる。

【００４７】このような状態、つまり基準電圧（ＶＲＥ
Ｆ）と内部電圧（ＶＲＥＧ）および内外部電圧選択信号
（ＶＲＥＧＯＫ）がローとなっている状態で、ハイ状態
のパワーオン信号（ＰＷＲＯＮ）が基準電圧発生部（２
２）とバックバイアス電圧センサ（２４）に入力される
につれて基準電圧発生部（２２）が図４Ｆに示すように
ハイ状態の基準電圧（ＶＲＥＧ）を内部電圧発生部（２
３）に出力する。

【００４８】しかし、イネーブル信号（ＶＢＢＯＫ）が
まだハイ状態であるので、内部電圧発生部（２３）は図
４Ｇ、図４Ｈに示すようにロー状態の内部電圧（ＶＲＥ
Ｇ）とロー状態の内外部電圧選択信号（ＶＲＥＧＯＫ）
をバックバイアス電圧センサ（２４）にそれぞれ出力す
る。

【００４９】これにより、バックバイアス電圧センサ
（２４）では、ハイ状態のパワーオン信号（ＰＷＲＯ
Ｎ）がＮＡＮＤゲート（ＮＤ３１）とトランジスタ（Ｎ
Ｍ４０）のゲートに印加され、ロー状態の内部電圧（Ｖ
ＲＥＧ）がトランジスタ（ＰＭ３１）、（ＰＭ３２）の
ソースとインバータ（Ｉ３１）のトランジスタ（ＰＭ３
３）のソースおよびインバータ（Ｉ３２）のトランジス
タ（ＰＭ３４）のソースに共通印加され、ロー状態の内
外部電圧選択信号（ＶＲＥＧＯＫ）が伝送ゲート（ＴＲ
３１）、（ＴＲ３２）に印加されるとともにインバータ
（Ｉ３５）を介して伝送ゲート（ＴＲ３１）、（ＴＲ３
２）に印加される。

【００５０】したがって、トランジスタ（ＮＭ４０）が
ターンオンされるので、図３の接点（Ｂ）はターンオン
されたトランジスタ（ＮＭ４０）により接地レベルのバ
ックバイアス電圧（ＶＢＢ）レベルとなって、トランジ
スタ（ＮＭ４０）がターンオフされる。

【００５１】したがって、バックバイアス電圧（ＶＢ
Ｂ）が接地電圧（ＶＳＳ）レベルから解除された後、前
記トランジスタ（ＮＭ４０）を介してトランジスタ（Ｎ
Ｍ４１）のゲートに供給される。

【００５２】この際に、トランジスタ（ＮＭ３７〜ＮＭ
３９）がターンオフ状態にあるので、インバータ（Ｉ３
３）の入力端がハイ状態となり、インバータ（Ｉ３４）
の出力信号がハイ状態となる。

【００５３】したがって、ロー状態の内外部電圧選択信
号（ＶＲＥＧＯＫ）をゲートに印加を受けてターンオン
されるトランジスタ（ＰＭ３６）が外部電圧（ＶＣＣ）
を入力し、ゲートが接地されたトランジスタ（ＰＭ３
７）がその外部電圧（ＶＣＣ）を入力してハイ状態の出
力信号をインバータ（Ｉ３３）の入力端に供給する。

【００５４】一方、伝送ゲート（ＴＲ３２）では、トラ
ンジスタ（ＰＭ４１）がロー状態の内外部電圧選択信号
（ＶＲＥＧＯＫ）によりターンオンされ、トランジスタ
（ＮＭ４４）がインバータ（Ｉ３５）を通じたハイ状態
の内外部電圧選択信号（ＶＲＥＧＯＫ）によりターンオ
ンされる反面、伝送ゲート（ＴＲ３１）では、トランジ
スタ（ＮＭ３６）がロー状態の内外部電圧選択信号（Ｖ
ＲＥＧＯＫ）によりターンオフされ、トランジスタ（Ｐ
Ｍ３５）がインバータ（Ｉ３５）を通じたハイ状態の内
外部電圧選択信号（ＶＲＥＧＯＫ）によりターンオフさ
れる。

【００５５】したがって、伝送ゲート（ＴＲ３２）はタ
ーンオン状態を維持する反面、伝送ゲート（ＴＲ３１）
はターンオフ状態を維持し、インバータ（Ｉ３４）のハ
イ状態の出力信号をＮＡＮＤゲート（ＮＤ３１）の一側
入力端子に印加することとなる。

【００５６】それで、そのＮＡＮＤゲート（ＮＤ３１）
はハイ状態のパワーオン信号（ＰＷＲＯＮ）と伝送ゲー
ト（ＴＲ３２）を通じたハイ状態の信号をそれぞれ入力
し、ロー状態の信号を出力し、インバータ（Ｉ３６）は
そのＮＡＮＤゲート（ＮＤ３１）のロー状態の出力信号
を反転して図４Ｃに示すようにハイ状態の発振イネーブ
ル信号（ＯＳＣＥＮ）を発振器（２５）に出力すること
となる。

【００５７】これにより、発振器（３）が所定周期の発
振信号を生成してバックバイアス電圧ポンピング部（２
５）に出力し、そのバックバイアス電圧ポンピング部
（２５）はその発振信号が印加されるにつれてバックバ
イアス電圧（ＶＢＢ）の負（−）のポンピング動作を遂
行して、図４Ｄに示すように、次第に低くなるバックバ
イアス電圧（ＶＢＢ）を外部の回路とバックバイアス電
圧センサ（２４）に出力することとなる。

【００５８】したがって、外部電圧（ＶＣＣ）が印加さ
れる初期の状態では、内部電圧（ＶＲＥＧ）がターンオ
フされた伝送ゲート（ＴＲ３１）を通過し得ないので、
バックバイアス電圧（ＶＢＢ）が端子外部電圧（ＶＣ
Ｃ）にだけ依存することとなる。

【００５９】一方、低くなっていた前記バックバイアス
電圧（ＶＢＢ）が−３Ｖ_Tとなると、トランジスタ（Ｎ
Ｍ３７〜ＮＭ３９）がターンオンされ、前記インバータ
（Ｉ３３）の入力端がハイ状態からロー状態になり、イ
ンバータ（Ｉ３４）の出力信号がロー状態になる。

【００６０】また、トランジスタ（ＮＭ３１〜ＮＭ３
３）がターンオンされてインバータ（Ｉ３１）の入力端
がロー状態になり、インバータ（Ｉ３２）の出力信号が
ロー状態になる。

【００６１】したがって、伝送ゲート（ＴＲ３２）はタ
ーンオン状態を維持する反面、伝送ゲート（ＴＲ３１）
はターンオフ状態を維持し、ロー状態の信号が伝送ゲー
ト（ＴＲ３２）を介してＮＡＮＤゲート（ＮＤ３１）の
一側入力端子に印加される。

【００６２】それで、そのＮＡＮＤゲート（ＮＤ３１）
はハイ状態のパワーオン信号（ＰＷＲＯＮ）と伝送ゲー
ト（ＴＲ３２）を通じたロー状態の信号をそれぞれ入力
してハイ状態の信号を出力し、インバータ（Ｉ３６）は
そのＮＡＮＤゲート（ＮＤ３１）のハイ状態の出力信号
を反転して、図４Ｃに示すように、ロー状態の発振イネ
ーブル信号（ＯＳＣＥＮ）を発振器（２５）に出力する
こととなる。

【００６３】これにより、発振器（２５）は所定周期の
発振信号を生成することを中止し、バックバイアス電圧
ポンピング部（２６）はその発振信号が印加されないこ
とによりバックバイアス電圧（ＶＢＢ）の負（−）のポ
ンピング動作を中断し、図４Ｄに示すように、一定バッ
クバイアス電圧（ＶＢＢ）をバックバイアス電圧センサ
（２４）に出力することとなる。

【００６４】また、発振器（２５）が、図４Ｅに示すよ
うに、ハイ状態にあったイネーブル（ＶＢＢＯＫＢ）を
ロー状態のイネーブル信号（ＶＢＢＯＫＢ）に転換して
内部電圧発生部（２３）に供給することとなる。

【００６５】この際に、内部電圧発生部（２３）では、
演算増幅器（ＯＰ）がロー状態のイネーブル信号（ＶＢ
ＢＯＫＢ）により動作するにつれて非反転端子（＋）に
入力される目標基準電圧（ＶＲＥＦ）と、抵抗（Ｒ１）
を介して反転入力端子（−）に帰還される内部電圧（Ｖ
ＲＥＧ）とを比較してロー状態の出力信号をトランジス
タ（ＰＭ２１）のゲートに印加することとなる。

【００６６】そして、トランジスタ（ＰＭ２１）は、図
４Ｇに示すように、ハイ状態の一定レベルの内部電圧
（ＶＲＥＧ）をバックバイアス電圧センサ（２４）に出
力するとともに、図４Ｈに示すように、ハイ状態の内外
部電圧選択信号（ＶＲＥＧＯＫ）をバックバイアス電圧
センサ（２４）に出力することとなる。

【００６７】これにより、前記伝送ゲート（ＴＲ３１）
がターンオンされ、前記伝送ゲート（ＴＲ３２）がター
ンオフされるので、外部電圧（ＶＣＣ）がターンオフさ
れた伝送ゲート（ＴＲ３２）により遮断される反面、目
標の一定内部電圧（ＶＲＥＧ）がトランジスタ（ＰＭ３
１）、（ＰＭ３２）、インバータ（Ｉ３１）、インバー
タ（Ｉ３２）、レベルシフト（２４１）、伝送ゲート
（ＴＲ３１）を順次的に介してＮＡＮＤゲート（ＮＤ３
１）の一側入力端子に印加される。

【００６８】したがって、ＮＡＮＤゲート（ＮＤ３１）
はハイ状態のパワーオン信号（ＰＷＲＯＮ）と伝送ゲー
ト（ＴＲ３１）を通じたロー状態の信号をそれぞれ入力
してハイ状態の信号をインバータ（Ｉ３６）に出力し、
インバータ（Ｉ３６）がハイ状態の信号を反転して、図
４Ｃに示すように、ロー状態の発振イネーブル信号（Ｏ
ＳＣＥＮ）を出力することとなる。

【００６９】これにより、発振器（２５）が所定周期の
発振信号を生成することを中断し続け、バックバイアス
電圧ポンピング部（２６）はその発振信号が印加されな
いことによりバックバイアス電圧（ＶＢＢ）の負（−）
のポンピング動作を中断し、図４Ｄに示すように、一定
バックバイアス電圧（ＶＢＢ）をバックバイアス電圧セ
ンサ（２４）に出力することとなる。

【００７０】この際に、発振器（２５）はイネーブル信
号（ＶＢＢＯＫＢ）を以前に１回生成したので、それ以
上ハイ状態のイネーブル信号（ＶＢＢＯＫＢ）を内部電
圧発生部（２３）に供給しないこととなる。

【００７１】そして、内部電圧発生部（２３）はハイ状
態の内外部電圧選択信号（ＶＲＥＧＯＫ）を以前に１回
生成したので、それ以上ロー状態の内外部電圧選択信号
（ＶＲＥＧＯＫ）をバックバイアス電圧センサ（２４）
に供給しなくなる。

【００７２】したがって、内部電圧（ＶＲＥＧ）が一定
になる状態では、外部電圧（ＶＣＣ）がターンオフされ
た伝送ゲート（ＴＲ３２）を通過し得ないのでバックバ
イアス電圧（ＶＢＢ）がただ内部電圧（ＶＲＥＧ）にだ
け依存することとなる。

【００７３】したがって、図５に示すように、外部電圧
（ＶＣＣ）を供給し始める初期状態では、内部電圧（Ｖ
ＲＥＧ）が一定水準に到達するときまで増加しているの
で、発振イネーブル信号（ＯＳＣＥＮ）は外部電圧（Ｖ
ＣＣ）により生成され、その内部電圧（ＶＲＥＧ）が所
望の一定レベルに到達する瞬間からは、その外部電圧
（ＶＣＣ）の出力経路が遮断され発振イネーブル信号
（ＯＳＣＥＮ）がその内部電圧（ＶＲＥＧ）により生成
され、バックバイアス電圧（ＶＢＢ）が図６に示すよう
に外部電圧（ＶＣＣ）の変動にかかわらず一定レベルに
維持される。

【００７４】

【発明の効果】以上詳細に説明したように、本発明は、
内部電圧（ＶＲＥＧ）が所望レベルに到達するとき、外
部電圧（ＶＣＣ）の出力経路を遮断し、内部電圧（ＶＲ
ＥＧ）による発振イネーブル信号を出力して、外部電圧
（ＶＣＣ）の変化にかかわらずバックバイアス電圧を一
定レベルに維持することにより、不安定なバックバイア
ス電圧により集積回路の素子が破損されることを防止す
ることができる。

【図面の簡単な説明】

【図１】本発明によるバックバイアス電圧発生器の関係
を示すグラフである。

【図２】図１の内部電圧発生部を示す回路図である。

【図３】図１のバックバイアス電圧センサを示す回路図
である。

【図４】図１のバックバイアス電圧発生器の動作を説明
する動作タイミング図である。

【図５】図１の外部電圧と内部電圧との関係を示すグラ
フである。

【図６】図１の外部電圧とバックバイアス電圧との関係
を示すグラフである。

【図７】一般のバックバイアス電圧発生器のブロック図
である。

【図８】図７のパワーオン信号発生部の詳細回路図であ
る。

【図９】図７のバックバイアス電圧センサの詳細回路図
である。

【図１０】図７のバックバイアス電圧発生器の動作を説
明するための動作タイミング図である。

【図１１】図７の外部電圧とバックバイアス電圧との関
係を示すグラフである。

【図１２】Ｖｐｐ電圧を使用する一般のトランジスタの
構造を示す断面図である。

【図１３】図１２の外部電圧とＶｐｐ電圧との関係を示
すグラフである。

【符号の説明】

２１パワーオン信号発生部２２基準電圧発生部２３内部電圧発生部２４バックバイアス電圧センサ２５発振器２６バックバイアス電圧ポンピング部ＰＭ２１，ＰＭ３１〜ＰＭ４２ＰＭＯＳトランジスタＮＭ３１〜ＮＭ４４ＮＭＯＳトランジスタＴＲ３１，ＴＲ３２伝送ゲートＮＤ３１ＮＡＮＤゲートＩ３１〜Ｉ３６インバータ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/04 H01L 21/822

Claims

(57)【特許請求の範囲】

【請求項１】供給される外部電圧（ＶＣＣ）が一定レ
ベルに維持されるとき、パワーオン信号（ＰＷＲＯＮ）
を出力するパワーオン信号発生部と、前記パワーオン信号（ＰＷＲＯＮ）が入力される時点に
基準電圧（ＶＲＥＦ）を出力する基準電圧発生部と、前記基準電圧（ＶＲＥＦ）を入力して一定レベルの内部
電圧（ＶＲＥＧ）と内外部電圧選択信号（ＶＲＥＧＯ
Ｋ）を出力する内部電圧発生部と、前記内外部電圧選択信号（ＶＲＥＧＯＫ）の状態に応じ
て前記外部電圧（ＶＣＣ）と前記内部電圧（ＶＲＥＧ）
を選択的に入力して発振イネーブル信号（ＯＳＣＥＮ）
を出力するバックバイアス電圧センサと、前記発振イネーブル信号（ＯＳＣＥＮ）の入力により所
定周期の発振信号を出力するとともにイネーブル信号
（ＶＢＢＯＫＢ）を前記内部電圧発生部に出力する発振
器と、前記発振器の発振信号に応じて電圧ポンピング機能を遂
行して所望レベルのバックバイアス電圧（ＶＢＢ）を生
成するバックバイアス電圧ポンピング部とを備えること
を特徴とする、バックバイアス電圧発生器。
【請求項２】前記内部電圧発生部は、前記イネーブル
信号（ＶＢＢＯＫＢ）により駆動されて前記基準電圧
（ＶＲＥＦ）と前記内部電圧（ＶＲＥＧ）とを比較する
演算増幅器（ＯＰ）と、その演算増幅器（ＯＰ）の出力により制御されて前記内
部電圧（ＶＲＥＧ）を出力するとともに前記演算増幅器
（ＯＰ）に帰還するトランジスタと、前記基準電圧（ＶＲＥＦ）と前記内部電圧（ＶＲＥＧ）
を入力して内外部電圧選択信号（ＶＲＥＧＯＫ）を出力
する内外部電圧選択信号発生部とを備えることを特徴と
する請求項１記載のバックバイアス電圧発生器。
【請求項３】前記バックバイアス電圧センサは前記外
部電圧（ＶＣＣ）が印加される初期状態で前記外部電圧
（ＶＣＣ）による前記発振イネーブル信号（ＯＳＣＥ
Ｎ）を出力することを特徴とする請求項１記載のバック
バイアス電圧発生器。
【請求項４】前記バックバイアス電圧センサは前記内
部電圧（ＶＲＥＧ）が一定状態に到達した状態で前記内
部電圧（ＶＲＥＧ）による前記発振イネーブル信号（Ｏ
ＳＣＥＮ）を出力することを特徴とする請求項１記載の
バックバイアス電圧発生器。
【請求項５】前記内部電圧（ＶＲＥＧ）はレベルシフ
トされることを特徴とする請求項１記載のバックバイア
ス電圧発生器。
【請求項６】前記バックバイアス電圧センサは前記バ
ックバイアス電圧（ＶＢＢ）が下降して一定レベルにな
るときまでハイ状態の前記発振イネーブル信号（ＯＳＣ
ＥＮ）を出力することを特徴とする請求項１記載のバッ
クバイアス電圧発生器。