DE4445750C2

DE4445750C2 - Geregelter Substratvorspannungsgenerator

Info

Publication number: DE4445750C2
Application number: DE4445750A
Authority: DE
Inventors: Tae-Hoon Kim; Young-Hyun Jun
Original assignee: Goldstar Electron Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1994-04-13
Filing date: 1994-12-21
Publication date: 1996-11-28
Anticipated expiration: 2014-12-22
Also published as: DE4445750A1; KR0127318B1; US5602506A; JPH07283371A; JP2854533B2; KR950030146A

Description

Die vorliegende Erfindung betrifft Substratvorspannungsgenera toren mit den Merkmalen des Oberbegriffs des Patentanspruchs 1 zum Erzeugen einer von einer Schwankung einer externen Spannung unabhängigen Spannung und zum Regeln einer Substrat vorspannung (back bias voltage) in Abhängigkeit von der erzeug ten Spannung, so daß die Substratvorspannung unabhängig von der Schwankung der externen Spannung einen konstanten Pegel haben kann.

In Fig. 7 ist ein Blockschaltbild eines herkömmlichen Substrat vorspannungsgenerators gezeigt. Wie in diesem Diagramm zu sehen ist, weist dem herkömmliche Substratvorspannungsgenerator einen Steuersignal-Generator 1 zum Erzeugen eines Steuersignals PWRON (Power-On) zu einem Zeitpunkt, an dem eine äußere Spannung Vcc stabilisiert ist, einen Substratvorspannungssensor 2 zum Erzeu gen eines Schwingungsfreigabesignals OSCEN in Abhängigkeit von dem Steuersignal PWRON von dem Steuersignalgenerator 1, einen Oszillator 3 zum Erzeugen eines Schwingungssignales mit einer gewünschten Periodendauer in Abhängigkeit von dem Schwingungs freigabesignal OSCEN von dem Substratvorspannungssensor 2, so wie eine Substratvorspannungs-Ladungspumpe 4 zum Ausführen ei nes Ladungspumpvorgangs in Abhängigkeit von dem Schwingungs signal von dem Oszillator 3, um einen gewünschten Pegel der Substratvorspannung VBB zu erzeugen und zum Ausgeben der er zeugten Substratvorspannung VBB an einen externen Schaltkreis und an den Substratvorspannungssensor 2, auf.

In Fig. 8 ist ein detaillierter Schaltplan des Steuersignalge nerators 1 von Fig. 8 gezeigt. Wie in dieser Zeichnung zu sehen ist, weist der Steuersignalgenerator 1 einen PMOS Transistor PM1 auf, der einen Sourceanschluß aufweist um die externe Span nung Vcc einzuspeisen, einen mit einem Masseanschluß durch ei nen NMOS Transistor NM1 mit einem Masseanschluß Vss verbundenen Drainanschluß und einen direkt mit dem Masseanschluß Vss ver bundenen Gate-Anschluß. Der NMOS Transistor NM1 wirkt als ein Kondensator.

Der Steuersignalgenerator 1 weist auch einen PMOS Transistor PM2 auf, der ein mit einem Knoten zwischen dem PMOS Transistor PM1 und dem NMOS Transistor NM1 verbundenen Drainanschluß auf weist, und einen Gate- und einen Sourceanschluß, die gemeinsam mit dem Masseanschluß Vss durch einen NMOS Transistor NM2 ver bunden ist. Der NMOS Transistor NM2 wirkt als ein Kondensator.

Des weiteren weist der Steuersignalgenerator 1 einen Inverter I1 auf, der einen mit einem Knoten zwischen dem PMOS Transistor PM2 und dem NMOS Transistor NM2 verbundenen Eingangsanschluß aufweist, sowie einen Inverter I2, der einen mit einem Aus gangsanschluß des Inverters I1 verbundenen Eingangsanschluß aufweist, und zum Einspeisen der externen Spannung Vcc durch einen PMOS Transistor PM3 sowie einen Ausgangsanschluß zum Aus geben des Steuersignals PWRON an den Substratvorspannungssensor 2. Der PMOS Transistor PM3 wirkt als ein Kondensator.

In Fig. 9 ist eine detaillierter Schaltplan des Substratvor spannungssensors 2 von Fig. 1 gezeigt. Wie in dieser Zeichnung zu sehen ist, weist der Substratvorspannungssensor 2 die PMOS Transistoren PM11 und PM12 auf, deren Sourceanschlüsse zum Ein speisen der externen Spannung Vcc verbunden sind und deren Drainanschlüsse miteinander verbunden sind, sowie einen NMOS Transistor NM11, der einen mit dem Drainanschluß des PMOS Tran sistors PM11 verbundenen Drainanschluß aufweist, und NMOS Tran sistoren NM12 und NM13, die in Reihe mit einem Sourceanschluß des NMOS Transistors NM11 geschaltet sind. Die PMOS und NMOS Transistoren PM11 und NM11 haben mit dem Masseanschluß Vss je weils gemeinsam verbundene Gate-Anschlüsse. Der NMOS Transistor NM12 hat einen Gate-Anschluß und einen Drainanschluß, die ge meinsam mit dem Sourceanschluß des NMOS Transistors NM11 ver bunden sind. Der NMOS Transistor NM13 hat einen Gate-Anschluß und einen Drainanschluß, die gemeinsam mit einem Sourceanschluß des NMOS Transistors NM12 verbunden sind.

Der Substratvorspannungssensor 2 hat des weiteren einen Inver ter I11 mit einem Eingangsanschluß, der mit den Drainanschlüs sen der PMOS Transistoren PM11 und PM12 verbunden ist, sowie einen Ausgangsanschluß, der mit einem Gate-Anschluß des PMOS Transistors PM12 verbunden ist, sowie einen Inverter I12, des sen Eingangsanschluß mit dem Gate-Anschluß des PMOS Transistors PM12 und dem Ausgangsanschluß des Inverters I11 verbunden ist, sowie einen NMOS Transistor NM14, dessen Sourceanschluß zum Einspeisen einer externen Spannung Vcc durch einen PMOS Transi stor PM11, und einen NMOS Transistor NM15, der einen Sourcean schluß hat, der mit dem Masseanschluß Vss verbunden ist, sowie einen Gate-Anschluß zum Einspeisen der externen Spannung Vcc durch den PMOS Transistor PM13 und einen mit einem Drainan schluß des NMOS Transistors NM14 und einem Sourceanschluß des NMOS Transistors NM13 verbundenen Drainanschluß, und zum Ein speisen der Substratvorspannung VBB von der Substratvorspan nungs-Ladungspumpe 4. Der PMOS Transistor PM13 wirkt als ein Kondensator.

Des weiteren weist der Substratvorspannungssensor 2 ein NAND- Gatter ND11 auf, dessen einer Eingangsanschluß mit einem Aus gangsanschluß des Inverters I12 verbunden ist und dessen ande rer Eingangsanschluß mit einem Gate-Anschluß des NMOS Transi stors NM14 verbunden ist und dazu dient, das Steuersignal PWRON von dem Steuersignalgenerator 1 einzuspeisen, sowie einen In verter I13, der einen Eingangsanschluß aufweist, der mit einem Ausgangsanschluß des NAND-Gatters ND11 verbunden ist und einen Ausgangsanschluß aufweist zum Ausgeben des Schwingungsfreigabe signals OSCEN an den Oszillator 3.

Der Betrieb des herkömmlichen Substratvorspannungsgenerators mit dem vorstehend beschriebenen Aufbau wird nachstehend unter Bezugnahme auf die Fig. 10A bis 13 erläutert. Die Fig. 10A bis 10D sind Zeitablaufdiagramme, die den Betrieb des herkömmlichen Substratvorspannungsgenerators in Fig. 7 erläutern, Fig. 11 ist ein Graph, der eine Beziehung zwischen der externen Spannung Vcc und der Substratvorspannung VBB in Fig. 7 zeigt, Fig. 12 ist eine Schnittansicht, die einen Aufbau eines allgemeinen Transistors zeigt und Fig. 13 ist ein Graph, der eine Beziehung zwischen der externen Spannung Vcc und einer Spannung Vpp zeigt, die in Fig. 6 verwendet wird.

Zuerst wird in dem Steuersignalgenerator 1 die externe Spannung Vcc an dem Sourceanschluß des PMOS Transistors PM1 eingespeist und dann nach Ablauf eines vorbestimmten Zeitablaufs, wie in Fig. 10A gezeigt, auf einen konstanten Pegel gesetzt. Der vor bestimmte Zeitablauf ist abhängig von einer RC-Zeitkonstante, die durch den PMOS Transistor MP1, der als ein Widerstand wirkt, und durch den NMOS Transistor NM1, der als der Kondensa tor wirkt, festgelegt ist.

Sobald die externe Spannung Vcc auf den konstanten Pegel ge setzt ist, wechselt das Steuersignal PWRON, das von dem Steuer signalgenerator 1 an den Substratvorspannungssensor 2 angelegt wird, auf einen hohen Logikpegel wie dies in Fig. 10B gezeigt ist. Wenn das Steuersignal PWRON von dem Steuersignalgenerator 1 einen niedrigen Pegel hat, wird der Substratvorspannungssen sor 2 auf folgende Weise betrieben. Das Steuersignal PWRON von dem Steuersignalgenerator 1 mit niedrigem logischen Pegel wird dem NAND-Gatter ND1 und dem Gate-Anschluß des NMOS Transistors NM14 zugeführt. Als Ergebnis hiervon gibt das NAND-Gatter ND11 ein Signal mit hohem logischen Pegel an den Inverter I13 unab hängig von dem Zustand der externen Spannung Vcc, so daß das Schwingungsfreigabesignal OSCEN, von dem Inverter I13 an den Oszillator 3 ausgegeben wird, auf einen niedrigen Logikpegel wechselt. Des weiteren wird der NMOS Transistor NM14 abgeschal tet. Als Ergebnis hiervon wird die externe Spannung Vcc durch den PMOS Transistor PM13 nicht auf den NMOS Transistor NM14 weitergeleitet sondern auf den Gate-Anschluß des NMOS Transi stors NM15, wodurch der NMOS Transistor NM15 eingeschaltet wird. Als Ergebnis hiervon hat die Substratvorspannung VBB Mas sepotential Vss.

Demzufolge gibt der Oszillator 3 kein Schwingungssignal an die Substratvorspannungs-Ladungspumpe 4 in Abhängigkeit von dem Schwingungsfreigabesignal OSCEN mit niedrigem Pegel von dem Substratvorspannungssensor 2 ab. Dies hat zur Folge, daß die Substratvorspannungs-Ladungspumpe 4 in ihrem Haltzustand ver bleibt.

Wenn das Steuersignal PWRON von dem Steuersignalgenerator 1 auf einen hohen logischen Pegel unter der Bedingung wechselt, daß das Schwingungsfreigabesignal OSCEN von dem Substratvorspan nungssensor 2 auf einem niedrigen logischen Pegel liegt, wird der NMOS Transistor NM14 in dem Substratvorspannungssensor 2 eingeschaltet.

Dann nimmt in dem Substratvorspannungssensor 2 eine Spannung an einem Knoten A den Zustand der Rückwärts-Vorspannungs-Spannung VBB oder des Massepegels Vss aufgrund des Einschaltens des NMOS Transistors NM14 an. Nachdem die Substratvorspannung VBB von dem Massepegel Vss freigegeben ist, wird diese dem Gate- Anschluß des NMOS Transistors NM15 durch den NMOS Transistor NM14 zugeführt.

Zu diesem Zeitpunkt wechselt der Eingangsanschluß des Inverters I11 auf einen hohen Logikpegel, da die NMOS Transistoren NM11-M13 in ihren Auszuständen verbleiben, und das Ausgangssignal von dem Inverter I12 wechselt auf einen hohen Logikpegel.

Wegen des Ausgangssignals von dem Inverter I12 mit einem hohen Logikpegel und dem Steuersignal PWRON von dem Steuersignalgene rator 1 mit hohem Logikpegel, gibt das NAND-Gatter ND11 ein Si gnal mit niedrigem Logikpegel an den Inverter I13 ab. Als Er gebnis hiervon wechselt das Schwingungsfreigabesignal OSCEN von dem Inverter I13 auf einen hohen Logikpegel, wie dies in Fig. 10C gezeigt ist. Das Schwingungsfreigabesignal OSCEN mit hohem Logikpegel von dem Inverter I13 wird dem Oszillator 3 zuge führt. Der Oszillator 3 erzeugt das Schwingungssignal mit der gewünschten Periodendauer in Abhängigkeit von dem Schwingungs freigabesignal OSCEN mit hohem Logikpegel von dem Substratvor spannungssensor 2 und gibt das erzeugte Schwingungssignal an die Substratvorspannungs-Ladungspumpe 4 ab. Die Substratvor spannungs-Ladungspumpe 4 führt beim Empfangen des Schwingungs signals von dem Oszillator 3 eine negative (-) Pumpoperation für die Substratvorspannung VBB aus, wodurch die Rückwärts-Vor spannungs-Spannung VBB allmählich in ihrem Pegel verringert wird, wie dies in Fig. 10D gezeigt ist. Dann gibt die Substrat vorspannungs-Ladungspumpe 4 die erhaltene Substratvorspannung VBB an den externen Schaltkreis und den Substratvorspannungs sensor 2 ab.

Sobald die Substratvorspannung VBB auf -3V_T abgesenkt ist, wer den die NMOS Transistoren NM11-NM13 eingeschaltet, wodurch der Eingangsanschluß des Inverters I11 auf einen niedrigen Logikpe gel wechselt und das Ausgangssignal von dem Inverter 12 auf ei nen niedrigen Logikpegel geht.

Das NAND-Gatter ND11 gibt ein Signal mit hohem Logikpegel an den Inverter I13 ab, da es das Ausgangssignal mit niedrigem Lo gikpegel von dem Inverter I12 und das Steuersignal PWRON mit hohem Logikpegel von dem Steuersignalgenerator 1 empfängt. Als Ergebnis hiervon wechselt das Schwingungsfreigabesignal OSCEN von dem Inverter I13 auf einen niedrigen Logikpegel, wie dies in Fig. 10C gezeigt ist. Das Schwingungsfreigabesignal OSCEN mit niedrigem Logikpegel von dem Inverter I13 wird dem Oszilla tor 3 zugeführt.

In Abhängigkeit von dem Schwingungsfreigabesignal OSCEN mit niedrigem Logikpegel von dem Substratvorspannungssensor 2 be endet der Oszillator 3 die Erzeugung des Schwingungssignals. Da die Substratvorspannungs-Ladungspumpe 4 kein Schwingungssignal von dem Oszillator 3 empfängt, beendet diese die negative (-) Pumpoperation für die Substratvorspannung VBB, so daß die Substratvorspannung VBB auf konstantem Pegel verbleibt. Dann gibt die Substratvorspannungspumpe 4 die erhaltene Substratvor spannung VBB an den externen Schaltkreis und den Substratvor spannungssensor 2 aus.

Im übrigen wird bei dem herkömmlichen Substratvorspannungsgene rator die externe Spannung Vcc dem Substratvorspannungssensor 2 zugeführt. Aus diesem Grund schwankt ein Teil des Stroms, der durch jeden der PMOS Transistoren PM11 und PM12 fließt, mit ei ner Schwankung der externen Spannung Vcc, was in einer Schwan kung der Umschaltspannungen I11 und I12 sowie dem NAND-Gatter ND11 resultiert.

Als Ergebnis hiervon wird die Substratvorspannung VBB allmäh lich in ihrem Pegel verringert, wenn die externe Spannung Vcc in ihrem Pegel erhöht wird, wie dies in Fig. 11 gezeigt ist.

Andererseits weist ein Speicherbaustein üblicherweise Schalt kreise, z. B. einen Wortleitungstreiber, einen Ausgangsverstärker und dergl. auf, die die Spannung Vpp verwenden, die höher ist als die externe Spannung Vcc. Die Schaltkreise des Speicherbau steins umfassen im allgemeinen einen Transistor, wie er in Fig. 12 gezeigt ist. Wie in Fig. 12 zu sehen, hat der Transistor ein P-Typ-Substrat, an das die Substratvorspannung VBB angelegt wird, und einen N⁺-Diffusionsbereich mit einem Drainanschluß zum Einspeisen der Spannung Vpp, einen Gate-Anschluß zum Ein speisen eines Steuersignals und einen Sourceanschluß, der mit dem Masseanschluß verbunden ist.

Unter der Bedingung, daß die externe Spannung Vcc einen hohen Pegel hat, wie dies in Fig. 7 gezeigt ist, wird jedoch ein ho hes elektrisches Feld an einen Übergang des Transistors in Fig. 6 angelegt, weil die Substratvorspannung VBB in ihrem Pegel ab gesenkt ist, während der Pegel der Spannung Vpp ansteigt, was eine Verringerung der Zuverlässigkeit des Transistors bewirkt.

Wie vorstehend erwähnt wird bei dem herkömmlichen Substratvor spannungsgenerator die Substratvorspannung VBB allmählich in ihrem Pegel verringert, während der Pegel der Spannung Vpp grö ßer wird, wenn der Pegel der externen Spannung Vcc ansteigt. Als Ergebnis hiervon wird an den Übergang des Transistors ein hohes elektrisches Feld angelegt, was eine Verringerung der Zu verlässigkeit des Transistors bewirkt.

Aus der DE 41 35 148 C2 ist ein Vorspannungsgenerator bekannt, der die Substratvorspannung ohne Rückwirkung auf diese selbst erfaßt, so daß Instabilitäten vermieden werden. Dazu ist ein Oszillator, ein Treiber und ein Aufladeschaltkreis für die Er zeugung der Substratvorspannung sowie ein die jeweilige Substratvorspannung erfassender Pegeldetektor vorgesehen, der das Ausgangssignal des Aufladeschaltkreises erfaßt und ein ent sprechendes Steuersignal an den Oszillator liefert.

Aus der DE 40 34 688 C2 ist ein Substratspannungsgenerator be kannt, der hinsichtlich der Treiberkapazität gegenüber Tempera turschwankungen stabilisiert ist. Dazu wird das Ausgangssignal eines Ringoszillators einer Treiberschaltung zugeführt, die phasenversetzte Taktsignale erzeugt, die einem Spannungsgenera tor zugeführt werden. Das Ausgangssignal des Spannungsgenera tors wird mittels eines Pegeldetektors überwacht und das Aus gangssignal des Pegeldetektors durch eine Oszillatortreiber schaltung verstärkt dem Ringoszillator zugeführt.

Es ist Aufgabe der Erfindung einen Substratvorspan nungsgenerator bereitzustellen, der auch im Hinblick auf be stimmte Betriebszustände, wie sie insbesondere bei Speicherbau steinen auftreten, eine stabile Substratvorspannung liefert.

Diese Aufgabe wird durch einen Substratvorspannungsgenerator mit den Merkmalen des Patentanspruchs 1 gelöst. Das der Erfindung zugrunde liegende Prinzip (wie es sich auch aus der nachfolgenden Beschreibung ergibt), besteht mit anderen Worten darin, daß unmittelbar nach dem Anlegen der Betriebsspannung Vcc zunächst diese Betriebsspannung am Substrat anliegt, und dann, wenn die Be triebsspannung Vcc die Substratvorspannung Vss übersteigt, die Substratvorspannung intern erzeugt wird.

Es folgt eine detail lierte Beschreibung im Zusammenhang mit den beigefügten Zeich nungen, in denen:

Fig. 1 ein Blockschaltbild eines Substratvorspannungs generators gemäß der vorliegenden Erfindung zeigt;

Fig. 2 ein detaillierter Schaltplan eines internen Span nungsgenerators von Fig. 1 zeigt;

Fig. 3 einen detaillierten Schaltplan eines Substrat- Vorspannungssensors von Fig. 1 zeigt;

Fig. 4A bis 4H Zeitablaufdiagramme zeigen, die den Betrieb des Substratvorspannungsgenerators von Fig. 1 erläutern;

Fig. 5 einen Graphen zeigt, der die Beziehung zwischen einer externen Spannung und einer internen Spannung in Fig. 1 erläutert;

Fig. 6 einen Graphen zeigt, der die Beziehung zwischen der externen Spannung und der Substratvorspannung in Fig. 1 zeigt;

Fig. 7 ein Blockschaltbild eines herkömmlichen Substrat- Vorspannungsgenerators zeigt;

Fig. 8 einen detaillierten Schaltplan eines Steuer signalgenerators in Fig. 7 zeigt;

Fig. 9 ein detaillierter Schaltplan eines Substrat- Vorspannungssensors in Fig. 1 zeigt;

Fig. 10A bis 10D Zeitablaufdiagramme zeigen, die einen Betrieb des herkömmlichen Substratvorspannungs generators gemäß Fig. 7 erläutern;

Fig. 11 einen Graphen zeigt, der eine Beziehung zwischen einer externen Spannung und einer Substratvor spannung in Fig. 7 erläutert;

Fig. 12 eine Schnittansicht zeigt, die einen Aufbau eines in Speicherbausteinen verwendeten Transistors darstellt; und

Fig. 13 einen Graphen zeigt, der eine Beziehung zwischen der externen Spannung und der in Fig. 12 verwendeten Spannung erläutert.

In Fig. 1 ist ein Blockschaltbild eines Substratvorspannungsge nerators gemäß der vorliegenden Erfindung gezeigt. Wie in die ser Zeichnung zu sehen ist, weist der Substratvorspannungsgene rator einen Steuersignalgenerator 21 zum Erzeugen eines Steu ersignals PWRON zu einem Zeitpunkt auf, an dem eine externe Spannung Vcc auf einem konstanten Pegel verbleibt, einen Refe renzspannungsgenerator 22 zum Erzeugen einer Referenzspannung VREF zu einem Zeitpunkt, an dem das Steuersignal PWRON vor dem Steuersignalgenerator 21 eingespeist wird, und einen internen Spannungsgenerator 23 auf, um die externe Spannung Vcc als Treiberspannung einzuspeisen und eine interne Spannung VREG und ein internes/externes Spannungswahlsignal VREGOK. Der interne Spannungsgenerator 23 ist dazu eingerichtet, die Referenzspan nung VREF von dem Referenzspannungsgenerator 22 mit einer Span nung zu vergleichen, die durch Abfall der internen Spannung VREG unter Verwendung eines Widerstandes R erhalten wird, und um die interne Spannung VREG sowie das interne/externe Span nungswahlsignal VREGOK entsprechend dem Vergleichsergebnis zu erzeugen.

Der Substratvorspannungsgenerator weist auch einen Substratvor spannungssensor 24 auf um ein Schwingungsfreigabesignal OSCEN in Abhängigkeit von dem internen/externen Spannungswahlsignal VREGOK von dem internen Spannungsgenerator 23 zu erzeugen. Ge steuert von dem internen/externen Spannungswahlsignal VREGOK von dem internen Spannungsgenerator 23 ist der Substratvorspan nungssensor 24 dazu eingerichtet, daß Schwingungsfreigabesignal OSCEN in Abhängigkeit von der externen Spannung Vcc in einem Ursprungszustand zu erzeugen, bei dem die externe Spannung Vcc zugeführt wird. Dann ist unter der Steuerung durch das inter ne/externe Spannungswahlsignal VREGOK von dem internen Span nungsgenerator 34 der Substratvorspannungssensor 24 dazu einge richtet, das Schwingungsfreigabesignal OSCEN in Abhängigkeit von der internen Spannung VREG von dem internen Spannungsgene rator 23 zu erzeugen, wenn die interne Spannung VREG auf einem konstanten Pegel stabilisiert ist.

Des weiteren weist der Substratvorspannungsgenerator einen Os zillator 25 zum Erzeugen eines Oszillationssignals mit einer gewünschten Periodendauer in Abhängigkeit von dem Schwingungs freigabesignal OSCEN von dem Substratvorspannungssensor 24 auf, sowie eine Substratvorspannungspumpe 26 zum Ausführen eines La dungspumpvorganges in Abhängigkeit von dem Oszillationssignal von dem Oszillator 25 um einen gewünschten Pegel der Substrat vorspannung VBB zu erzeugen und zum Ausgeben der erzeugten Substratvorspannung VBB an einen externen Schaltkreis sowie an den Substratvorspannungssensor 24. Der Oszillator 25 ist auch dazu eingerichtet, ein Freigabesignal VBBOKB an den internen Spannungsgenerator 23 auszugeben, wenn die Substratvorspannung VBB von der Substratvorspannungspumpe 26 auf einen konstanten Pegel stabilisiert ist.

In Fig. 2 ist ein detaillierter Schaltplan des internen Span nungsgenerators 23 von Fig. 1 gezeigt. Wie in dieser Zeichnung zu sehen ist, umfaßt der interne Spannungsgenerator 23 einen Operationsverstärker OP zum Vergleich der Referenzspannung VREF von dem Referenzspannungsgenerator 22 mit der internen Spannung VREG in Abhängigkeit von dem Freigabesignal VBBOKB von dem Os zillator 25. Der Operationsverstärker OP hat einen nicht inver tierenden Eingangsanschluß (+) zum Einspeisen der Referenzspan nung VREF von dem Referenzspannungsgenerator 22.

Der interne Spannungsgenerator 23 weist des weiteren einen PMOS Transistor 21 zum Ausgeben der internen Spannung VREG auf. Der PMOS Transistor PM21 hat einen Gate-Anschluß, der mit einem Ausgangsanschluß des Operationsverstärkers OP verbunden ist, einen Sourceanschluß zum Einspeisen der externen Spannung Vcc und einen Drainanschluß, der an einen Masseanschluß Vss über die Widerstände R21 und R22 angeschlossen ist. Ein Knoten zwi schen den Widerständen R21 und R22 ist mit einem invertierenden Eingangsanschluß (-) des Operationsverstärkers OP verbunden.

Des weiteren umfaßt der interne Spannungsgenerator 23 einen in ternen/externen Spannungswahlsignalgenerator 231 zum Einspeisen der Referenzspannung VREF von dem Referenzspannungsgenerator 22 und der internen Spannung VREG von dem Drainanschluß des PMOS Transistors PM21 und zum Ausgeben des internen/externen Span nungswahlsignals VREGOK. Der interne/externe Spannungswahlsi gnalgenerator 231 wechselt das interne/externe Spannungswahlsi gnal VREGOK von seinem niedrigen Logikpegel zu seinem hohen Lo gikpegel in Abhängigkeit von der Reihenfolge der Erzeugung der Referenzspannung VREF und der internen Spannung VREG und spei chert dann dieses Signal.

In Fig. 3 ist ein detaillierter Schaltkreis des Substratvor spannungssensors 24 von Fig. 1 gezeigt. Wie in dieser Zeichnung zu sehen ist, umfaßt der Substratvorspannungssensor 24 zwei PMOS Transistoren PM31 und PM32, deren Sourceanschlüsse zum Einspeisen der internen Spannung VREG von dem internen Span nungsgenerator 23 verbunden sind, und deren Drainanschlüsse je weils verbunden sind, sowie einen NMOS Transistor NM31, der ei nen mit dem Drainanschluß des PMOS Transistors PM31 verbundenen Drainanschluß aufweist, und zwei NMOS Transistoren NM32 und NM33, die in Reihe mit einem Source des NMOS Transistors NM31 geschaltet sind. Die PMOS und NMOS Transistoren PM31 und NM31 haben mit dem Masseanschluß Vss gemeinsam verbundene Gate- Anschlüsse. Der NMOS Transistor NM32 hat einen Gate-Anschluß und einen Drainanschluß, die beide an den Sourceanschluß des NMOS Transistors NM31 angeschlossen sind. Der NMOS Transistor 33 hat einen Gate-Anschluß und einen Drainanschluß, die beide an einem Sourceanschluß des NMOS Transistors 32 angeschlossen sind.

Der Substratvorspannungssensor 24 weist auch einen Inverter I31 auf, der einen mit den Drainanschlüssen der PMOS Transistoren PM31 und PM32 gemeinsam verbundenen Eingangsanschluß aufweist, sowie einen Ausgangsanschluß, der mit einem Gate-Anschluß des PMOS Transistors PM32 verbunden ist, sowie einen Inverter 32, der einen Eingangsanschluß aufweist, der mit dem Gate-Anschluß des PMOS Transistors PM32 und mit dem Ausgangsanschluß des In verters I31 verbunden ist, sowie einen Pegelwandler 241, der einen mit einem Ausgangsanschluß des Inverters I32 verbundenen Eingangsanschluß aufweist, einen Inverter I35 zum Invertieren des internen/externen Spannungswahlsignals VREGOK von dem in ternen Spannungsgenerator 23 sowie ein Übertragungsgatter TR31, das einen Eingangsanschluß aufweist, der mit einem Ausgangsan schluß des Pegelwandlers 241 verbunden ist. Das Übertragungs gatter TR31 ist durch das interne/externe Spannungswahlsignal VREGOK von dem internen Spannungsgenerator 23 sowie dem inter nen/externen Spannungswahlsignal VREGOK gesteuert, das durch den Inverter I35 invertiert ist.

Des weiteren weist der Substratvorspannungssensor 24 einen PMOS Transistor MP36 auf, der einen Gate-Anschluß zum Einspeisen des internen/externen Spannungswahlsignals VREGOK von dem internen Spannungsgenerator 23 aufweist, sowie einen Sourceanschluß zum Einspeisen der externen Spannung Vcc und PMOS Transistoren PM37 und PM38, die mit einem Drainanschluß des PMOS Transistors PM36 verbundene Sourceanschlüsse sowie miteinander verbundene Drain anschlüsse haben, einen NMOS Transistor NM37, der einen mit dem Drainanschluß des PMOS Transistors PM37 verbundenen Drainan schluß aufweist, sowie NMOS Transistoren NM38 und NM39, die in Reihe mit einem Sourceanschluß des NMOS Transistors NM37 ge schaltet sind. Die PMOS und NMOS Transistoren PM37 und NM37 ha ben mit dem Masseanschluß Vss jeweils gemeinsam verbundene Ga te-Anschlüsse. Der NMOS Transistor NM38 hat einen Gate-Anschluß und einen Drainanschluß, die gemeinsam mit dem Sourceanschluß des NMOS Transistors NM37 verbunden sind. Der NMOS Transistor NM39 hat einen Gate-Anschluß und einen Drainanschluß, die ge meinsam mit einem Sourceanschluß des NMOS Transistors NM38 ver bunden sind.

Des weiteren weist der Substratvorspannungssensor 24 einen In verter I33 auf, der einen Eingangsanschluß hat, der mit den Drainanschlüssen der PMOS Transistoren PM37 und PM38 verbunden ist, sowie einen Ausgangsanschluß, der mit einem Gate-Anschluß des PMOS Transistors PM38 verbunden ist, einen Inverter I34 mit einem Eingangsanschluß, der mit dem Gate-Anschluß des PMOS Transistors PM38 und dem Ausgangsanschluß des Inverters I33 verbunden ist, sowie ein Übertragungsgatter TR32 mit einem Ein gangsanschluß, der mit einem Ausgangsanschluß des Inverters I34 verbunden ist. Das Übertragungsgatter TR32 ist durch das inter ne/externe Spannungswahlsignal VREGOK von dem internen Span nungsgenerator 23 und dem internen/externen Spannungswahlsignal VREGOK gesteuert, das durch den Inverter I35 invertiert ist.

Des weiteren weist der Substratvorspannungssensor 24 eine NMOS Transistor NM40 auf, der einen Sourceanschluß aufweist zum Ein speisen der externen Spannung Vcc durch eine PMOS Transistor PM42, sowie einen NMOS Transistor NM41, der einen Sourcean schluß aufweist, der mit dem Masseanschluß Vss verbunden ist, einen Gate-Anschluß zum Einspeisen der externen Spannung Vcc durch den PMOS Transistor PM42 und einen Drainanschluß, der mit einem Drainanschluß des NMOS Transistors NM40 und einem Source anschluß des NMOS Transistors NM39 verbunden ist und zum Ein speisen der Substratvorspannung VBB von der Substratvorspan nungspumpe 26 dient. Der PMOS Transistor PM42 wirkt als ein Kondensator.

Des weiteren umfaßt der Substratvorspannungssensor 24 ein NAND- Gatter ND31 mit einem Eingangsanschluß, der mit den Ausgangsan schlüssen der Übertragungsgatter TR31 und TR32 verbunden ist, und einen zweiten Eingangsanschluß, der mit einem Gate-Anschluß des NMOS Transistors NM40 verbunden ist zum Einspeisen des Steuersignals PWRON von dem Steuersignalgenerator 21, sowie ei nen Inverter I36 mit einem Eingangsanschluß, der mit einem Aus gangsanschluß des NAND-Gatters ND31 verbunden ist und mit einem Ausgangsanschluß zum Ausgeben des Schwingungsfreigabesignals OSCEN an den Oszillator 25.

Außerdem wird die Substratvorspannung VBB von der Substratvor spannungspumpe 26 an einen Sourceanschluß des NMOS Transistors NM33 angelegt.

Der Inverter I31 umfaßt PMOS und NMOS Transistoren PM33 und NM34, die in Reihe zwischen dem Sourceanschluß des PMOS Transi stors PM32 und dem Masseanschluß Vss geschaltet sind. Die PMOS Transistoren PM33 und NM34 haben mit dem Drainanschluß des PMOS Transistors PM32 gemeinsam verbundene Gate-Anschlüsse.

Der Inverter I32 umfaßt PMOS und NMOS Transistoren PM34 und NM35, die in Reihe zwischen dem Sourceanschluß des PMOS Transi stors PM32 und dem Masseanschluß Vss geschaltet sind. Die PMOS und NMOS Transistoren PM34 und NM35 haben mit dem Ausgangsan schluß des Inverters I31 gemeinsam verbundene Gate-Anschlüsse.

Der Inverter I33 umfaßt PMOS und NMOS Transistoren PM39 und NM42, die in Reihe zwischen dem Sourceanschluß des PMOS Transi stors PM38 und dem Masseanschluß Vss geschaltet sind. Die PMOS und NMOS Transistoren PM39 und NM42 haben mit dem Drainanschluß des PMOS Transistors PM38 gemeinsam verbundene Gate-Anschlüsse.

Der Inverter I34 umfaßt PMOS und NMOS Transistoren PM40 und NM43, die in Reihe zwischen dem Sourceanschluß des PMOS Transi stors PM38 und dem Masseanschluß Vss geschaltet sind. Die PMOS und NMOS Transistoren PM40 und NM43 haben mit dem Ausgangsan schluß des Inverters I33 gemeinsam verbundene Gate-Anschlüsse.

Das Übertragungsgatter TR31 umfaßt einen NMOS Transistor NM36, der einen Gate-Anschluß zum Einspeisen des internen/externen Spannungswahlsignals VREGOK von dem internen Spannungsgenerator 23 aufweist, sowie einen PMOS Transistor PM35 mit einem Gate- Anschluß zum Einspeisen des internen/externen Spannungswahlsi gnals VREGOK, das durch den Inverter I35 invertiert ist.

Das Übertragungsgatter TR32 umfaßt einen PMOS Transistor PM41 mit einem Gate-Anschluß zum Einspeisen des internen/externen Spannungswahlsignals VREGOK von dem internen Spannungsgenerator 23, sowie einen NMOS Transistor NM34 mit einem Gate-Anschluß zum Einspeisen des internen/externen Spannungswahlsignal VREGOK, das durch den Inverter I35 invertiert ist.

Der Betrieb des Substratvorspannungsgenerators mit dem vorste hend beschriebenen Aufbau gemäß der vorliegenden Erfindung wird nachstehend im Detail unter Bezugnahme auf die Fig. 4A bis 6 erläutert. Die Fig. 4A bis 4H sind Zeitablaufdiagramme, die den Betrieb des Substratvorspannungsgenerators von Fig. 1 er läutern, Fig. 5 ist ein Graph, der die Beziehung zwischen der externen Spannung Vcc und der internen Spannung VREG in Fig. 1 erläutert, und Fig. 6 ist ein Graph, der die Beziehung zwi schen der externen Spannung Vcc und der Substratvorspannung VBB in Fig. 1 erläutert.

Zuerst, wenn die externe Spannung Vcc auf den in Fig. 4A ge zeigten konstanten Pegel gebracht wird, wechselt das Steuersi gnal PWRON von dem Steuersignalgenerator 21 auf einen hohen Lo gikpegel, wie dies in Fig. 4B gezeigt ist. Das Steuersignal PWRON auf hohem logischen Pegel von dem Steuersignalgenerator 21 wird an den Referenzspannungsgenerator 22 und an dem Substratvorspannungssensor 24 angelegt. Andererseits ist in dem Fall, in dem das Steuersignal PWRON von dem Steuersignalgenera tor 21 auf einen niedrigen logischen Pegel ist, die Referenz spannung VREF von dem Referenzspannungsgenerator 22 auf niedri gem logischen Pegel, wie in Fig. 4F gezeigt und das Freigabesi gnal VBBOKB von dem Oszillator 25 ist auf hohem logischen Pe gel, wie in Fig. 4E gezeigt. Die auf niedrigem logischen Pegel befindliche Referenzspannung VREF von dem Referenzspannungsge nerator 22 und das auf hohem logischen Pegel befindliche Frei gabesignal FBBOK von dem Oszillator 25 werden an den internen Spannungsgenerator 23 angelegt. Als Ergebnis hiervon gehen die interne Spannung VREG und das interne/externe Spannungswahlsi gnal VREGOK von dem internen Spannungsgenerator auf niedrigem Pegel, wie in den Fig. 4G und 4H jeweils gezeigt. Dann werden die niedrige interne Spannung VREG und das niedrige inter ne/externe Spannungswahlsignal VREGOK von dem internen Span nungswahlgenerator 23 an den Substratvorspannungssensor 24 an gelegt.

In dem Substratvorspannungssensor 24 wird das niedrige Steuer signal PWRON von dem Steuersignalgenerator 21 an das NAND- Gatter ND31 und an den Gate-Anschluß des NMOS Transistors NM40 angelegt. Als Ergebnis hiervon gibt das NAND-Gatter ND31 ein Signal mit hohem logischen Pegel an dem Inverter I36 unabhängig von dem Zustand der externen Spannung Vcc aus, wodurch das Schwingungsfreigabesignal OSCEN, das von dem Inverter I36 an den Oszillator 35 ausgegeben wird, auf niedrigen logischen Pe gel geht, wie dies in Fig. 4C gezeigt ist. Außerdem wird der NMOS Transistor NM40 abgeschaltet. Als Ergebnis hiervon wird die externe Spannung Vcc durch den PMOS Transistor 42 nicht zu dem NMOS Transistor NM40 übertragen, sondern an den Gate- Anschluß des NMOS Transistor NM41, wodurch der NMOS Transistor NM41 eingeschaltet wird. Als Ergebnis hiervon nimmt die Substratvorspannung VBB den Massepegel Vss an, wie in Fig. 4D gezeigt ist. Daraufhin gibt der Oszillator 25 kein Schwingungs signal an die Substratvorspannungs-Ladungspumpe 26 in Abhängig keit von dem niedrigen Schwingungsfreigabesignal OSCEN von dem Substratvorspannungssensor 24 unabhängig von den Zuständen der internen Spannung VREG und dem internen/externen Spannungswahl signal VREGOK von dem internen Spannungsgenerator 23 ab. Als Ergebnis hiervon verbleibt die Substratvorspannungs- Ladungspumpe 26 in ihrem Haltzustand.

Wenn das Steuersignal PWRON von dem Steuersignalgenerator 21 auf hohen logischen Pegel unter der Bedingung geht, daß das Freigabesignal OSCEN von dem Substratvor spannungssensor 24 vorhanden ist, sind die Referenzspannung VREF von dem Referenzspannungsgenerator 22 und die interne Spannung VREG und das interne/externe Spannungswahlsignal VREGOK von dem internen Spannungswahlsignal VREGOK von dem in ternen Spannungsgenerator 23 alle auf niedrigem logischen Pe gel, dann wechselt die Referenzspannung VREF von dem Referenz spannungsgenerator 22 auf hohen logischen Pegel, wie dies in Fig. 4F gezeigt ist. Die hochpegelige Referenzspannung VREF von dem Referenzspannungsgenerator 22 wird dem internen Spannungs generator 23 zugeführt.

Da zu diesem Zeitpunkt das Freigabesignal VBBOK von dem Oszil lator 25 noch auf seinem hohen logischen Pegel ist, wie dies in Fig. 4E gezeigt ist, verbleiben die interne Spannung VREG und das interne/externe Spannungswahlsignal VREGOK von dem internen Spannungsgenerator 23 auf ihren niedrigen logischen Pegeln, wie dies in den Fig. 4G und 4H jeweils gezeigt ist. Das hochpegeli ge Steuersignal PWRON von dem Steuersignalgenerator 21 und die niedrigpegelige interne Spannung VREG und das niedrige inter ne/externe Spannungswahlsignal VREGOK von dem internen Span nungsgenerator 23 werden dem Rückwärts-Vorspannungs- Spannungssensor 24 zugeführt.

Dann wird in dem Substratvorspannungssensor 24 das hochpegelige Steuersignal PWRON von dem Steuersignalgenerator 21 an das NAND-Gatter ND31 und an den Gate-Anschluß des NMOS Transistors NM40 angelegt, die niedrige interne Spannung VREG von dem in ternen Spannungsgenerator 23 wird an die Sourceanschlüsse der PMOS Transistoren PM31 und PM32, einen Sourceanschluß des PMOS Transistors PM33 in dem Inverter I31 und an einen Sourcean schluß des PMOS Transistors PM34 in dem Inverter I32 angelegt, und das niedrigpegelige interne/externe Spannungswahlsignal VREGOK von dem internen Spannungsgenerator 23 wird an die Über tragungsgatter TR31 und TR32 direkt und durch den Inverter 135 an die Übertragungsgater TR31 und TR32 angelegt.

Als Ergebnis hiervon wird der NMOS Transistor NM40 eingeschal tet, wodurch in dem Knoten B in Fig. 3 eine Spannung hervorge rufen wird, die den Zustand der Substratvorspannung VBB oder den Massepegel Vss annimmt, wodurch der NMOS Transistor NM41 abgeschaltet wird. Sobald die Substratvorspannung VBB von dem Massepegel Vss freigegeben ist, wird diese an den Gate-Anschluß des NMOS Transistors NM41 durch den NMOS Transistor 40 weiter geleitet.

Da die NMOS Transistoren NM37-NM39 in ihren ausgeschalteten Zu ständen verbleiben, geht zu diesem Zeitpunkt der Eingangsan schluß des Inverters I33 auf einen hohen logischen Pegel und das Ausgangssignal von dem Inverter I34 geht auf einen hohen logischen Pegel. Da das niedrigpegelige interne/externe Span nungswahlsignal VREGOK von dem internen Spannungsgenerator 23 an den Gate-Anschluß des PMOS Transistors PM36 angelegt wird, wird der PMOS Transistor PM36 eingeschaltet. Wenn der PMOS Transistor PM36 eingeschaltet ist, überträgt dieser die externe Spannung Vcc zu dem Sourceanschluß des PMOS Transistors PM37, dessen Gate-Anschluß mit dem Masseanschluß Vss verbunden ist. Als Ergebnis hiervon speist der PMOS Transistor PM37 ein Signal mit hohem logischen Pegel in den Eingangsanschluß des Inverters I33 ein.

In dem Übertragungsgatter TR32 wird der PMOS Transistor PM41 in Abhängigkeit von dem niedrigpegeligen internen/externen Span nungswahlsignal VREGOK von dem internen Spannungsgenerator 23 eingeschaltet und der NMOS Transistor NM44 wird in Abhängigkeit von dem hochpegeligen internen/externen Spannungswahlsignal VREGOK, das durch den Inverter I35 invertiert ist, eingeschal tet. Im Gegensatz dazu wird in dem Übertragungsgatter TR31 der NMOS Transistor NM36 in Abhängigkeit von dem niedrigpegeligen internen/externen Spannungswahlsignal VREGOK von dem internen Spannungsgenerator 23 abgeschaltet und der PMOS Transistor PM35 wird in Abhängigkeit von dem hochpegeligen internen/externen Spannungswahlsignal VREGOK, das durch den Inverter I35 inver tiert ist, abgeschaltet. Das hochpegelige Ausgangssignal von dem Inverter I34 wird an das NAND-Gatter ND31 übertragen, da das Übertragungsgatter TR32 eingeschaltet ist, während das Übertragungsgatter TR31 ausgeschaltet ist.

Bei Empfangen des hochpegeligen Ausgangssignals von dem Inver ter I34, das durch das Übertragungsgatter TR32 übertragen wor den ist und des hochpegeligen Steuersignals PWRON von dem Steu ersignalgenerator 21, gibt das NAND-Gatter ND31 ein niedrigpe geliges Logiksignal an den Inverter 136 aus. Als Ergebnis hier von wechselt das Schwingungsfreigabesignal OSCEN von dem Inver ter I36 auf einen hohen logischen Pegel, wie dies in Fig. 4C gezeigt ist. Das hochpegelige Schwingungsfreigabesignal OSCEN von dem Inverter I36 wird dem Oszillator 25 zugeführt.

Dann erzeugt der Oszillator 25 das Schwingungssignal in der gewünschten Periodendauer in Abhängigkeit von dem hochpegeligen Schwingungsfreigabesignal OSCEN von dem Substratvorspannungs sensor 24 und gibt das erzeugte Schwingungssignal an die Substratvorspannungs-Ladungspumpe aus. Beim Empfangen des Schwingungssignals von dem Oszillator 25 führt die Substratvor spannungs-Ladungspumpe 26 eine negative (-) Pumpoperation für die Substratvorspannung VBB aus, und bewirkt so, daß die Substratvorspannung VBB in ihrem Pegel abgesenkt wird, wie dies in Fig. 4D gezeigt ist. Dann gibt die Substratvorspannungs- Ladungspumpe 26 die erhaltene Substratvorspannung VBB an den externen Schaltkreis und den Substratvorspannungssensor 24 aus.

In dem Anfangszustand, in dem die externe Spannung Vcc zuge führt ist, ist im Ergebnis die Substratvorspannung VBB nur ab hängig von der externen Spannung Vcc, da die interne Spannung VREG von dem internen Spannungsgenerator 23 nicht durch das ab geschaltete Übertragungsgatter TR31 hindurchgeleitet wird.

Danach, in dem Moment, in dem die Substratvorspannung VBB auf -3V_T abgesenkt ist, werden die NMOS Transistoren NM37-NM39 ein geschaltet, wodurch der Eingangsanschluß des Inverters I33 auf einen niedrigen Logikpegel wechselt und das Ausgangssignal von dem Inverter I34 auf einen niedrigen Logikpegel geht. Außerdem werden die NMOS Transistoren NM31-NM33 eingeschaltet. Als Er gebnis hiervon wechselt der Eingangsanschluß des Inverters I31 auf einen niedrigen Logikpegel und das Ausgangssignal von dem Inverter I32 geht auf einen niedrigen Logikpegel.

Das niedrigpegelige Ausgangssignal des Inverters I34 wird zu dem NAND-Gatter ND31 übertragen, da das Übertragungsgatter TR32 in seinem eingeschalteten Zustand verbleibt, während das Über tragungsgatter TR31 in seinem abgeschalteten Zustand verbleibt.

Das NAND-Gatter ND31 gibt ein Signal mit einem hohen logischen Pegel an den Inverter I36 ab, da es mit dem niedrigpegeligen Ausgangssignal von dem Inverter I34 gespeist wird, das von dem Übertragungsgatter TR32 und dem hochpegeligen Steuersignal PWRON von dem Steuersignalgenerator 21 übertragen wird. Als ein Ergebnis hiervon wechselt das Schwingungsfreigabesignal OSCEN von dem Inverter I36 von einem hohen logischen Pegel auf einen niedrigen logischen Pegel, wie dies in Fig. 4C gezeigt ist. Das niedrigpegelige Schwingungsfreigabesignal OSCEN von dem Inver ter I36 wird dem Oszillator 25 zugeführt.

Dann beendet der Oszillator 25 die Erzeugung des Schwingungs signals in Abhängigkeit von dem niedrigpegeligen Schwingungs freigabesignal OSCEN von dem Substratvorspannungssensor 24. Aufgrund des fehlenden Schwingungssignals von dem Oszillator 25 beendet die Substratvorspannungs-Ladungspumpe 26 den negativen (-) Pumpvorgang für die Rückwärts-Vorspanungs-Spannung VBB, was zur Folge hat, daß die Substratvorspannung VBB im Pegel konstant ist, wie dies in Fig. 4D gezeigt ist. Dann gibt die Substratvorspannungs-Ladungspumpe 26 die resultierende Substratvorspannung VBB an den externen Schaltkreis und an den Substratvorspannungssensor 24 ab.

Außerdem wechselt das Freigabesignal VBBOKB von dem Oszillator 25 von einem hohen auf einen niedrigen Logikpegel, wie dies in Fig. 4E gezeigt ist, in dem Moment, in dem das Schwingungsfrei gabesignal OSCEN von dem Substratvorspannungssensor 24 von ei nem hohen auf einen niedrigen Logikpegel wechselt. Das niedrig pegelige Freigabesignal VBBOKB von dem Oszillator 25 wird dem internen Spannungsgenerator 23 zugeführt.

In dem internen Spannungsgenerator 23 wird der Operationsver stärker OP in Abhängigkeit von dem niedrigpegeligen Freigabesi gnal VBBOKB von dem Oszillator 25 betrieben. Die Referenzspan nung VREF von dem Referenzspannungsgenerator 22 wird dem nicht invertierenden Eingangsanschluß (+) des Operationsverstärkers OP zugeführt und die interne Spannung VREG wird durch die Wi derstände R21 und R22 geteilt und dann in den invertierenden Eingangsanschluß (-) des Operationsverstärkers OP zurückge speist. Während des Betriebes vergleicht der Operationsverstär ker OP die eingespeisten Spannungen miteinander und gibt ein niedrigpegeliges Logiksignal an den Gate-Anschluß des PMOS Transistors PM21 in Abhängigkeit von dem Vergleichsergebnis aus, was zur Folge hat, daß der PMOS Transistor PM21 einge schaltet wird. Als Ergebnis hiervon wechselt die interne Span nung VREG von dem PMOS Transistor PM21 auf einen hohen Logikpe gel und verbleibt konstant in diesem hochpegeligen Zustand, wie dies in Fig. 4G gezeigt ist. Darüber hinaus wechselt das inter ne/externe Spannungswahlsignal VREGOK von dem internen/externen Spannungswahlsignalgenerator 231 auf einen hohen Logikpegel, wie dies in Fig. 4H gezeigt ist. Die hochpegelige interne Span nung VREG und das hochpegelige interne/externe Spannungswahlsi gnal VREGOK von dem internen Spannungsgenerator 23 werden dem Substratvorspannungssensor 24 zugeführt.

Demzufolge wird in dem Substratvorspannungssensor 24 das Über tragungsgatter TR32 abgeschaltet, während das Übertragungsgat ter TR31 in Abhängigkeit von dem hochpegeligen inter nen/externen Spannungswahlsignal VREGOK von dem internen Span nungsgenerator 23 eingeschaltet wird. Als Ergebnis hiervon wird die externe Spannung Vcc durch das abgeschaltete Übertragungs gatter TR31 blockiert, während die gewünschte konstante interne Spannung VREG von dem internen Spannungsgenerator 23 dem NAND- Gatter ND31 durch die PMOS Transistoren PM31 und PM32, den In vertern I31 und I32, dem Pegelwandler 241 und dem Übertragungs gatter TR31 zugeführt wird.

Das NAND-Gatter ND31 gibt ein Signal mit einem hohen Logikpegel an Inverter I36, da es mit dem hochpegeligen Steuersignal PWRON von dem Steuersignalgenerator 21 und dem niedrigpegeligen Aus gangssignal, von dem Übertragungsgatter TR31 gespeist wird. Als Ergebnis hiervon verbleibt das Schwingungsfreigabesignal OSCEN von dem Inverter I36 in seinem niedrigpegeligen Zustand, wie dies in Fig. 4C gezeigt ist. Das niedrigpegelige Schwingungs freigabesignal OSCEN von dem Inverter I36 wird fortlaufend dem Oszillator 25 zugeführt. Dann setzt der Oszillator 25 fort, kein Schwingungssignal zu erzeugen in Abhängigkeit von dem niedrigpegeligen Schwingungsfreigabesignal OSCEN von dem Substratvorspannungssensor 24. Da die Substratvorspannungs- Ladungspumpe 26 kein Schwingungssignal von dem Oszillator 25 empfängt, fährt diese fort, den negativen (-) Pumpvorgang für die Substratvorspannung VBB anzuhalten, was zur Folge hat, daß die Substratvorspannung VBB in ihrem Pegel konstant bleibt, wie dies in Fig. 4D gezeigt ist. Dann gibt die Substratvorspan nungspumpe 26 die erhaltene Substratvorspannung VBB an den ex ternen Schaltkreis und den Substratvorspannungssensor 24 aus.

Es ist zu bemerken, daß das Freigabesignal VBBOKB von dem Os zillator 25 keinen hohen Logikpegel annehmen kann, wenn es ein mal auf einen niedrigen Logikpegel gewechselt hat. In gleicher Weise kann das interne/externe Spannungswahlsignal VREGOK von dem internen Spannungsgenerator 23 keinen niedrigen Logikpegel annehmen, sobald es einmal auf einem hohen Logikpegel ist. Mit anderen Worten, wird kein weiteres hochpegeliges Freigabesignal VBBOKB von dem Oszillator 25 an den internen Spannungsgenerator 23 geleitet, und kein weiteres niedrigpegeliges internes/ externes Spannungswahlsignal VREGOK von dem internen Spannungs generator 23 wird dem Substratvorspannungssensor 24 zugeführt.

Als Ergebnis hiervon ist unter der Bedingung, daß die interne Spannung VREG von dem internen Spannungsgenerator auf dem kon stanten Pegel verbleibt, die Substratvorspannung VBB lediglich von der internen Spannung VREG abhängig, da die externe Span nung Vcc nicht durch das abgeschaltete Übertragungsgatter TR32 weitergeleitet wird.

Mit anderen Worten erhöht sich die interne Spannung VREG von dem internen Spannungsgenerator 23 in ihrem Pegel solange, bis sie den gewünschten konstanten Pegel im Anfangszustand er reicht, indem die externe Spannung Vcc zugeführt wird, wie dies in Fig. 5 gezeigt ist. In diesem Fall wird das Schwingungsfrei gabesignal OSCEN von dem Substratvorspannungssensor 24 in Ab hängigkeit von der externen Spannung Vcc erzeugt. Sobald die interne Spannung VREG von dem internen Spannungsgenerator 23 den gewünschten konstanten Pegel erreicht hat, wird das Schwin gungsfreigabesignal OSCEN von dem Rückwärts-Vorspannungs- Spannungssensor 24 in Abhängigkeit von der internen Spannung VREG erzeugt, da der Übertragungspfad der externen Spannung Vcc blockiert ist. Daher verbleibt die Substratvorspannung VBB un abhängig von Schwankungen der externen Spannung Vcc auf dem konstanten Pegel, wie dies in Fig. 6 gezeigt ist.

Wie aus der vorstehenden Beschreibung deutlich wird, wird gemäß der vorliegenden Erfindung der Übertragungspfad der externen Spannung blockiert, wenn die interne Spannung den gewünschten konstanten Pegel erreicht, und das Schwingungsfreigabesignal wird in Abhängigkeit von der internen Spannung erzeugt, so daß die Substratvorspannung VBB auf einem konstanten Pegel unabhän gig von der Schwankung der externen Spannung verbleiben kann. Daher hat der Substratvorspannungsgenerator der vorliegenden Erfindung die Wirkung, daß integrierte Schaltungsbaugruppen da vor bewahrt werden, aufgrund einer instabilen Substratvorspan nung beschädigt zu werden.

Claims

1. Substratvorspannungsgenerator, insbesondere für Spei cheranordnungen, zum Erzeugen einer vorbestimmten Substratvor spannung (V_BB) aus einer extern angelegten Betriebsspannung (V_cc), mit:
einem Steuersignalgenerator (21) zum Erzeugen eines V_BB- Leistung-Ein-Signals (PWRON) wenn die externe Spannung (V_cc) nach dem Anlegen auf einem konstanten Pegel bleibt;
einem Referenzspannungsgenerator (22) zum Erzeugen einer Refe renzspannung (VREF) bei anliegendem V_BB-Leistung-Ein-Signal (PWRON);
einem internen Spannungsgenerator (23) zum Erzeugen einer in ternen Spannung (VREGOK) und eines internen/externen Spannungs wahlsignals (VREG) in Abhängigkeit von der Referenzspannung (VREF);
einem Substratvorspannungssensor (24) zum Erfassen der Substratvorspannung (V_BB) und zum Erzeugen eines Schwingungs freigabesignals (OSCEN) in Abhängigkeit von der externen Span nung (V_cc) oder der internen Spannung (VREG), gesteuert von dem internen/externen Spannungswahlsignal (VREGOK);
einem Oszillator (25) zum Erzeugen eines Schwingungssignals mit einer vorbestimmten Periodendauer in Abhängigkeit von dem Schwingungsfreigabesignal (OSCEN) und zum Erzeugen eines Frei gabesignals (VBBOK) zur Ansteuerung des internen Spannungsgene rators (23); und
einer Substratvorspannungs-Ladungspumpe (26) zum Ausführen ei nes Ladungspumpvorganges in Abhängigkeit von dem Schwingungs signal, um die vorbestimmte Substratvorspannung (V_BB) zu erzeu gen.

2. Substratvorspannungsgenerator nach Anspruch 1, bei dem der interne Spannungsgenerator (23) folgendes aufweist:
einen Operationsverstärker (OP1), der in Abhängigkeit von dem Freigabesignal (VBBOK) die interne Spannung (VREG) mit der Refe renzspannung (VREF) vergleicht;
einen Transistor (PM21), der in Abhängigkeit von einem Aus gangssignal des Operationsverstärkers (OP1) die interne Spannung (VREG) an den Substratvorspannungssensor (24) ausgibt und an den Operationsverstärker (OP1) zurückzuführt; und
einen internen/externen Spannungswahlsignalgenerator (231) zum Ausgeben des internen/externen Spannungswahlsignals (VREGOK) an den Substratvorspannungssensor (24) in Abhängigkeit von der in ternen Spannung (VREG) und der Referenzspannung (VREF).

3. Substratvorspannungsgenerator nach Anspruch 1, bei dem der Substratvorspannungssensor (24) dazu eingerichtet ist, das Schwingungsfreigabesignal (OSCEN) in Abhängigkeit von der ex ternen Spannung (V_cc) während eines Anfangszustandes zu erzeu gen, in dem die externe Spannung (V_cc) zugeführt wird.

4. Substratvorspannungsgenerator nach Anspruch 1, bei dem der Substratvorspannungssensor (24) dazu eingerichtet ist, das Schwingungsfreigabesignal (OSCEN) in Abhängigkeit von der in ternen Spannung (VREG) zu erzeugen, sobald die interne Spannung (VREG) einen vorbestimmten konstanten Pegel erreicht hat.

5. Substratvorspannungsgenerator nach Anspruch 4, bei dem die interne Spannung (VREG) von dem internen Spannungsgenerator in ihrem Pegel versetzt wird.

6. Substratvorspannungsgenerator nach Anspruch 1, bei dem der Substratvorspannungssensor (24) dazu eingerichtet ist, das Schwingungsfreigabesignal (OSCEN) auf einem hohen Logikpegel zu halten, bis die Substratvorspannung (V_BB) von der Substratvor spannungs-Ladungspumpe (26) auf einen vorbestimmten konstanten Pegel abgesenkt ist.

7. Substratvorspannungsgenerator nach Anspruch 1, bei dem das Freigabesignal (VBBOK) nicht auf einen hohen Logikpegel wechseln kann, sobald das Freigabesignal (VBBOK) einmal auf ei nem niedrigen Logikpegel ist.

8. Substratvorspannungsgenerator nach Anspruch 1, bei dem das interne/externe Spannungswahlsignal (VREGOK) nicht auf ei nen niedrigen Logikpegel wechseln kann, sobald das inter ne/externe Spannungswahlsignal (VREGOK) einmal auf einem hohen Logikpegel ist.