DE19725459B4 - Von externer Spannung unabhängiger Sperrvorspannungspegeldetektor - Google Patents

Von externer Spannung unabhängiger Sperrvorspannungspegeldetektor Download PDF

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Abstract

Von einer externen Spannung (VCC) unabhängiger Detektor für den Pegel einer Sperrvorspannung (VBB), umfassend
– Widerstände (R1, R2), welche in Reihe zwischen einem Massepotential (VSS) und der Sperrvorspannung (VBB) geschaltet sind,
– einen Pulldown-Transistor (N), dessen Gate zwischen den Widerständen (R1, R2) angeschlossen ist und dessen Source mit der Sperrvorspannung (VBB) beaufschlagt ist,
– einen Pullup-Transistor (P), dessen Source an der externen Spannung (VCC) liegt und dessen Drain mit der Drain-Seite des Pulldown-Transistors (N) verbunden ist, und
– Inverter (IN1, IN2), die an die Drain-Seiten des Pulldown-Transistors (N) und des Pullup-Transistors (P) angeschlossen sind, wobei:
die Gate-Seite des Pullup-Transistors (P) mit einem Bezugsspannungsgenerator (60) verbunden ist, zwischen dessen bereitgestellter Bezugsspannung (VREF) und der externen Spannung (VCC) eine vorbestimmte Spannungsdifferenz besteht.

Description

  • Die vorliegende Erfindung bezieht sich auf einen von einer externen Spannung unabhängigen Sperrvorspannungspegeldetektor, der insbesondere in der Lage ist, eine Sperr- bzw. Rückwärtsvorspannung bezüglich einer Änderung einer externen Spannung konstant zu halten und eine Übergangszuverlässigkeit eines NMOS-Abwärts- bzw. Herabziehtransistors zu steigern.
  • 1 ist ein Blockdiagramm, das einen herkömmlichen Sperrvorspannungsgenerator veranschaulicht.
  • Wie in 1 gezeigt ist, umfasst der herkömmliche Sperrvorspannungsgenerator einen Sperrvorspannungspegeldetektor 1 zum Empfangen einer Sperrvorspannung VBB und zum Ausgeben eines Schwingungsfreigabesignals OSCEN, einen Sperrvorspannungsoszillator 2 zum Empfangen des Schwingungsfreigabesignals OSCEN und zum Ausgeben eines Impulssignals OSC mit einer konstanten Periode und eine Sperrvorspannungspumpe 3 zum Empfangen des Impulssignals OSC und zum Ausgeben der Sperrvorspannung VBB.
  • Der Betrieb des herkömmlichen Sperrvorspannungsgenerators wird im folgenden anhand der begleitenden Zeichnungen beschrieben.
  • Der Sperrvorspannungspegeldetektor 1 liefert ein Schwingungsfreigabesignal OSCEN, bis die Sperrvorspannung VBB einen vorbestimmten Pegel annimmt, und der Sperrvorspannungsoszillator 2 empfängt das Schwingungsfreigabesignal OSCEN und gibt das Impulssignal OSC mit einer bestimmten Periode ab, während die Sperrvorspannungspumpe 3 das Impulssignal OSC von dem Sperrvorspannungsoszillator 2 empfängt und eine negative (–) elektrische Ladung zu einem Substrat pumpt.
  • Wie in 2 gezeigt ist, umfasst der herkömmliche Sperrvorspannungspegeldetektor Widerstände R1 und R2, die zwischen einer Massespannung VSS und einer Sperrvorspannung VBB in Reihe liegen, einen Pullup- bzw. Aufwärtswiderstand R3 und einen NMOS-Pulldown- bzw. Abwärtstransistor N, die in Reihe zwischen einer externen Spannung VCC und der Sperrvorspannung VBB liegen, sowie Inverter IN1 und IN2, die mit dem Aufwärtswiderstand R3 und dem Abwärtstransistor N verbunden sind.
  • Das Gate des NMOS-Abwärtstransistors N liegt zwischen den Widerständen R1 und R2.
  • Der Betrieb des Sperrvorspannungspegeldetektors wird nunmehr anhand der beigefügten Zeichnungen erläutert.
  • Zunächst teilen die Reihenwiderstände R1 und R2 die Sperrvorspannung VBB und spannen den NMOS-Abwärtstransistor N vor.
  • Wenn die Sperrvorspannung VBB verändert wird, ändert sich die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N.
  • Hier kann der an dem Aufwärtswiderstand R3 liegende Strom IR3 aufgrund der Spannungsdifferenz zwischen der Spannung V21 und der externen Spannung VCC zwischen dem Aufwärtswiderstand R3 und dem NMOS-Abwärtstransistor N wie folgt ausgedrückt werden:
    Figure 00020001
  • Gemäß dem obigen Ausdruck wird der an dem Aufwärtswiderstand R3 liegende Strom IR3 entsprechend der externen Spannung VCC verändert.
  • Wenn die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N abnimmt, vermindert sich der am Aufwärtswiderstand R3 liegende Strom IN, und die Stromansteuerkapazität des NMOS-Abwärtstransistors N wird verringert, so dass ein Knoten 21 ein hohes elektrisches Potential annimmt.
  • Da hier das Schwingungsfreigabesignal OSCEN ein hohes elektrisches Potential annimmt, liefert der Sperrvorspannungsoszillator 2, wie in 1 gezeigt ist, das Impulssignal OSC.
  • Wenn das Impulssignal OSC in die Sperrvorspannungspumpe 3 eingegeben wird, nimmt, da die negative (–) elektrische Ladung an dem Substrat durch eine Pumpoperation liegt, der Absolutwert der Sperrvorspannung VBB zu.
  • Daher steigt der Absolutwert der Sperrvorspannung VBB an, die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N wächst an, und der Strom IN und damit der an dem Aufwärtswiderstand R3 liegende Strom IR3 werden größer, so dass der Knoten 21 ein niedriges elektrisches Potential annimmt.
  • Da das Schwingungsfreigabesignal OSCEN auf einem niedrigen elektrischen Potential ist, liefert der Sperrvorspannungsoszillator 2 kein Impulssignal OSC, und die Sperrvorspannungspumpe 3 arbeitet nicht.
  • Wie in 3 veranschaulicht ist, wird im herkömmlichen Sperrvorspannungspegeldetektor ein PMOS-Aufwärtstransistor P, dessen Gate mit der Masse VSS verbunden ist, dessen Drain an Drain des NMOS-Abwärtstransistors N angeschlossen ist, und dessen Source mit der externen Spannung VCC beaufschlagt ist, anstelle des Aufwärtswiderstandes R3 verwendet.
  • Der Betrieb des herkömmlichen Sperrvorspannungspegeldetektors wird im folgenden anhand der beigefügten Zeichnungen erläutert.
  • Zunächst teilen die Widerstände R1 und R2, die in Reihe angeschlossen sind, die Sperrvorspannung VBB und spannen den NMOS-Abwärtstransistor N vor.
  • Wenn hier die Sperrvorspannung VBB verändert wird, wird die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N verändert, und der Drainstrom IP des PMOS-Aufwärtstransistors P kann wie folgt ausgedrückt werden: ip = b2 (VGS2 – VT)2
  • Dabei bedeutet VGS2 die Gate-Source-Spannung des PMOS-Aufwärtstransistors P, wobei der Wert der Spannung VGS2 der gleiche ist wie derjenige der Spannung –VCC, und b steht für den vom Verhältnis von Kanalbreite zu Kanallänge des Transistors abhängigen Steilheitskoeffizienten.
  • Daher wird der Drainstrom IP des PMOS-Aufwärtstransistors P aufgrund der externen Spannung VCC verändert.
  • Wenn die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N vermindert wird und der Strom IN kleiner als der Drainstrom IP des PMOS-Aufwärtstransistors P ist, da die Stromansteuerkapazität des NMOS-Abwärtstransistors N klein wird, nimmt der Knoten 31 ein hohes elektrisches Potential an.
  • Hier nimmt das Schwingungsfreigabesignal OSCEN ein hohes elektrisches Potential an, und der Sperrvorspannungsoszillator 2, der in 1 gezeigt ist, liefert das Impulssignal OSC.
  • Da das Impulssignal OSC in die Sperrvorspannungspumpe 3 eingegeben ist und die negative (–) elektrische Ladung an dem Substrat in Zusammenwirkung mit einem Pumpbetrieb liegt, nimmt daher der Absolutwert der Sperrvorspannung VBB zu.
  • Wenn der Absolutwert der Sperrvorspannung VBB anwächst, nimmt die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N zu, und der Strom IN des NMOS-Abwärtstransistors N wächst an.
  • Wenn der Strom IN des NMOS-Abwärtstransistors N und damit der Drainstrom IP des PMOS-Aufwärtstransistors P größer werden, nimmt der Knoten 31 ein niedriges elektrisches Potential an.
  • Daher nimmt das Schwingungsfreigabesignal OSCEN ein niedriges elektrisches Potential an, der Sperrvorspannungsoszillator 2 liefert nicht das Impulssignal OSC, und die Sperrvorspannungspumpe 3 pumpt nicht negative (–) elektrische Ladung zu dem Substrat.
  • Wenn, wie in 4 gezeigt ist, der Absolutwert der Sperrvorspannung VBB anwächst, d. h., wenn insbesondere die Sperrvorspannung VBB einen negativen Wert hat, so nimmt die Schwellenwertspannung VT des NMOS-Abwärtstransistors N zu.
  • Hier kann die Schwellenwertspannung VT wie folgt ausgedrückt werden: VT = VTO + rxVsb
  • Dabei bedeuten VT0 die Schwellenwertspannung in einem Anfangszustand, vsb die Spannung zwischen Source und Substrat und r eine Konstante aufgrund der Dotierung des Substrates, deren Wert im Bereich von 0,4 < r < 1,2 liegt.
  • Die Steigerung der Schwellenwertspannung VT verursacht eine geringere Betriebsgeschwindigkeit des NMOS-Abwärtstransistors N des herkömmlichen Sperrvorspannungspegeldetektors.
  • US 4,794,278 A beschreibt eine Schaltung zur Steuerung der Substratvorspannung eines MOS-Halbleiterbauelements. Die Schaltung umfasst zwei Detektionsschleifen, deren eine einen Pegeldetektor, einen Oszillator sowie eine Ladungspumpe enthält und deren andere einen weiteren Detektor sowie eine Klemmschaltung enthält. Während der Detektor in der ersten Detektionsschleife erfasst, ob die Substratvorspannung betragsmäßig kleiner als ein vorbestimmter Referenzwert ist, erfasst der Detektor in der zweiten Detektionsschleife übermäßig hohe Werte der Substratvorspannung, die beispielsweise bei gleichzeitiger Entladung von mehreren Spalten in einem Halbleiterspeicher auftreten kön nen. In beiden Detektoren werden als Stromquellen betriebene Transistoren verwendet, die für einen konstanten, von der Versorgungsspannung unabhängigen Strom in den Detektorschaltungen sorgen. Dadurch ist das Detektieren und Konstanthalten der Substratvorspannung unabhängig von der Versorgungsspannung möglich.
  • US 5,394,026 A beschreibt eine weitere Schaltung zur Erzeugung einer Substratvorspannung mit einer Pegelerfassungsschaltung, einem Oszillator und einer Ladungspumpe. Ein von der Versorgungsspannung unabhängiger, konstanter Strom in der Pegelerfassungsschaltung wird mittels eines Referenzspannungsgenerators und eines Spannungs-Strom-Wandlers erhalten. Der Referenzspannungsgenerator stellt eine stets konstante Referenzspannung bereit, welche der Bandlückenspannung des für das Substrat verwendeten Halbleitermaterials entspricht. Diese Referenzspannung ist unabhängig von der Versorgungsspannung.
  • Ein weiterer Substratvorspannungsgenerator ist in DE 44 45 750 C2 beschrieben. Hier wird mittels eines Referenzspannungsgenerators eine von einer externen Versorgungsspannung unabhängige interne Spannung erzeugt, die als Versorgungsspannung für einen den Pegel der Substratvorspannung erfassenden Detektor dient. Die Pegelerfassung der Substratvorspannung durch den Detektor ist aufgrund der internen Versorgungsspannung unabhängig von Schwankungen der externen Versorgungsspannung.
    •
  • Aufgabe der Erfindung ist es, einen Detektor für den Pegel einer Sperrvorspannung anzugeben, welcher eine konstante, von einer externen Versorgungsspannung unabhängige Schaltschwelle für das An- und Abschalten eines Sperrvorspannungsgenerators bereitstellt.
  • Erfindungsgemäß wird diese Aufgabe mittels Sperrvorspannungspegeldetektoren nach den Ansprüchen 1 und 2 gelöst.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen.
  • 1 ein Blockdiagramm, das einen herkömmlichen Sperrvorspannungsgenerator veranschaulicht,
  • 2 ein Schaltungsdiagramm, das einen herkömmlichen Sperrvorspannungspegeldetektor veranschaulicht,
  • 3 ein Schaltungsdiagramm, das einen herkömmlichen Sperrvorspannungspegeldetektor veranschaulicht,
  • 4 einen Graphen, der eine Änderung einer Schwellenwertspannung eines NMOS-Transistors aufgrund einer Sperrvorspannung bei der Anordnung nach 3 veranschaulicht,
  • 5 ein Schaltungsdiagramm, das einen erfindungsgemäßen Sperrvorspannungspegeldetektor veranschaulicht,
  • 6 ein Schaltungsdiagramm, das einen Bezugsspannungsgenerator von 5 veranschaulicht,
  • 7 einen Graphen, der die Beziehung zwischen einer externen Spannung und einer Bezugsspannung bei der Anordnung von 5 veranschaulicht, und
  • 8 einen Graphen, der die Kennlinie bzw. Charakteristik eines Sperrvorspannungspegeldetektors aufgrund einer externen Spannung bei den Anordnungen der 2(a), 3(b) und 5(c) veranschaulicht.
  • 5 ist ein Schaltungsdiagramm, das einen erfindungsgemäßen Sperrvorspannungspegeldetektor zeigt.
  • Wie dort dargestellt ist, ist ein Bezugsspannungsgenerator 60 mit Gate eines PMOS-Aufwärtstransistors P anstelle der Massespannung VSS des in 3 gezeigten, herkömmlichen Sperrvorspannungspegeldetektors verbunden.
  • Der Betrieb des von einer externen Spannung unabhängigen Sperrvorspannungspegeldetektors gemäß der vorliegenden Erfindung wird im folgenden anhand der beigefügten Zeichnungen beschrieben.
  • Die Bezugsspannung VREF mit einer konstanten Spannungsdifferenz bezüglich einer externen Spannung VCC liegt an Gate des PMOS-Aufwärtstransistors P, so dass die Gate-Source-Spannung VGS2 des PMOS-Aufwärtstransistors P unabhängig von der externen Spannung VCC konstant beibehalten wird.
  • Daher kann der Drainstrom IP' des PMOS-Aufwärtstransistors P wie folgt ausgedrückt werden: Ip' = b2 (VGS2' – VT)2 = b2 (VCC – VREF – VT)2
  • Dabei bezeichnet VGS2' die Gate-Source-Spannung des PMOS-Transistors P, während b wiederum den Steilheitskoeffizienten dieses Transistors bezeichnet.
  • Da die Differenz VCC – VREF konstant ist, ist es möglich, unabhängig von der externen Spannung VCC einen konstanten Strom IP' zu erhalten.
  • Zusätzlich teilen Widerstände R1 und R2, die in Reihe liegen, die Sperrvorspannung VBB und spannen den NMOS-Abwärtstransistor N vor.
  • Wenn die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N vermindert wird, wird der Drainstrom IN des NMOS-Abwärtstransistors N kleiner.
  • Wenn der Drainstrom IN des NMOS-Abwärtstransistors kleiner wird, um den Strom IP' zu vermindern, nimmt der Knoten 51 ein hohes elektrisches Potential an, da die Stromansteuerkapazität des NMOS-Abwärtstransistors N verringert ist.
  • Daher nimmt das Schwingungsfreigabesignal OSCEN ein hohes elektrisches Potential an, und der Sperrvorspannungsoszillator 2 liefert, wie in 1 gezeigt ist, ein Impulssignal OSC.
  • Da das Impulssignal OSC in die Sperrvorspannungspumpe 3 eingespeist ist und das negative (–) elektrische Potential an dem Substrat in Zusammenwirkung mit einem Pumpbetrieb anliegt, wird der Absolutwert der Sperrvorspannung VBB gesteigert.
  • Wenn der Absolutwert der Sperrvorspannung VGS1 vergrößert wird, nehmen die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N und der Drainstrom IN des NMOS-Abwärtstransistors zu.
  • Wenn der Drainstrom IN des NMOS-Abwärtstransistors bis zu einem vorbestimmten Pegel des Stromes IP' anwächst, nimmt der Knoten 51 ein niedriges elektrisches Potential an.
  • Daher nimmt das Schwingungsfreigabesignal OSCEN ein niedriges elektrisches Potential an, und der Sperrvorspannungsoszillator 2 gibt nicht das Impulssignal OSC ab, so dass die Sperrvorspannungspumpe 3 nicht negative (–) elektrische Ladung zu dem Substrat pumpt.
  • Der Bezugsspannungsgenerator 60, der auf Seite 127 in „Analog MOS Integrated Circuits for signal processing" von Roubik Gregorian und Gabor Co Temes geschrieben ist, umfasst wie in 6 gezeigt ist, einen NMOS-Stromspiegel 62, in welchem die Gates von ersten und zweiten NMOS-Transistoren N1 und N2 gemeinsam mit Drain des zweiten NMOS-Transistors N2 verbunden sind, während die Sources hiervon gemeinsam an eine Massespannung VSS angeschlossen sind, einen PMOS-Stromspiegel 63, bei dem die Gates von ersten und zweiten PMOS-Transistoren P1 und P2 gemeinsam an Drain des ersten PMOS-Transistors P1 angeschlossen sind, während die Source des ersten PMOS-Transistors P1 an einer externen Spannung VCC liegt, und einen Widerstand R4, der zwischen Source des zweiten PMOS-Transistors P2 und der externen Spannung VCC angeschlossen ist.
  • Der Betrieb des Bezugsspannungsgenerators 60 wird im folgenden anhand der 6 näher erläutert.
  • Hier sind die Gestaltungen des ersten und des zweiten NMOS-Transistors N1 und N2 identisch zueinander.
  • Insbesondere gilt WN1 = WN2 und LN1 = LN2.
  • Daher sind in dem Bezugsspannungsgenerator 60 die Gate-Source-Spannungen der ersten und zweiten NMOS-Transistoren N1 und N2 identisch.
  • Zusätzlich ist im Bezugsspannungsgenerator 60 der Drainstrom des ersten und des zweiten NMOS-Transistors N1 und N2 identisch zu dem Vorspannungsstrom Ibias.
  • Da es nur einen Pfad des zweiten PMOS-Transistors P2 gibt, durch den der Strom von dem zweiten NMOS-Transistor fließen kann, wird der Drainstrom des PMOS-Transistors P2 zum Vorspannungsstrom Ibias.
  • Die Bezugsspannung VREF wird von einem Knoten 61 entsprechend dem Vorspannungsstrom Ibias ausgegeben.
  • Der Vorspannungsstrom Ibias kann wie folgt ausgedrückt werden:
    Figure 00100001
  • In diesem Ausdruck bezeichnen VGS3 die Gate-Source-Spannung des PMOS-Transistors P1 und VGS3' die Gate-Source-Spannung des PMOS-Transistors P2.
  • Da gemäß dem oben beschriebenen Ausdruck VGS3 = VCC – VREF gilt und sich die Spannung VGS3 des ersten PMOS-Transistors P1 nicht ändert, falls sich die Versorgungsspannung VCC ändert, folgt die Bezugsspannung VREF etwaigen Änderungen der Versorgungsspannung VCC, nämlich so, dass die Differenz zwischen VCC und VREF konstant bleibt.
  • Daher liegt, wie in 7 gezeigt ist, eine vorbestimmte Spannungsdifferenz zwischen der Bezugsspannung VREF und der externen Spannung VCC.
  • 8 ist ein Graph, der die Kennlinie eines Sperrvorspannungspegeldetektors aufgrund einer externen Spannung der 2(a), 3(b) und 5(c) veranschaulicht.
  • Wie dort dargestellt ist, hat die erfindungsgemäße Schaltung einen stabileren Sperrvorspannungspegel gegenüber Änderungen der externen Spannung VCC im Vergleich zu herkömmlichen Schaltungen.
  • Der PMOS-Aufwärtstransistor P wird über die Referenzspannung VREF mit einer vorbestimmten, konstanten Potenzialdifferenz gegenüber der externen Versorgungsspannung VCC vorgespannt. Die erzeugte Sperrvorspannung VBB bleibt deswegen stabil und die Schwellenspannung VT des mit der Sperrvorspannung VBB versorgten Halbleiterbauelements bleibt ebenfalls stabil.

Claims (2)

  1. Von einer externen Spannung (VCC) unabhängiger Detektor für den Pegel einer Sperrvorspannung (VBB), umfassend – Widerstände (R1, R2), welche in Reihe zwischen einem Massepotential (VSS) und der Sperrvorspannung (VBB) geschaltet sind, – einen Pulldown-Transistor (N), dessen Gate zwischen den Widerständen (R1, R2) angeschlossen ist und dessen Source mit der Sperrvorspannung (VBB) beaufschlagt ist, – einen Pullup-Transistor (P), dessen Source an der externen Spannung (VCC) liegt und dessen Drain mit der Drain-Seite des Pulldown-Transistors (N) verbunden ist, und – Inverter (IN1, IN2), die an die Drain-Seiten des Pulldown-Transistors (N) und des Pullup-Transistors (P) angeschlossen sind, wobei: die Gate-Seite des Pullup-Transistors (P) mit einem Bezugsspannungsgenerator (60) verbunden ist, zwischen dessen bereitgestellter Bezugsspannung (VREF) und der externen Spannung (VCC) eine vorbestimmte Spannungsdifferenz besteht.
  2. Von einer externen Spannung (VCC) unabhängiger Detektor für den Pegel einer Sperrvorspannung (VBB), umfassend – Widerstände (R1, R2), welche in Reihe zwischen einem Massepotential (VSS) und der Sperrvorspannung (VBB) geschaltet sind, – einen Pulldown-Transistor (N), dessen Gate zwischen den Widerständen (R1, R2) angeschlossen ist und dessen Source mit der Sperrvorspannung (VBB) beaufschlagt ist, – einen Pullup-Transistor (P), dessen Source an der externen Spannung (VCC) liegt und dessen Drain mit der Drain-Seite des Pulldown-Transistors (N) verbunden ist, und – Inverter (IN1, IN2), die an die Drain-Seiten des Pulldown-Transistors (N) und des Pullup-Transistors (P) angeschlossen sind, wobei: die Gate-Seite des Pullup-Transistors (P) mit einem Bezugsspannungsgenerator (60) verbunden ist, welcher umfasst: – einen NMOS-Stromspiegel (62) mit zwei NMOS-Transistoren (N1, N2), deren Gates mit der Drain-Seite eines (N2) der NMOS-Transistoren verbunden sind und deren Source-Seiten an das Massepotential gelegt sind, – einen PMOS-Stromspiegel (63) mit zwei PMOS-Transistoren (P1, P2), deren Gates mit der Drain-Seite eines ersten (P1) der PMOS-Transistoren verbunden sind, dessen Source-Seite an der externen Spannung (VCC) liegt, und – einen Widerstand (R4), welcher zwischen die Source-Seite des zweiten PMOS-Transistors (P2) und die externe Spannung (VCC) geschaltet ist.
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