DE19725459A1 - Von externer Spannung unabhängiger Sperrvorspannungspegeldetektor - Google Patents

Von externer Spannung unabhängiger Sperrvorspannungspegeldetektor

Info

Publication number
DE19725459A1
DE19725459A1 DE19725459A DE19725459A DE19725459A1 DE 19725459 A1 DE19725459 A1 DE 19725459A1 DE 19725459 A DE19725459 A DE 19725459A DE 19725459 A DE19725459 A DE 19725459A DE 19725459 A1 DE19725459 A1 DE 19725459A1
Authority
DE
Germany
Prior art keywords
voltage
transistor
reverse bias
nmos
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19725459A
Other languages
English (en)
Other versions
DE19725459B4 (de
Inventor
Jin-Seog Park
Tae-Hoon Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19725459A1 publication Critical patent/DE19725459A1/de
Application granted granted Critical
Publication of DE19725459B4 publication Critical patent/DE19725459B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
    • G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • G01R19/16552—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies in I.C. power supplies

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)
  • Dc-Dc Converters (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung bezieht sich auf einen von einer externen Spannung unabhängigen Sperrvorspannungspegeldetektor der insbesondere in der Lage ist, eine Sperr- bzw. Rückwärts­ vorspannung bezüglich einer Änderung einer externen Spannung konstant zu halten und eine Übergangszuverlässigkeit eines NMOS-Abwärts- bzw. Herabziehtransistors zu steigern.
Fig. 1 ist ein Blockdiagramm, das einen herkömmlichen Sperrvor­ spannungsgenerator veranschaulicht.
Wie in Fig. 1 gezeigt ist, umfaßt der herkömmliche Sperrvor­ spannungsgenerator einen Sperrvorspannungspegeldetektor 1 zum Empfangen einer Sperrvorspannung VBB und zum Ausgeben eines Schwingungsfreigabesignales OSCEN, einen Sperrvorspannungs­ oszillator 2 zum Empfangen des Schwingungsfreigabesignales OSCEN und zum Ausgeben eines Impulssignales OSC mit einer konstanten Periode und eine Sperrvorspannungspumpe 3 zum Empfangen des Impulssignales OSC und zum Ausgeben der Sperrvorspannung VBB.
Der Betrieb des herkömmlichen Sperrvorspannungsgenerators wird im folgenden anhand der begleitenden Zeichnungen beschrieben.
Der Sperrvorspannungspegeldetektor 1 liefert ein Schwingungsfrei­ gabesignal OSCEN, bis die Sperrvorspannung VBB einen vorbestimm­ ten Pegel annimmt, und der Sperrvorspannungsoszillator 2 empfängt das Schwingungsfreigabesignal OSCEN und gibt das Impulssignal OSC mit einer bestimmten Periode ab, während die Sperrvorspannungs­ pumpe 3 das Impulssignal OSC von dem Sperrvorspannungsoszilla­ tor 2 empfängt und eine negative (-) elektrische Ladung zu einem Substrat pumpt.
Wie in Fig. 2 gezeigt ist, umfaßt der herkömmliche Sperrvor­ spannungspegeldetektor Widerstände R1 und R2, die zwischen einer Massespannung VSS und einer Sperrvorspannung VBB in Reihe liegen, einen Aufwärts- bzw. Hochziehwiderstand R3 und einen NMOS-Abwärts­ transistor N, die in Reihe zwischen einer externen Spannung VCC und der Sperrvorspannung VBB liegen, sowie Inverter IN1 und IN2, die mit dem Aufwärtswiderstand R3 und dem Abwärtstransistor N verbunden sind.
Gate des NMOS-Abwärtstransistors N liegt zwischen den Wider­ ständen R1 und R2.
Der Betrieb des Sperrvorspannungspegeldetektors wird nunmehr anhand der beigefügten Zeichnungen erläutert.
Zunächst teilen die Reihenwiderstände R1 und R2 die Sperrvor­ spannung VBB und spannen den NMOS-Abwärtstransistor N vor.
Wenn die Sperrvorspannung VBB verändert wird, ändert sich die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N.
Hier kann der an dem Aufwärtswiderstand R3 liegende Strom IR3 aufgrund der Spannungsdifferenz zwischen der Spannung V21 und der externen Spannung VCC zwischen dem Aufwärtswiderstand R3 und dem NMOS-Abwärtstransistor N wie folgt ausgedrückt werden:
Gemäß dem obigen Ausdruck wird der an dem Aufwärtswiderstand R3 liegende Strom IR3 entsprechend der externen Spannung VCC verän­ dert.
Wenn die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N abnimmt, vermindert sich der am Aufwärtswiderstand R3 liegende Strom IN, und die Stromansteuerkapazität des NMOS-Abwärtstran­ sistors N wird verringert, so daß ein Knoten 21 ein hohes elek­ trisches Potential annimmt.
Da hier das Schwingungsfreigabesignal OSCEN ein hohes elektri­ sches Potential annimmt, liefert der Sperrvorspannungsoszilla­ tor 2, wie in Fig. 1 gezeigt ist, das Impulssignal OSC.
Wenn das Impulssignal OSC in die Sperrvorspannungspumpe 3 einge­ geben wird, nimmt, da die negative (-) elektrische Ladung an dem Substrat durch eine Pumpoperation liegt, der Absolutwert der Sperrvorspannung VBB zu.
Daher steigt der Absolutwert der Sperrvorspannung VBB an, die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N wächst an, und der Strom IN wird größer als der an dem Aufwärtswider­ stand R3 liegende Strom IR3, so daß der Knoten 21 ein niedriges elektrisches Potential annimmt.
Da das Schwingungsfreigabesignal OSCEN auf einem niedrigen elek­ trischen Potential ist, liefert der Sperrvorspannungsoszillator 2 kein Impulssignal OSC, und die Sperrvorspannungspumpe 3 arbeitet nicht.
Wie in Fig. 3 veranschaulicht ist, wird im herkömmlichen Sperr­ vorspannungspegeldetektor ein PMOS-Aufwärtstransistor P, dessen Gate mit der Masse VSS verbunden ist, dessen Drain an Drain des NMOS-Abwärtstransistors N angeschlossen ist, und dessen Source mit der externen Spannung VCC beaufschlagt ist, anstelle des Aufwärtswiderstandes R3 verwendet.
Der Betrieb des herkömmlichen Sperrvorspannungspegeldetektors wird im folgenden anhand der beigefügten Zeichnungen erläutert.
Zunächst teilen die Widerstände R1 und R2, die in Reihe ange­ schlossen sind, die Sperrvorspannung VBB und spannen den NMOS- Abwärtstransistor N vor.
Wenn hier die Sperrvorspannung VBB verändert wird, wird die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N verän­ dert, und der Drainstrom IP des PMOS-Aufwärtstransistors P kann wie folgt ausgedrückt werden:
Dabei bedeutet VGS2 die Gate-Source-Spannung des PMOS-Aufwärts­ transistors P, und der Wert der Spannung VGS2 ist der gleiche wie derjenige der Spannung -VCC.
Daher wird der Drainstrom IP des PMOS-Aufwärtstransistors P aufgrund der externen Spannung VCC verändert.
Wenn die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N vermindert wird und der Strom IN kleiner als der Drainstrom IP des PMOS-Aufwärtstransistors P ist, da die Stromansteuerkapazität des NMOS-Abwärtstransistors N klein wird, nimmt der Knoten 31 ein hohes elektrisches Potential an.
Hier nimmt das Schwingungsfreigabesignal OSCEN ein hohes elek­ trisches Potential an, und der Sperrvorspannungsoszillator 2, der in Fig. 1 gezeigt ist, liefert das Impulssignal OSC.
Da das Impulssignal OSC in die Sperrvorspannungspumpe 3 einge­ geben ist und die negative (-) elektrische Ladung an dem Substrat in Zusammenwirkung mit einem Pumpbetrieb liegt, nimmt daher der Absolutwert der Sperrvorspannung VBB zu.
Wenn der Absolutwert der Sperrvorspannung VBB anwächst, nimmt die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N zu, und der Strom IN des NMOS-Abwärtstransistors N wächst an.
Wenn der Strom IN des NMOS-Abwärtstransistors N größer als der Drainstrom IP des PMOS-Aufwärtstransistors P wird, nimmt der Knoten 31 ein niedriges elektrisches Potential an.
Daher nimmt das Schwingungsfreigabesignal OSCEN ein niedriges elektrisches Potential an, der Sperrvorspannungsoszillator 2 liefert nicht das Impulssignal OSC, und die Sperrvorspannungs­ pumpe 3 pumpt nicht negative (-) elektrische Ladung zu dem Substrat.
Wenn, wie in Fig. 4 gezeigt ist, der Absolutwert der Sperrvor­ spannung VBB an wächst, d. h., wenn insbesondere die Sperrvor­ spannung VBB einen negativen Wert hat, so nimmt die Schwellen­ wertspannung VT des NMOS-Abwärtstransistors N zu.
Hier kann die Schwellenwertspannung VT wie folgt ausgedrückt werden:
VT = VTO + rxVsb
Dabei bedeuten VTO die Schwellenwertspannung in einem Anfang­ szustand, Vsb die Spannung zwischen Source und Substrat und r eine Konstante aufgrund der Dotierung des Substrates, deren Wert im Bereich von 0,4 < r < 1,2 liegt.
Die Steigerung der Schwellenwertspannung VT verursacht eine gerin­ gere Betriebsgeschwindigkeit des NMOS-Abwärtstransistors N des herkömmlichen Sperrvorspannungspegeldetektors.
Daher verriegelt der herkömmliche Sperrvorspannungspegeldetektor nicht den Eingang. Da zusätzlich ein hohes elektrisches Feld an dem Übergang des NMOS-Abwärtstransistors liegt, dem die hohe Spannung VPP zugeführt ist, wird die Zuverlässigkeit des Systems verschlechtert.
Es ist daher Aufgabe der Erfindung, einen von einer externen Spannung unabhängigen Sperrvorspannungspegeldetektor zu schaffen, der die obigen, beim Stand der Technik auftretenden Probleme überwindet; außerdem soll ein von einer externen Spannung unab­ hängiger verbesserter Sperrvorspannungspegeldetektor angegeben werden, der bezüglich einer Änderung einer externen Spannung eine Sperrvorspannung konstant beibehalten und eine Übergangszuverläs­ sigkeit eines NMOS-Abwärtstransistors zu verbessern vermag, so daß die Einspeisung bei der Geschwindigkeit des NMOS-Abwärts­ transistors vorgenommen wird, da keine Änderung in der Schwellen­ wertspannung des NMOS-Abwärtstransistors vorliegt, und so daß ein richtiges Verriegeln ermöglicht ist; außerdem soll ein von einer externen Spannung unabhängiger verbesserter Sperrvorspannungs­ pegeldetektor angegeben werden, der die Zuverlässigkeit des Überganges des NMOS-Abwärtstransistors, zu dem eine hohe Spannung VPP gespeist ist, zu steigern vermag.
Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung einen Sperrvorspannungspegeldetektor mit den Merkmalen des Patentan­ spruches 1.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung schafft also einen von einer externen Spannung unabhängigen Sperrvorspannungspegeldetektor mit Widerständen, die in Reihe zwischen einer Massespannung und einer Sperrvorspannung liegen, einem Abwärtstransistor, dessen Gate zwischen den Wider­ ständen angeschlossen ist und dessen Source mit der Sperrvor­ spannung beaufschlagt ist, einem Aufwärtstransistor, dessen Gate mit einem Bezugsspannungsgenerator verbunden ist, dessen Source an einer externen Spannung liegt und dessen Drain mit Drain des Abwärtstransistors verbunden ist, und Invertern, die mit Drain des Abwärtstransistors bzw. Drain des Aufwärtstransistors ver­ bunden sind.
Die Erfindung ermöglicht also einen von einer externen Spannung unabhängigen Sperrvorspannungspegeldetektor, der die Zuverlässig­ keit des Überganges des NMOS-Abwärtstransistors, an dem grund­ sätzlich eine hohe Spannung VPP liegt, zu verbessern vermag. Der Detektor umfaßt Widerstände, die zwischen einer Massespannung und einer Sperrvorspannung in Reihe liegen, einen Abwärtstransistor, dessen Gate zwischen den Widerständen angeschlossen ist und des­ sen Source mit der Sperrvorspannung beaufschlagt ist, einen Auf­ wärtstransistor, dessen Gate mit einem Bezugsspannungsgenerator verbunden ist, dessen Source an einer externen Spannung liegt und dessen Drain mit Drain des Abwärtstransistors verbunden ist, und Invertern, die mit Drain des Abwärtstransistors bzw. Drain des Aufwärtstransistors verbunden sind.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm, das einen herkömmlichen Sperrvorspan­ nungsgenerator veranschaulicht,
Fig. 2 ein Schaltungsdiagramm, das einen herkömmlichen Sperr­ vorspannungspegeldetektor veranschaulicht,
Fig. 3 ein Schaltungsdiagramm, das einen herkömmlichen Sperr­ vorspannungspegeldetektor veranschaulicht,
Fig. 4 einen Graphen, der eine Änderung einer Schwellenwert­ spannung eines NMOS-Transistors aufgrund einer Sperrvorspannung bei der Anordnung nach Fig. 3 veranschaulicht,
Fig. 5 ein Schaltungsdiagramm, das einen erfindungsgemäßen Sperrvorspannungspegeldetektor veranschaulicht,
Fig. 6 ein Schaltungsdiagramm, das einen Bezugsspannungsgene­ rator von Fig. 5 veranschaulicht,
Fig. 7 einen Graphen, der die Beziehung zwischen einer externen Spannung und einer Bezugsspannung bei der Anordnung von Fig. 5 veranschaulicht, und
Fig. 8 einen Graphen, der die Kennlinie bzw. Charakteristik eines Sperrvorspannungspegeldetektors aufgrund einer externen Spannung bei den Anordnungen der Fig. 2(a), 3(b) und 5(c) veranschaulicht.
Fig. 5 ist ein Schaltungsdiagramm, das einen erfindungsgemäßen Sperrvorspannungspegeldetektor zeigt.
Wie dort dargestellt ist, ist ein Bezugsspannungsgenerator 60 mit Gate eines PMOS-Aufwärtstransistors P anstelle der Massespannung VSS des in Fig. 3 gezeigten, herkömmlichen Sperrvorspannungs­ pegeldetektors verbunden.
Der Betrieb des von einer externen Spannung unabhängigen Sperrvor­ spannungspegeldetektors gemäß der vorliegenden Erfindung wird im folgenden anhand der beigefügten Zeichnungen beschrieben.
Die Bezugsspannung VREF mit einer konstanten Spannungsdifferenz bezüglich einer externen Spannung VCC liegt an Gate des PMOS-Auf­ wärtstransistors P, so daß die Gate-Source-Spannung VGS2 des PMOS-Aufwärtstransistors P unabhängig von der externen Spannung VCC konstant beibehalten wird.
Daher kann der Drainstrom IP' des PMOS-Aufwärtstransistors P wie folgt ausgedrückt werden:
Da die Differenz VCC - VREF konstant ist, ist es möglich, unab­ hängig von der externen Spannung VCC einen konstanten Strom IP' zu erhalten.
Zusätzlich teilen Widerstände R1 und R2, die in Reihe liegen, die Sperrvorspannung VBB und spannen den NMOS-Abwärtstransistor N vor.
Wenn die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N vermindert wird, wird der Drainstrom IN des NMOS-Abwärtstransi­ stors H gesetzt.
Wenn der Drainstrom IN des NMOS-Abwärtstransistors kleiner wird, um den Strom IP' zu vermindern, nimmt der Knoten 51 ein hohes elektrisches Potential an, da die Stromansteuerkapazität des NMOS-Abwärtstransistors N verringert ist.
Daher nimmt das Schwingungsfreigabesignal OSCEN ein hohes elek­ trisches Potential an, und der Sperrvorspannungsoszillator 2 liefert, wie in Fig. 1 gezeigt ist, ein Impulssignal OSC.
Da das Impulssignal OSC in die Sperrvorspannungspumpe 3 einge­ speist ist und das negative (-) elektrische Potential an dem Substrat in Zusammenwirkung mit einem Pumpbetrieb anliegt, wird der Absolutwert der Sperrvorspannung VBB gesteigert.
Wenn der Absolutwert der Sperrvorspannung VGS1 vergrößert wird, nehmen die Gate-Source-Spannung VGS1 des NMOS-Abwärtstransistors N und der Drainstrom IN des NMOS-Abwärtstransistors zu.
Wenn der Drainstrom IN des NMOS-Abwärtstransistors bis zu einem vorbestimmten Pegel des Stromes IP' anwächst, nimmt der Knoten 51 ein niedriges elektrisches Potential an.
Daher nimmt das Schwingungsfreigabesignal OSCEN ein niedriges elektrisches Potential an, und der Sperrvorspannungsoszillator 2 gibt nicht das Impulssignal OSC ab, so daß die Sperrvorspannungs­ pumpe 3 nicht negative (-) elektrische Ladung zu dem Substrat pumpt.
Der Bezugsspannungsgenerator 60, der auf Seite 127 in "Analog MOS Integrated Circuits for signal processing" von Roubik Gregorian und Gabor Co Temes geschrieben ist, umfaßt, wie in Fig. 6 gezeigt ist, einen NMOS-Stromspiegel 62, in welchem die Gates von ersten und zweiten NMOS-Transistoren N1 und N2 gemeinsam mit Drain des zweiten NMOS-Transistors N2 verbunden sind, während die Sources hiervon gemeinsam an eine Massespannung VSS angeschlossen sind, einen PMOS-Stromspiegel 63, bei dem die Gates von ersten und zweiten PMOS-Transistoren P1 und P2 gemeinsam an Drain des ersten PMOS-Transistors P1 angeschlossen sind, während die Source des ersten PMOS-Transistors P1 an einer externen Spannung VCC liegt, und einen Widerstand R4, der zwischen Source des zweiten PMOS-Transistors P2 und der externen Spannung VCC angeschlossen ist.
Der Betrieb des Bezugsspannungsgenerators 60 wird im folgenden anhand der Fig. 6 näher erläutert.
Hier sind die Gestaltungen des ersten und des zweiten NMOS-Transistors N1 und N2 identisch zueinander.
Inbesondere gilt WN51 = WN52 und LN51 = LN52.
Daher sind in dem Bezugsspannungsgenerator 60 die Gate-Source- Spannungen der ersten und zweiten NMOS-Transistoren N1 und N2 identisch.
Zusätzlich ist im Bezugsspannungsgenerator 60 der Drainstrom des ersten und des zweiten NMOS-Transistors N1 und N2 identisch zu dem Vorspannungsstrom Ibias.
Da es nur einen Pfad des zweiten PMOS-Transistors P2 gibt, durch den der Strom von dem zweiten NMOS-Transistor fließen kann, wird der Drainstrom des PMOS-Transistors P2 zum Vorspannungsstrom Ibias.
Die Bezugsspannung VREF wird von einem Knoten 61 entsprechend dem Vorspannungsstrom Ibias ausgegeben.
Der Vorspannungsstrom Ibias kann wie folgt ausgedrückt werden:
Da gemäß dem oben beschriebenen Ausdruck VGS3 = -VCC + VREF gilt, nimmt, falls die externe Spannung VCC anwächst, die Gate-Source- Spannung VGS3 des ersten PMOS-Transistors P1 zu, und da der Vor­ spannungsstrom Ibias größer wird, wächst die Bezugsspannung VREF an.
Falls dagegen die externe Spannung VCC abnimmt, wird die Gate- Source-Spannung VGS3 des ersten PMOS-Transistors P1 kleiner, und da der Vorspannungsstrom Ibias geringer wird, nimmt die Bezugs­ spannung VREF ab.
Daher liegt, wie in Fig. 7 gezeigt ist, eine vorbestimmte Span­ nungsdifferenz zwischen der Bezugsspannung VREF und der externen Spannung VCC
Fig. 8 ist ein Graph, der die Kennlinie eines Sperrvorspannungs­ pegeldetektors aufgrund einer externen Spannung der Fig. 2(a), 3(b) und 5(c) veranschaulicht.
Wie dort dargestellt ist, hat die erfindungsgemäße Schaltung einen stabileren Sperrvorspannungspegel bezüglich einer Änderung der externen Spannung VCC im Vergleich mit den herkömmlichen Schaltungen.
Da, wie oben beschrieben ist, der NMOS-Abwärtstransistor N mit­ tels der Bezugsspannung VREF mit einer vorbestimmten Spannungs­ differenz bezüglich der externen Spannung VCC vorgespannt ist, wird, selbst wenn die externe Spannung VCC verändert wird, die Schwellenwertspannung VT des NMOS-Abwärtstransistors N konstant beibehalten, da die Sperrvorspannung VBB stabil ist.
Daher ist es mit zunehmendem Absolutwert der Sperrvorspannung VBB möglich, die Faktoren der Abnahme der Geschwindigkeit des NMOS- Abwärtstransistors N zu entfernen, um so ein stabileres Eingangs­ verriegeln zu erhalten. Da zusätzlich das elektrische Feld, das kleiner als beim Stand der Technik ist, an dem NMOS-Abwärtsüber­ gang anliegt, zu dem eine höhere Spannung VPP gespeist ist, ist es möglich, die Zuverlässigkeit des Transistors zu erhöhen.

Claims (3)

1. Von externer Spannung unabhängiger Sperrvorspannungspegel­ detektor, umfassend:
Widerstände (R1, R2), die zwischen einer Massespannung (VSS) und einer Sperrvorspannung (VBB) in Reihe verbunden sind,
einen Abwärtstransistor (N), dessen Gate zwischen den Wider­ ständen (R1, R2) angeschlossen ist und dessen Source mit der Sperrvorspannung (VBB) beaufschlagt ist,
einen Aufwärtstransistor (P), dessen Gate mit einem Bezugsspan­ nungsgenerator (60) verbunden ist, dessen Source an einer exter­ nen Spannung (VCC) liegt und dessen Drain an Drain des Abwärts­ transistors (N) angeschlossen ist, und
Inverter (IN1, IN2), die jeweils mit Drain des Abwärtstransi­ stors (N) und Drain des Aufwärtstransistors (P) verbunden sind.
2. Sperrvorspannungspegeldetektor nach Anspruch 1, dadurch gekennzeichnet, daß der Bezugsspannungsgenerator (60) aufweist:
einen NMOS-Stromspiegel (62), bei dem die Gates von ersten und zweiten NMOS-Transistoren (N1, M2) gemeinsam mit Drain des zwei­ ten NMOS-Transistors (N2) verbunden sind und die Sources hiervon an einer Massespannung liegen,
einen PMOS-Stromspiegel (63), bei dem die Gates von ersten und zweiten PMOS-Transistoren (P1, P2) gemeinsam mit Drain des ersten PMOS-Transistors (P1) verbunden sind und die Source des ersten PMOS-Transistors (P1) an eine externe Spannung angeschlossen ist, und
einen Widerstand (R4), der zwischen Source des zweiten PMOS- Transistors (P2) und der externen Spannung (VCC) liegt.
3. Sperrvorspannungspegeldetektor nach Anspruch 2, dadurch gekennzeichnet, daß eine vorbestimmte Spannungsdifferenz zwischen der Bezugsspannung (VREF) und der externen Spannung (VCC) besteht.
DE19725459A 1996-12-05 1997-06-16 Von externer Spannung unabhängiger Sperrvorspannungspegeldetektor Expired - Fee Related DE19725459B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960061761A KR100234701B1 (ko) 1996-12-05 1996-12-05 외부전압에 둔감한 백바이어스전압 레벨 감지기
KR61761/96 1996-12-05

Publications (2)

Publication Number Publication Date
DE19725459A1 true DE19725459A1 (de) 1998-06-18
DE19725459B4 DE19725459B4 (de) 2007-06-21

Family

ID=19485765

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19725459A Expired - Fee Related DE19725459B4 (de) 1996-12-05 1997-06-16 Von externer Spannung unabhängiger Sperrvorspannungspegeldetektor

Country Status (4)

Country Link
US (1) US5886567A (de)
JP (1) JPH10178318A (de)
KR (1) KR100234701B1 (de)
DE (1) DE19725459B4 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773012B1 (fr) * 1997-12-24 2001-02-02 Sgs Thomson Microelectronics Dispositif a pompe de charges negatives
KR100502658B1 (ko) * 1998-12-22 2005-10-19 주식회사 하이닉스반도체 반도체 메모리 소자의 기준전압 발생기_
AU2002342664A1 (en) * 2001-09-10 2003-03-24 Schott Glas Glass fibre with at least two glass layers
CN100382419C (zh) * 2002-09-11 2008-04-16 三菱电机株式会社 电压检测电路和使用它的内部电压发生电路
KR100733407B1 (ko) * 2005-06-30 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
KR100857876B1 (ko) * 2006-06-01 2008-09-10 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생기
KR100776751B1 (ko) * 2006-06-09 2007-11-19 주식회사 하이닉스반도체 전압 공급 장치 및 방법
KR100885489B1 (ko) * 2007-03-05 2009-02-24 주식회사 하이닉스반도체 반도체장치의 내부전압 생성회로 및 그 내부전압 생성방법.
CN101029910B (zh) * 2007-03-22 2010-05-26 华为技术有限公司 电流检测电路及装置
KR100858875B1 (ko) 2007-04-18 2008-09-17 주식회사 하이닉스반도체 내부전원 생성장치
KR100907930B1 (ko) * 2007-07-03 2009-07-16 주식회사 하이닉스반도체 테스트 시간을 줄일 수 있는 반도체 메모리 장치
KR100913958B1 (ko) * 2007-12-27 2009-08-26 주식회사 하이닉스반도체 반도체 소자
TWI459173B (zh) * 2012-01-31 2014-11-01 Fsp Technology Inc 參考電壓產生電路及參考電壓產生方法
JP6893788B2 (ja) * 2017-01-13 2021-06-23 ローム株式会社 リニア電源
US10461738B1 (en) * 2018-05-31 2019-10-29 Qualcomm Incorporated Comparator architecture and related methods

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
US4794278A (en) * 1987-12-30 1988-12-27 Intel Corporation Stable substrate bias generator for MOS circuits
US5013935A (en) * 1989-12-18 1991-05-07 Motorola, Inc. CMOS level detctor circuit
JPH04290966A (ja) * 1991-03-20 1992-10-15 Nec Corp 低電源電圧検出回路
US5394026A (en) * 1993-02-02 1995-02-28 Motorola Inc. Substrate bias generating circuit
KR0127318B1 (ko) * 1994-04-13 1998-04-02 문정환 백바이어스전압 발생기
JP3586502B2 (ja) * 1995-09-04 2004-11-10 株式会社ルネサステクノロジ 電圧発生回路

Also Published As

Publication number Publication date
DE19725459B4 (de) 2007-06-21
KR100234701B1 (ko) 1999-12-15
KR19980043784A (ko) 1998-09-05
JPH10178318A (ja) 1998-06-30
US5886567A (en) 1999-03-23

Similar Documents

Publication Publication Date Title
DE3872762T2 (de) Referenzspannungsgeneratorschaltung.
DE4124427C2 (de) Schaltung zum Erzeugen einer inneren temperaturstabilisierten Versorgungsspannung
DE68910597T2 (de) Ausgangsspannungs-Regulierung eines Spannungsvervielfachers.
DE69422239T2 (de) Referenzspannungsgeneratorschaltung
DE3630160C2 (de)
DE69323239T2 (de) Referenz Spannungsgenerator
DE69512001T2 (de) Spannungsreferenzschaltung
EP0046482B1 (de) Schaltung zum Angleichen der Signalverzögerungszeiten von untereinander verbundenen Halbleiterchips
DE4039524C2 (de) Substratspannungserzeuger für eine Halbleitereinrichtung und Verfahren zum Erzeugen einer Substratspannung
DE60217739T2 (de) Schneller spannungsgesteuerter Oszillator mit hoher Störunterdrückung der Stromversorgung und breitem Betriebsbereich
DE69312305T2 (de) Spannungsbooster, insbesondere für nichtflüchtige Speicher
DE4037206A1 (de) Quellspannungssteuerschaltkreis
DE10110273C2 (de) Spannungsgenerator mit Standby-Betriebsart
DE19725459A1 (de) Von externer Spannung unabhängiger Sperrvorspannungspegeldetektor
EP0591750B1 (de) Verfahren zur Stromeinstellung eines monolithisch integrierten Padtreibers
DE69530748T2 (de) Spannungsregler für einen Ausgangstreiber mit verringerter Ausgangsimpedanz
DE19609664A1 (de) Spannungsregler
DE4336907A1 (de) Substratpotential-Erzeugungsschaltung zum Erzeugen eines Substratpotentials mit einem niedrigen Pegel und Halbleitervorrichtung mit einer solchen Schaltung
DE19749602A1 (de) Eingangs/Ausgangsspannungdetektor für eine Substratspannungsgeneratorschaltung
DE3339498C2 (de)
DE68912739T2 (de) Befehlschaltung.
DE69420209T2 (de) Spannungserzeugungsschaltung, die eine negative Spannung erzeugt
DE102014119097A1 (de) Spannungsregler mit schneller übergangsreaktion
DE10106775B4 (de) Spannungsdetektionsschaltung für ein Halbleiterspeicherbauelement
DE69517287T2 (de) Pegelumsetzer

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140101