KR100502658B1 - 반도체 메모리 소자의 기준전압 발생기_ - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 메모리 소자의 기준전압 발생기(reference voltage generator)에 관한 것이며, 칩이 인에이블된 상태에서 칩이 실질적으로 동작하는 사이클 타임 이후에도 계속하여 흐르게 되는 불필요한 Icc 스태틱 전류를 저감시킬 수 있는 기준전압 발생기를 구비한 반도체 메모리 소자를 제공하는데 그 목적이 있다. Icc 스태틱 전류는 보통 칩이 동작하는 1μsec 동안의 평균 전류(average current)를 측정하게 되는데, 종래기술에서는 칩이 인에이블되어 있는 동안에는 항상 전류 경로가 존재하여 Icc 스태틱 전류에 의한 전류 소모가 많았던 것이다. 본 발명에서는 펄스(pulse) 폭을 이용하여 칩이 실질적으로 동작하는 사이클 타임에 한해서 기준전압 발생기의 동작이 이루어지도록 하였다. 본 발명은 반도체 메모리 소자에 있어서, 어드레스 신호와 칩 인에이블 신호에 응답하여 실질적인 칩의 동작구간에 대응하는 펄스 폭을 가진 제어 신호를 발생시키기 위한 제어부와, 상기 제어 신호를 입력으로 하는 바이어스 트랜지스터를 포함하는 기준전압 발생부를 구비한다.

Description

반도체 메모리 소자의 기준전압 발생기{REFERENCE VOLTAGE GENERATOR IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 메모리 소자의 기준전압 발생기(reference voltage generator)에 관한 것이다.

기준전압 발생기는 SRAM(static random access memory) 등 모스 트랜지스터(MOS transistor)를 이용한 반도체 메모리 소자의 저전력 정전압 발생원으로 사용된다.

첨부된 도면 도 1은 종래의 일반적인 기준전압 발생기의 회로도로서, P 모스 트랜지스터 MP1, MP2 및 저항 R1이 공급전원 Vcc와 접지전원 Vss 사이에 직렬로 연결되며, 피모스 트랜지스터 MP2와 저항 R1 사이의 출력단 노드 vr1에 다수의 인버터가 접속되어 최종적인 기준전압 VO를 출력한다. 피모스 트랜지스터 MP1은 칩 선택(chip select, /CS)의 출력 신호 중의 하나이며 칩이 인에이블(enable)될 때 논리 레벨 ‘로우(low)’인 csb 신호를 게이트 입력으로 하는데, 이 csb 신호가 도시된 기준전압 발생기의 입력 신호가 된다. 그리고, 피모스 트랜지스터 MP2는 그 소오스가 기판에 접속되며, 그 드레인이 그 게이트에 다이오드 접속되어 있다.

Icc 스태틱(static) 상태에서 /CS가 로우 레벨이 되어 칩이 동작하고, 이때 csb 신호가 로우 레벨이 되어 피모스 트랜지스터 MP1이 턴-온(turn-on)되고, 이에 따라 노드 AA는 충전되어 논리 레벨 ‘하이(high)’가 된다.

출력단 노드 vr1은 AA 노드에서 MP2의 Vt(threshold voltage) 만큼의 전압 강하가 이루어진 다음, 저항 R1의 용량과의 비교에 의해서 전압 레벨이 결정된다. 이때, 결정된 vr1 노드의 전압 레벨이 인버터 INV1의 논리 문턱 전압이 되어 인버터 INV1을 구동하게 되는데, 인버터 INV1을 이루는 풀-업(pull-up) 엔모스 트랜지스터(도시되지 않음)가 턴-온되면 Vr2는 로우 레벨이 되어 vr2 노드는 로우가 되어 결국 최종 출력 VO는 로우 레벨이 되고, 인버터 INV1을 이루는 풀-다운(pull-down) 피모스 트랜지스터가 턴-온 되면 vr 노드는 하이 레벨이 되어 최종 출력 VO는 하이 레벨이 되어, 이때의 VO 출력 레벨을 다른 회로에 이용하게 된다.

그러나, 상기와 같이 구성되어 동작하는 종래의 기준전압 발생기는 칩이 인에이블 되기만 하면 전류 경로가 항상 존재하게 되어 칩이 동작하는 사이클 타임(cycle time) 이후에도 불필요한 Icc 스태틱 전류(Icc static current)가 존재하는 문제점이 있었다.

본 발명은 칩이 인에이블된 상태에서 칩이 실질적으로 동작하는 사이클 타임 이후에도 계속하여 흐르게 되는 불필요한 Icc 스태틱 전류를 저감시킬 수 있는 기준전압 발생기를 구비한 반도체 메모리 소자를 제공하는데 그 목적이 있다.

Icc 스태틱 전류는 보통 칩이 동작하는 1μsec 동안의 평균 전류(average current)를 측정하게 되는데, 종래기술에서는 칩이 인에이블되어 있는 동안에는 항상 전류 경로가 존재하여 Icc 스태틱 전류에 의한 전류 소모가 많았던 것이다. 본 발명에서는 펄스(pulse) 폭을 이용하여 칩이 실질적으로 동작하는 사이클 타임에 한해서 기준전압 발생기의 동작이 이루어지도록 하였다.

상기 기술적 과제를 달성하기 위한 본 발명은 반도체 메모리 소자에 있어서, 어드레스 신호와 칩 인에이블 신호에 응답하여 실질적인 칩의 동작구간에 대응하는 펄스 폭을 가진 제어 신호를 발생시키기 위한 제어부와, 상기 제어 신호를 입력으로 하는 바이어스 트랜지스터를 포함하는 기준전압 발생부를 구비한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2는 본 발명의 일 실시예에 따른 기준전압 발생기의 회로도이며, 도 3은 그 타이밍(timing)도로서, 이하 이를 참조하여 설명한다.

일반적인 반도체 메모리 소자 동작에서는 칩이 인에이블되고, 칩 선택 신호를 버퍼링하는 칩 인에이블 버퍼(21)의 출력 신호 cti가 칩이 인에이블 될 때 짧은 폭의 펄스를 발생시키는 CTD(chip enable transition detector)(23)로 인가되어 짧은 펄스 폭을 구현하거나, 칩 선택 패드에 인가되는 cspad 신호가 로우 레벨로 계속해서 인가되는 상태에서 어드레스 패드에 인가되는 addpad 신호의 위상이 변화되어 즉, 천이되어 메모리 셀의 위치만 바꾸어 지정하게 될 때, 어드레스 입력 버퍼(22)의 출력 신호 ati가 어드레스가 천이될 때 짧은 펄스를 발생시키는 ATD(address transition detector)(24)를 거처 짧은 폭의 펄스를 구현하게 된다. 실제로 도면상에서는 어드레스 입력 버퍼(22) 및 ATD(24)를 1 비트(bit)의 입력에 대해서만 도시하였으나, 실제로는 어드레스 핀의 수만큼의 어드레스 입력 버퍼(22) 및 ATD(24)가 필요하다.

CTD(23) 및 ATD(24)로부터 출력된 펄스(cseq, addeq) 신호들은 등화(equalized) 신호 발생기(25)로 전달되고 조합된다. 이때, 등화 신호 발생기(25)의 출력 신호 adcseq는 칩이 인에이블 될 때나 새로운 어드레스가 입력될 때 또는 이들이 같이 유발될 경우에 해당 신호의 천이에 등화된 신호이며, 입력 펄스 발생기(26)에 전달되어 사이클 타임보다 약간 길거나 같은 폭의 펄스 ctvr를 발생하여 이를 입력으로 하는 피모스 트랜지스터 NMP1이 동작하여 출력단 nvr1의 전압 레벨에 의해서 최종 출력 NVO의 출력 레벨이 결정되고, 사이클 타임 외에서의 피모스 트랜지스터 NMP1이 턴-오프 되도록 하여 전원전압 Vcc에서 접지전압 Vss로의 전류 경로를 차단하고 출력단 nvr1이 확실한 로우 레벨이 되도록 하여 인버터 NINV1의 풀-업 엔모스 트랜지스터(도시되지 않음)를 턴-오프 시켜 인버터 NINV1의 스태틱 전류 또한 제한하게 된다.

이후 다음 사이클에서 addpad 신호가 변하여 칩이 정상적인 동작을 수행할 경우에는 위의 동작을 반복하여 기준전압 발생기는 그 출력으로 다른 블록을 구동하지만, Icc 스태틱 상태에서는 칩 선택 패드나 어드레스 패드에 인가되는 신호 cspad, addpad에 위상 변화가 없기 때문에 CTD(23)나 ATD(24)에서는 펄스가 발생하지 않고, 따라서, 등화 신호 발생기(25)에서도 펄스가 발생하지 않아 입력 펄스 발생기(26)는 펄스가 발생하지 않고 cvtr 신호는 논리 레벨 하이 상태를 유지하게 된다. 그리하여 Icc 스태틱 상태에서는 피모스 트랜지스터 NMP1의 턴-오프 상태가 유지되어 전류 경로를 차단하게 된다.

미설명 도면 부호 nvr2∼nvr5는 출력단 노드를, NR1은 저항을 각각 나타낸 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 따르면, 칩이 인에이블 되어 장시간 동안 계속 동작할 때, 기준전압 발생기가 칩이 실질적으로 동작하는 사이클 타임 외에서 계속하여 동작하는 Icc 스태틱과 같은 상황에서 전류 소모를 감소시켜 소비 전력을 줄일 수 있다.

도 1은 종래 기술의 일반적인 기준전압 발생기의 회로도.

도 2는 본 발명의 일 실시예에 따른 기준전압 발생기의 회로도.

도 3은 도 2의 기준전압 발생기의 타이밍(timing)도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 칩 인에이블 버퍼(chip enable buffer)

22 : 어드레스 입력 버퍼(address input buffer)

23 : CTD(chip enable transition detector)

24 : ATD(address transition detector)

25 : 등화 신호 발생기

26 : 입력 펄스 발생기

Claims (3)

1. 어드레스 신호와 칩 인에이블 신호에 응답하여 실질적인 칩의 동작구간에 대응하는 펄스 폭을 가진 제어 신호를 발생시키기 위한 제어부; 및

   상기 제어 신호를 입력으로 하는 바이어스 트랜지스터를 포함하는 기준전압 발생부

   를 구비한 반도체 메모리 소자.
2. 제 1 항에 있어서, 상기 제어부는,

   상기 칩 인에이블 신호의 천이를 감지하여 제1 펄스를 발생시키는 칩 인에이블 신호 천이 감지수단;

   상기 어드레스 신호의 천이를 감지하여 제2 펄스를 발생시키는 어드레스 천이 감지수단;

   상기 제1 및 제2 펄스가 조합된 제3 펄스를 생성하기 위한 등화 신호 발생수단; 및

   상기 제3 펄스의 폭을 상기 실질적인 칩의 동작구간에 대응하는 폭으로 확장하기 위한 펄스 폭 확장수단

   을 포함하는 반도체 메모리 소자.
3. 제 1 항 또는 제 2 항에 있어서, 상기 기준전압 발생부는,

   상기 제어 신호에 응답하여 출력단을 풀-업시키기 위한 상기 바이어스 트랜지스터;

   상기 바이어스 트랜지스터를 통해 전달된 전원전압을 문턱전압만큼 전압 강하시켜 상기 출력단을 풀-업시키기 위한 풀-업 트랜지스터; 및

   상기 출력단에 전달된 상기 전원전압을 버퍼링하여 최종 기준전압으로 출력하기 위한 다수의 인버터

   를 포함하는 반도체 메모리 소자.