KR950020720A - 어드레스 천이 검출회로 - Google Patents

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KR950020720A
KR950020720A KR1019930029282A KR930029282A KR950020720A KR 950020720 A KR950020720 A KR 950020720A KR 1019930029282 A KR1019930029282 A KR 1019930029282A KR 930029282 A KR930029282 A KR 930029282A KR 950020720 A KR950020720 A KR 950020720A
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권규완
박주원
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김주용
현대전자산업 주식회사
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    • G—PHYSICS
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Abstract

본 발명은 전원전압의 변동에 관계없이 일정 레벨의 전압을 출력하는 기준전압 발생기의 출력인 기준전압을 이용하여, 반도체 소자 외부로부터 입력되는 어드레스 신호의 천이를 감지하이 일정한 펄스 폭을 갖는 신호를 출력하는 회로를 구동시킨 다음, 전압 변환기를 사용하여 상기 출력된 펄스 신호의 하이 레벨을 상기 기준전압에서 전원전압으로 변환시킴으로써, 전원전압의 변동에 상관없이 일정한 펄스 폭을 갖는 어드레스 천이 검출신호를 출력하는 어드레스 천이 검출회로에 관한 기술이다.

Description

어드레스 천이 검출회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 어드레스 천이 검출회로를 도시한 블럭도.

Claims (6)

  1. 반도체 소자의 어드레스 천이 검출회로에 있어서, 전원전압(Vcc)의 변동에 영향을 받지 않고 항상 일정한 전위를 유지하는 기준전압(Vref)를 출력하는 기준전압 발생기와, 상기 기준전압 발생기의 출력(Vref)을 전압원으로 하여 소자 외부로부터 입력되는 어드레스 신호의 레벨이 천이함에 따라 일정 폭의 펄스신호를 출력하는 기준 펄스 발생기와, 상기 기준전압(Vref)과 접지전압 사이에서 변환하는 상기 기준 펄스 발생기의 출력을 전원전압(Vcc)와 접지전압 사이에서 변환하는 최종적인 어드레스 천이 검출신호로 변환시켜 출력하는 전압 변환기를 포함하는 것을 특징으로 하는 어드레스 천이 검출회로.
  2. 제1항에 있어서, 상기 기준전압 발생기는, 전원전압(Vcc)과 출력노드 사이에 다이오드 구조로 직렬 접속되어 있는 제1 및 제2 PMOS형 트랜지스터와, 상기 출력노드와 접지전압 사이에 다이오드 구조로 접속된 제3PMOS형 트랜지스터와, 전원전압과 출력단(Vref) 사이에 접속되며 게이트가 상기 출력노드에 연결되어 있는 제4PMOS형 트랜지스터와, 상기 출력단(Vref)와 접지전압 사이에 다이오드 구조로 직렬 접속되어있는 제5 내지 제6PMOS형 트랜지스터를 포함하는 것을 특징으로 하는 어드레스 천이 검출회로.
  3. 제2항에 있어서, 상기 제3 및 제4PMOS형 트랜지스터는 채널의 길이가 통상의 트랜지스터의 채널 길이 보다 더 긴 것을 사용하여 저항값을 크게 하는 것을 특징으르 하는 어드레스 천이 검출회로.
  4. 제2항에 있어서, 상기 기준전압 발생기의 출력단(Vref)이 구동해야 할 부하의 변화에 관계없이 출력단(Vref)의 전위를 일정하게 유지시키기 위하여, 출력(Vref)에 안정화 회로를 포함시켜 구현하는 것을 특징으로 하는 어드레스 천이 검출회로.
  5. 제1항에 있어서, 상기 기준 펄스 발생기는, 어드레스 버퍼의 출력(INADD)를 반전시키는 제1반전 게이트와, 상기 제1반전 게이트의 출력을 다시 반전시키는 제2반전 게이트와, 상기 제2반전 게이트의 출력을 반전시키면서 일정시간 동안 지연시키는 제1지연소자와, 상기 제1반전 게이트의 출력과 상기 제1지연소자의 출력을 조합하는 제1노아 게이트(NOR gate)와, 입력 신호(INADD)를 반전시키는 제3반전 게이트와, 상기 제3반전 게이트의 출력을 반전시키면서 일정시간 동안 지연시키는 제2지연소자와, 상기 입력 신호(INADD)와 상기 제2지연소자의 출력을 조합하는 제2노아 게이트와, 상기 제1노아 게이트의 출력과 상기제2노아 게이트의 출력을 조합하여 일정 폭의 펄스 신호를 출력하는 제3노아 게이트를 포함하는 것을 특징으로 하는 어드레스 천이 검출회로.
  6. 제1항에 있어서, 상기 전압 변환기는, 상기 기준 펄스 발생기의 출력(REFATD)를 반전시키는 제1반전 게이트와, 전원전압과 상기 제1반전 게이트의 입력노드(REDATD) 사이에 접속되며 게이트가 상기 제1반전 게이트의 출력노드에 접속되어 있는 PMOS형 트랜지스터와, 상기 제1반전 게이트의 출력을 다시 반전시켜 어드레스 천이 검출신호를 출력하는 제2반전 게이트를 포함하고 있으며, 전압원으로 전원전압(Vcc)을 사용하는 것을 특징으로 하는 어드레스 천이 검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930029282A 1993-12-23 1993-12-23 어드레스 천이 검출회로 KR960006382B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100503958B1 (ko) * 1998-03-26 2005-09-30 주식회사 하이닉스반도체 어드레스 천이 검출 회로
KR100502658B1 (ko) * 1998-12-22 2005-10-19 주식회사 하이닉스반도체 반도체 메모리 소자의 기준전압 발생기_

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100503958B1 (ko) * 1998-03-26 2005-09-30 주식회사 하이닉스반도체 어드레스 천이 검출 회로
KR100502658B1 (ko) * 1998-12-22 2005-10-19 주식회사 하이닉스반도체 반도체 메모리 소자의 기준전압 발생기_

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