KR850004690A - 펄스 발신 회로 - Google Patents

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KR850004690A
KR850004690A KR1019840008416A KR840008416A KR850004690A KR 850004690 A KR850004690 A KR 850004690A KR 1019840008416 A KR1019840008416 A KR 1019840008416A KR 840008416 A KR840008416 A KR 840008416A KR 850004690 A KR850004690 A KR 850004690A
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야마모도 다꾸마
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Abstract

내용 없음

Description

펄스 발신 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 ATD 회로를 포함하는 SRAM 장치의 블록도.
제2도는 종래의 펄스발신회로를 가진 어드레스 버퍼 및 프리디코더의 회로도.
제3a도, 제3b도 및 제4a도, 제4b도는 종래의 발신회로에서 신호의 타이밍차트.
제5a도, 제5b도는 ATD 회로에 적용된 종래의 펄스발신회로로 되어 있는 제1도에 표시된 회로의 타이밍차트.
제6도는 본 발명의 실시예에 대한 회로도.
제7도는 제6도에 표시한 회로의 특별한예에 대한 상세한 회로도.
제8a도, 제8b도, 제8c도 내지 제10a도, 제10b도, 제10c도는 제7도에 표시된 회로의 동작에 대한 타이밍차트.
제11도는 제6도에 표시된 회로의 또다른 특별한 예에 대한 상세한 회로도.
제12도는 제6도에 표시된 회로의 또다른 특별한 예에 대한 상세한 회로도.
* 도면의 주요부분에 대한 부호의 설명
100, 101, 102, 103 : 펄스발신회로 SA : 제1입력신호
: 제2입력신호 SB,: 출력신호
110, 111, 112, 113 : 제1논리회로 120, 121, 122, 123 : 제1논리회로
130, 131, 132, 133 : 제3논리회로

Claims (10)

  1. 보상관계를 갖는 제1 및 제2입력신호에 응해서 펄스신호를 발신하기 위한 펄스발신회로에 있어서, 상기 제1입력신호를 수신하기 위한 제1입력단자, 제2입력단자 및 출력단자로 이루어진 제1논리회로, 상기 제2입력신호를 수신하기 위한 제1입력단자, 상기 제1논리회로의 상기 출력단자에 열결된 제2입력단자 및 상기 제1논리회로의 상기 제1입력단자에 연결된 출력단자로 이루어진 제2논리회로, 다른 놀리회로의 출력신호 변화에 응해서 출력신호를 변화시키는 상기 제1 및 제2논리회로중의 한 논리회로, 상기 제1논리회로로부터 출력신호를 수신하기 위한 제1일력단자, 상기 제2논리회로로부터 출력신호를 수신하기 위한 제2입력단자 및 상기 제1 및 제2논리회로로부터의 상기 출력신호의논리레벨이 일치할 경우 상기 펄스신호를 출력시키기 위한 출력단자로 이루어진 제3논리회로로 수성되는 것을 특징으로하는 펄스발신회로.
  2. 제1항에 있어서, 다른 입력신호보다 더 빨리 논리레벨을 변화시키는 입력신호를 수신하는 제1 및 제2논리회로중 한 논리회로는 상기 더 빠른 변화입력 신호에 응해서 그것의 출력신호 레벨을 변화시키며, 다른 논리회로는 상기 한 논리회로의 출력신호에 의해 제어되고 상기 한 논리회로의 출력신호레벨이 소정레벌을 통과할 경우 상기 한 논리회로의 출련신호 레벨과 반대인 레벨로 그것의 출력신호 레벨을 변화시키는 것을 특징으로하는 펄스발신회로.
  3. 제2항에 있어서, 제3논리회로로부터의 펄스출력의 펄스폭이 제1 및 제2논리회로의 양 출력신호가 소정레벨을 통과하는 오비랩핑 시간에 의해 정해지는 것을 특징으로하는 펄스발신회로.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3논리회로의 각각이 NAND 논리회로에 의해 형성되는 것을 특징으로하는 펄스발신회로.
  5. 제4항에 있어서, 상기 NAND 회로의 각각이 CMOS 회로에 의해 형성되는 것을 특징으로하는 펄스발신회로.
  6. 제5항에 있어서, 각 CMOS 회로가 트랜지스터의 공통 접속원인 전력공급단자에 연결되고 서로 병렬로 연결된 제1 및 제2 p채널 증가 트랜지스터 및 직렬연결 부분의 한 끝이 상기 제1 및 제2 p채널 증가 트랜지스터의 공통 접속 드레인에 연결되고 다른 끝은 접지 레벨단자로 연결되며 서로 질렬로 연결되어 있는 제1 및 제2n 채널 증가 트랜지스터로 구성되는 것을 특징으로하는 펄스발신회로.
  7. 제4항에 있어서, 상기 NAND 논리회로의 각각이 n채널 MOS 회로에 의해 형성되는 것을 특징으로하는 펄스발신회로.
  8. 제7항에 있어서, 각 n채널 MOS 회로가 하나의 공핍형 트랜지스터와 2개의 증가형 트랜지스터로 구성되어 있고 이 트랜지스터가 직렬로 연결되는 특징으로하는 펄스발신회로.
  9. 제7항에 있어서, 제1논리회로에서 제1트랜지스터의 게이트는 상기 한 입력신호를 수신하고 제2트랜지스터의 게이트는 상기 다른 입력신호를 수신하며 제3트랜지스터의 게이트는 제2논리회로의 출력신호를 수신하고 제2논리회로에서 제1트랜지스터의 게이트는 상기 다른 입력신호를 수신하고 제2트랜지스터의 게이트는 상기 한 입력신호를 수신하며 제3트랜지스터의 개이트는 제1논리회로의 출력신호를 수신하는 상기 제1 및 제2논리회로의 각 n 채널 MOS 회로가 직렬로 연결된 3개의 증가 트랜지스터로 구성되며, 제3논리회로에서 제1증가형 트랜지스터의 게이트는 제1논리회로의 출력신호를 수신하고 제2증가형 트랜지스터의 게이트는 제2논리회로의 출력신호를 수신하는 제3 n채널 MOS 논리회로가 서로 직렬로 연결된 2개의 증가형 트랜지스터와 한 공핍형 트랜지스터로 구성되는 것을 특징으로하는 펄스발신회로.
  10. 제1항에 있어서, 상기 제1, 제2 및 제3논리회로의 각각이 NOR 논리회로에 의해 형성되는 것을 특징으로하는 펄스발신회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840008416A 1983-12-27 1984-12-27 펄스 발신 회로 KR890004674B1 (ko)

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JP58244533A JPS60139015A (ja) 1983-12-27 1983-12-27 パルス発生回路
JP???58-244533 1983-12-27
JP58-244533 1983-12-27

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KR850004690A true KR850004690A (ko) 1985-07-25
KR890004674B1 KR890004674B1 (ko) 1989-11-24

Family

ID=17120107

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Application Number Title Priority Date Filing Date
KR1019840008416A KR890004674B1 (ko) 1983-12-27 1984-12-27 펄스 발신 회로

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EP0148027B1 (en) 1990-03-28
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DE3481799D1 (de) 1990-05-03
EP0148027A3 (en) 1987-06-16
JPS60139015A (ja) 1985-07-23

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