KR970076895A - 소형 메모리 셀 구동 회로를 갖는 반도체 메모리 장치 - Google Patents

소형 메모리 셀 구동 회로를 갖는 반도체 메모리 장치 Download PDF

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KR970076895A
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노부오 무라까미
기요까즈 하시모또
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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    • G—PHYSICS
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Abstract

본 발명은 메모리 셀을 포함하는 반도체 메모리 장치에서, 제1 및 제2디코더가 제1 및 제2선택 신호(A1, A2)를 발생하고, 드라이버 회로(6˝-X, 4′-Y)가 메모리 셀(M11, M12, …,Mmn)를 구동하기 위한 구동 신호(Ex, DY)를 발생한다, 상기 드라이버 회로는 제1선택 신호에 의해 제어되는 전달 게이트(Qp3, Qn3, Qp3′,Qn3′)를 구비함으로써 제2선택 신호를 전달하여 구동 신호를 발생하게 한다.

Description

소형 메모리 셀 구동 회로를 갖는 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명에 따른 ROM형 반도체 메모리 장치의 실시예를 도시한 블럭 회로도.

Claims (10)

  1. 메모리 셀을 구비한 반도체 메모리 장치에 있어서, 제1 및 제2선택 신호(A1, A2)를 발생하기 위한 수단; 및 상기 선택 신호 발생 수단에 접속되며, 상기 메모리 셀(M11, M12,…,Mmn)를 구동하는 구동 신호(Ex, DY)를 발생하기 위한 드라이버회로(6˝-X, 4′-Y)를 구비하되, 상기 드라이버 회로는 상기 제1선택 신호에 의해 제어되며, 상기 구동 신호를 발생하기 위해 상기 제2선택 신호를 전달하기 위한 전달 게이트(Qp3, Qn3, Qp3′,Qn3′)를 구비GK는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 드라이버 회로는 상기 전달 게이트와 상기 메모리 셀 간에 접속되며, 상기 구동 신호를 발생하기 위해 상기 전달 게이트를 통과한 상기 제2선택 신호를 반전시키기 위한 인버터(INV); 및 전원 공급 단자(Vcc)와 상기 인버터의 입력 간에 접속되며, 상기 제1선택 신호에 의해 제어되는 스위칭 소자(Qn4)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 드라이버 회로는 접지 단자 GND와 상기 전달 게이트의 출력 간에 접속된 스위칭 소자(Qn4′)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 셀은 판독 전용 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  5. 메모리 셀을 구비한 반도체 메모리 장치에 있어서, 제1선택 신호(A1) 및 상기 제1선택 신호에 상보적인 제2선택 신호(A1)를 발생하기 위한 제1디코더(2′); 제3선택 신호(A2)를 발생하기 위한 제2디코더(3,5); 및 상기 제1 및 제2디코더에 접속되며, 상기 메모리 셀을 구동하기 위한 구동 신호(Ex,DY)를 발생하기 위한 드라이버 회로(6˝-X,4′-Y)를 구비하며, 상기 드라이버 회로는 상기 제2디코더에 접속된 드레인, 상기 제1선택 신호를 수신하기 위해 상기 제1디코더에 접속된 게이트, 및 상기 구동 신호를 발생하기 위해 소스를 갖는 제1P-채널 트랜지스터(Qp3, Qp3′); 및 상기 제2디코더에 접속된 드레인, 상기 제2선택 신호를 수신하기 위해 상기 제1디코더에 접속된 게이트, 및 상기 제1P-채널 MOS 트랜지스터의 소스에 접속된 소스를 갖는 제1N-채널 MO 트랜지스터(Qp3, Qp3′)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 드라이버 회로는 상기 제1P-채널 MOS 트랜지스터의 소스와 상기 메모리 셀 간에 접속되며, 상기 구동 신호를 반전시키기 위한 인버터(INV); 및 전원 공급 단자(Vcc)와 상기 인버터의 입력간에 접속되며, 상기 제2선택 신호에 의해 제어되는 스위칭 소자(Qn4)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 드라이버 회로는 접지 단자 GND와 상기 제1P-채널 MOS 트랜지스터의 소스 간에 접속되며, 상기 제1선택 신호에 의해 제어되는 스위칭 소자(Qn4′)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 메모리 셀은 판독 전용 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  9. 메모리 셀을 구비한 반도체 메모리 장치에 있어서, 제1선택 신호(A1) 및 상기 제1선택 신호에 상보적인 제2선택 신호(A1)를 발생하기 위한 제1디코더(2′); 제3선택 신호(Bx)를 발생하기 위한 제2디코더(3); 제4선택 신호(Cx)를 발생하기 위한 제3디코더(5); 상기 제1 및 제2디코더에 접속되며, 상기 메모리 셀에 대한 제1구동신호(DY)를 발생하기 위한 제1드라이버 회로(4′-Y); 및 상기 제1 및 제2디코더에 접속되며, 제2구동 신호(Ex)를 발생하기 위한 제2드라이버 회로(6˝-Y)를 구비하며, 상기 제1드라이버 회로는 상기 제3선택 신호를 상기 제1구동 신호로서 전달하기 위해, 상기 제1 및 제2선택 신호에 의해 각각 제어되는제1P-채널 MOS 트랜지스터(Qp3′) 및 제1N-채널 MOS 트랜지스터(Qn3′)에 의해 형성된 제1전달 게이트; 및 상기 제1전달 게이트의 출력과 접지 단자(GND)간에 접속되며, 상기 제1선택 신호에 의해 제어되는 제2N-채널 MOS 트랜지스터(Qn4′)를 구비하며, 상기 제2드라이버 회로는 상기 제4선택 신호를 상기 제2구동 신호로서 전달하기 위해, 상기 제1 및 제2선택 신호에 의해 각각 제어되는 제2P-채널 MOS 트랜지스터(Qp3) 및 제3N-채널 MOS 트랜지스터(Qn3)에 의해 형성된 제2전달 게이트; 상기 제2전달 게이트에 접속되며, 상기 제2구동 신호를 반전시키기 위한 인버터(INV); 및 상기 제2전달 게이트의 출력과 전원 공급 단자(Vcc)간에 접속되며, 상기 제2선택 신호에 의해 제어되는 제4N-채널 MOS 트랜지스터(Qn4)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 메모리 셀을 구비한 반도체 메로리 장치에 있어서, 각각의 메모리 셀 열이 열 스위칭 트랜지스터(QY1, QY2, …) 및 메모리 셀의 열(M11,M21, …)을 갖는 다수의 메모리 셀 열을 각각 구비하는 다수의 메모리 셀 블럭(1-1,1-2…, 1-8); 상기 메모리 셀 블럭중 한블럭을 선택하는 다수 쌍의 상보성 블럭 선택 신호(A1, A1, A2, A2, …,A6, A6)를 발생하기 위한 블럭 디코더(2′); 상기 메모리 셀 블럭이 각각으로부터 하나의 메모리 셀 열을 선택하는 열 선택 신호(B1, B2, …,Bn)을 발생하기 위한 열 디코더(3); 상기 블럭 디코더 및 상기 열 디코더에 접속되며, 상기 메모리 셀 열중 한열의 상기 열 스위칭 트랜지스터에 대한 열 구동 신호(DY)를 발생하기 위해, 한쌍의 상보성 블럭 선택 신호와 상기 열 선택 신호중의 한 신호를 수신하기 위한 다수의 열 드라이버(4′-Y); 상기 메모리 셀 열의 각각으로부터 하나의 메모리 셀을 선택하는 워드 선택신호(C1, C2, …, Cm)를 발생하기 위한 워드 디코더(5); 및 상기 블럭 디코더 및 상기 워드 디코더에 접속되며, 상기 메모리 셀 열 각각의 한 메모리 셀에 대한 워드 구동 신호(Ex)를 발생하기 위해, 한쌍의 상보성 블럭 선택 신호와 상기 워드 선택 신호중의 한 신호를 수신하기 위한 다수의 워드 드라이버(6˝-X)를 구비하며, 상기 열 드라이버의 각각은 상기 블럭디코더와 상기 열 디코더에 접속되며, 상기 상보성 블럭 신호 쌍중 상기 한쌍에 따라 상기 열 선택 신호중의 한 신호를 상기 열 구동 신호중의 한 신호로서 수신하고 전달하기 위한 제1전달 게이트(Qp3′,Qn3′); 상기 제1전달 게이트의 출력과 접지 단자(GND) 간에 접속되고, 상기 상보성 블럭 신호 쌍중의 상기 한쌍, 상기 제2전달 게이트의 출력 및 전원 공급 단자(Vcc)에 의해 제어되며, 상기 상보성 블럭 신호 쌍중의 상기 한쌍에 의해 제어되는 제1스위칭 트랜지스터(Qn4′); 및 상기 제2전달 게이트의 출력에 접속되며, 상기 구동 신호중의 한 신호를 발생하기 위해 상기 워드 선택 신호중의 상기 신호를 반전시키기 위한 인버터(INV)를 구비하며, 상기 워드 드라이버의 각각은 상기 블럭 디코더와 상기 워드 디코더에 접속되며, 상기 상보성 블럭 신호 쌍중의 한쌍에 따라 상기 워드 선택 신호중의 한 신호를 수신하고 전달하기 위한 제2전달 게이트(Qp3, Qn3); 상기 제2전달 게이트의 출력과 전원 공급 단자(Vcc)간에 접속되고, 상기 상보성 블럭 신호 쌍중의 상기 한쌍의 다른 것에 의해 제어되는 제2스위칭 트랜지스터(Qn4) 및 상기 제2 전달 게이트의 출력에 접속되며, 상기 제2전달 게이트를 통과한 상기 워드 선택 신호중의 상기 신호를 반전시키기 위한 인버터(INV)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970018480A 1996-05-13 1997-05-13 소형 메모리 셀 구동 회로를 갖는 반도체 메모리 장치 KR100267199B1 (ko)

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