KR960035646A - 반도체 메모리 디바이스용 논리 회로 - Google Patents

반도체 메모리 디바이스용 논리 회로 Download PDF

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KR960035646A
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nand
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후미히꼬 사또
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

NAND형 또는 NOR형 디코더를 포함하는 논리 회로에 있어서, 프리챠지용 P-MOS형 트랜지스터 또는 디스챠지용 n-MOS형 트랜지스터는 공통 노드에 접속된다. 이 트랜지스터는 부유 용량(stray capacitance)의 충전 또는 방전을 촉진시킴으로써 짧은 기간내에 프리챠지 또는 드시챠지를 완료할 수 있다. 따라서, 본 발명의 논리 회로는 디코더가 고레벨 출력 혹은 저 레벨 출력을 발생시키는데 필요한 시간을 감소시킬 수 있다.

Description

반도체 메모리 디바이스용 논리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 NAND 타입 디코더를 포함하며 반도체 멤리 디바이스를 구성하는 종래의 논리 회로를 도시하는 회로 도면, 제2도 내지 제5도는 각각 본 발명의 제1 실시예 내지 제4 실시예를 도시하는 회로 도면.

Claims (6)

  1. NAND 형 디코더를 포함하는 논리 회로에 있어서, 상기 NAND형 디코더가, 각각 부하로서 작용하는 표준 도전성 P-MOS형 트랜지스터, 상기 P-MOS형 트랜지스터의 하나의 도전층에 그의 하나의 도전층이 접속되어 있는 제1의 n-MOS형 트랜지스터, 및 상기 제1의 n-MOS형 트랜지스터의 다른 도전층에 그의 하나의 도전층이 접속되어 제2의 n-MOS형 트랜지스터를 구비하는 복수의 병렬 NAND게이트를 구비하며, 상기 복수의 NAND게이트에 포함되는 상기 제1의 n-MOS형 트랜지스터의 다른 도전층이 상기 제2의 n-MOS형 트랜지스터의 상기 하나의 도전층에 공통 접속되어 있고, 상기 복수의 NAND 게이트 각각에서 상기 제1의 n-MOS형 트랜지스터의 상기 하나의 도전층 및 상기 P-MOS형 트랜지스터의 상기 하나의 도전층이 접속되는 접합부는 상기 NAND 게이트의 출력 단자를 구성하고; 상기 제2의 n-MOS형 트랜지스터의 상기 하나의 도전층과 최고 소스 전위간에 접속되며 상기 제2의 n-MOS형 트랜지스터를 충전시키는 제1의 스위칭 소자를 구비하는 것을 특징으로 하는 논리 회로.
  2. 제1항에 있어서, 상기 NAND형 디코더가 사이 제2의 n-MOS형 트랜지스터에 직렬 접속된 복수의 제3의 n-MOS형 트랜지스터, 및 각각의 제3의 n-MOS 트랜지스터의 하나의 도전층과 상기 최고 소스 전위간에 각각 접속되어 있고, 상기 제1의 스위칭 소자와 동일한 구성을 갖는 복수의 제2 스위칭 소자를 더 포함하는 것을 특징으로 하는 논리 회로.
  3. 제1항에 있어서, 상기 제2의 n-MOS형 트랜지스터 및 상기 제1의 스위칭 소자는 NOR 구성으로 대체될 수 있는 것을 특징으로 하는 논리 회로.
  4. NOR형 디코더를 포함하는 논리 회로에 있어서, 상기 NOR형 디코더가, 각각이 부하로서 작용하는 표준 도전성 N-MOS형 트랜지스터, 상기 N-MOS형 트랜지스터의 하나의 도전층에 그의 하나의 도전층이 접속되어 있는 제1의 P-MOS형 트랜지스터, 및 상기 제1의 P-MOS형 트랜지스터의다른 도전층에 그의 하나의 도전층이 접속되어 있는 제2의 P-MOS형 트랜지스터를 구비하는 복수의 병렬 NOR 게이트를 구비하며, 상기 복수의 NOR 게이트에 포함되는 상기 제1의 P-MOS형 트랜지스터의 다른 도전층이 상기 제2의 P-MOS형 트랜지스터의 상기 하나의 도전층에 공통 접속되어 있고, 상기 복수의 NOR 게이트 각각에서 상기 제1의 P-MOS형 트랜지스터의 상기 하나의 도전층 및 상기 P-MOS형 트랜지스터의 상기 하나의 도전층이 접속되는 접합부는 상기 NOR 게이트의 출력 단자를 구성하고; 상기 제2의 P-MOS형 트랜지스터의 상기 하나의 도전층과 최고 소스 전위간에 접속되며 상기 제2의 P-MOS형 트랜지스터를 충전시키는 제1의 스위칭 소자를 구비하는 것을 특징으로 하는 논리 회로.
  5. 제4항에 있어서, 상기 NOR형 디코더가 사이 제2의 p-MOS형 트랜지스터에 직렬 접속된 복수의 제3의 p-MOS형 트랜지스터, 및 각각의 제3의 p-MOS 트랜지스터의 하나의 도전층과 상기 최고 소스 전위간에 각각 접속되어 있고, 상기 제1의 스위칭 소자와 동일한 구성을 갖는 복수의 제2 스위칭 소자를 더 포함하는 것을 특징으로 하는 논리 회로.
  6. 제4항에 있어서, 상기 제2의 p-MOS형 트랜지스터 및 상기 제1의 스위칭 소자는 NOR 구성으로 대체될 수 있는 것을 특징으로 하는 논리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960009601A 1995-03-30 1996-03-30 반도체 메모리 디바이스용 논리 회로 KR100223506B1 (ko)

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