KR0152352B1 - 논리 레벨 천이기 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 ; 반도체 메모리 장치내의 논리레벨 천이기에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 ; 속도지연의 원인을 제거하여 빠른 속도를 가지는 논리 레벨 천이기를 제공한다.

3. 발명의 해결방법의 요지 ; 고전압을 채널에 의해 패스 또는 차단되는 제1제어수단과, 상기 제1제어수단에 의한 출력을 반전시켜 차아지시킨뒤 차아지의 패스를 차단시키기 위한 제2제어수단과, 제1전압을 반전시킨뒤 상기 제1수단에 의한 출력을 방전 또는 차단시키기 위한 제3제어수단과, 제1전압에 의해 상기 차아지를 방전 또는 차단시키기 위한 제4제어수단을 구비한다.

4. 발명의 중요한 용도 ; 빠른 속도를 요구하는 반도체 메모리 장치에 적합하게 사용된다.

Description

논리 레벨 천이기

제1도는 종래의 기술에 따른 논리 레벨 천이기를 나타낸 회로도.

제2도는 제1도의 출력특성곡선.

제3도는 본 발명에 따른 논리 레벨 천이기를 나타낸 회로도.

제4도는 제3도의 출력특성곡선.

본 발명은 반도체 메모리 장치에 있어서, 특히 논리 레벨 천이기를 나타낸 것이다.

전원전압 VCC보다 높게 부트스트랩(Bootstrap)된 고전압 VPP을 사용하는 회로를 제1도에 도시하였다.

제1도를 참조하면, 고전압 VPP와 입력단자 IN사이에 채널들이 직렬로 접속된 피모오스 트랜지스터(1)와 엔모오스 트랜지스터(3)를 가지는 제1가지와, 상기 고전압 VPP와 접지전원사이에 채널들이 직렬로 접속된 피모오스 트랜지스터(2)와 엔모오스 트랜지스터(4)를 가지는 제2가지와, 상기 피모오스 트랜지스터들(1, 2)의 게이트들은 래치되어 노드들 N1, N2에 접속되고, 상기 노드 N1는 출력단자 OUT과 접속되고, 상기 입력단자 IN는 상기 엔모오스 트랜지스터(4)의 게이트와 접속된 논리 레벨 천이기(Logic Level Shifter)에 있어서, 상기 노드 N1는 상기 피모오스 트랜지스터(1)의 드레인과 엔모오스 트랜지스터(3)의 드레인이 접속된 노드이고, 상기 노드 N2는 상기 피모오스 트랜지스터(2)의 드레인과 엔모오스 트랜지스터(4)의 드레인이 접속된 노드이다.

동작을 설명하면, 상기 피모오스 트랜지스터들(1, 2)을 제어하는데 있어 상기 피모오스 트랜지스터들(1, 2)의 게이트들은 Vgs(게이트-소오스간의 전위차) - Vt(Threshold Voltage) OV 레벨을 갖게하여 상기 피모오스 트랜지스터들(1, 2)을 턴-온시키는데는 문제없으나 상기 피모오스 트랜지스터들(1, 2)을 턴-오프시키기 위해서는 상기 피모오스 트랜지스터들(1, 2)의 게이트를 Vgs -Vt OV 레벨을 갖게하여야 한다. 이것은 상기 피모오스 트랜지스터들(1, 2)의 게이트는 Vgate(게이트에 인가되는 전압) VPP + Vt 레벨이 됨으로써 이루어지는데 상기 Vgate는 씨모오스 논리의 출력인 전원전압 VCC레벨까지만 상승하게 되므로, 결국 상기 Vgate의 레벨은 VCC - VPP - Vt 0 이 되어 턴-온된다. 그러므로 보통의 방법으로는 상기 고전압 VPP를 소오스로 하는 상기 피모오스 트랜지스터들(1, 2)을 제어할 수 없게 된다.

제2도는 종래기술에 따른 논리 레벨 천이기의 출력특성곡선을 나타낸 것이다.

제2도를 참조하면, 상기 입력단자 IN으로부터의 입력신호는 전원전압이상 상승을 할 수 없기에 상기 피모오스 트랜지스터들(1, 2)로 입력되는 고전압 VPP에 의해 상기 피모오스 트랜지스터들(1, 2) 둘다 턴-온되게 되는것을 제어하기 위해서 상기 피모오스 트랜지스터들(1, 2)의 게이트들을 래치시켜서 입력에 따라 상기 엔모오스 트랜지스터들(3, 4)중 하나만 턴-온되게 하였다. 이것은 출력레벨 OUT을 결정하기 위한 것이다. 그러나 입력에 따라 상기 엔모오스 트랜지스터들(1, 2)중 하나는 항상 직류 패스(DC PATH)가 존재하게 되고, 상기 래치된 상태를 반전시키는데 시간이 필요하게 되어 속도가 느리게 되는 문제점을 가진다.

따라서, 본 발명의 목적은 속도지연의 원인인 래치 구조를 사용하지 않은 논리 레벨 천이기를 제공함에 있다.

본 발명의 다른 목적은 오동작의 원인인 직류 패스를 제거한 논리 레벨 천이기를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상은 고전압에 접속되어 제1입력단자의 전압에 의해 상기 고전압을 패스 또는 차단하는 제1제어수단과, 상기 논리레벨 천이회로의 출력단자에 접속되어 상기 제1제어수단에 의한 출력을 반전시켜 차아지시킨뒤 상기 차아지의 방출을 차단시키기 위한 제2제어수단과, 상기 논리 레벨 천이회로의 제2입력단자로 인가되는 제1전압을 반전된 전압을 입력하여 상기 제1수단에 의한 출력을 방전 또는 차단시키기 위한 제3제어수단과, 상기 제2입력단자에 접속되어 상기 제1전압에 의해 상기 차아지를 방전 또는 차단시키는 제4제어수단을 구비한 논리레벨 천이회로를 가짐을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제3도는 본 발명에 따른 논리 레벨 천이기를 나타낸 도면이다.

제3도를 참조하면, 상기 고전압 VPP와 접지전원 VSS사이에 피모오스 트랜지스터(8)와 엔모오스 트랜지스터(13)의 채널들이 직렬로 접속되고, 상기 피모오스 트랜지스터(8)의 게이트 단자와 노드 N3사이에 피모오스 트랜지스터들(6, 7)의 채널들이 직렬로 접속되고, 상기 고전압 VPP와 접지전원사이에 피모오스 트랜지스터(10)와 엔모오스 트랜지스터(11)의 채널들이 직렬로 접속되고, 상기 피모오스 트랜지스터들(6, 7)의 게이트들이 접속된 노드 N4에 상기 피모오스 트랜지스터(10)의 드레인과 상기 엔모오스 트랜지스터(11)의 드레인이 접속되고, 상기 피모오스 트랜지스터(10)의 게이트와 상기 엔모오스 트랜지스터(11)의 게이트가 접속된 노드 N6에 상기 피모오스 트랜지스터(8)의 드레인과 엔모오스 트랜지스터(13)의 드레인이 접속되고, 상기 노드 N6에 출력단자 OUT이 접속되고, 상기 노드 N6와 접지전원사이에 엔모오스 트랜지스터(13)의 채널이 직렬로 접속되고, 상기 엔모오스 트랜지스터(13)의 게이트 단자와 노드 N5사이에 인버어터(12)가 접속되고, 상기 노드 N5와 상기 노드 N3사이에 인버어터(5)가 접속되고, 상기 노드 N5에 입력단자 IN이 접속된 논리 레벨 천이기를 나타낸 것이다.

전체적으로 설명하면, 본 발명은 입력을 티티엘(이하 TTL) 또는 씨모오스 논리 출력레벨로 하고, 출력은 TTL 또는 씨모오스 논리 회로의 전원보다 높거나 높게 부트스트랩된 고전압 VPP레벨로 하는 논리 레벨 천이기를 구현함에 있어 상기 고전압 VPP를 입력으로 하는 소오스를 가지는 피모오스 트랜지스터들(8, 10)을 씨모오스 논리에 의한 출력으로 피드백시키는 회로와, 상기 피드백회로의 출력으로 상기 피모오스 트랜지스터들(8, 10)의 게이트를 고전압 레벨 또는 그라운드 레벨로 만드는 회로를 가지는 논리 레벨 천이기를 나타낸 것이다.

동작은 본 발명에 따른 논리 레벨 천이기의 입.출력특성곡선을 나타낸 제4도를 통하여 설명될 것이다. 제3도와 제4도를 참조하면, 상기 입력단자 IN으로 인가되는 신호가 로우에서 하이로 천이할때 상기 엔모오스 트랜지스터(9)가 턴-온되어 상기 피모오스 트랜지스터(8)를 턴-온시키고, 상기 인버어터(12)에 의해 로우레벨로 반전된 신호는 상기 엔모오스 트랜지스터(13)를 턴-오프시킨다. 이때 상기 고전압 VPP를 소오스로 받는 상기 피모오스 트랜지스터(10)와 상기 엔모오스 트랜지스터(11)로 구성된 인버어터(14)의 출력은 로우가 되고, 이에 따라 부트스트랩된 차아지를 다른 경로와 차단시키는 상기 피모오스 트랜지스터(6)는 게이트에 인가되는 로우레벨에 의해 턴-온된다. 따라서, 캐패시턴스로서 사용된 피모오스 트랜지스터(7)의 차아지는 상기 인버어터(5)의 반전동작과 상기 엔모오스 트랜지스터(9)의 턴온동작에 의해 접지레벨을 향해 방전된다. 한편, 상기한 동작과는 다른 경우 즉, 상기 입력단자 IN으로 인가되는 신호가 하이에서 로우로 천이할 때는 상기 엔모오스 트랜지스터(9)가 턴-오프된다. 이 경우에 상기 엔모오스 트랜지스터(13)는 상기 인버어터(12)의해 턴-온되어 상기 출력단자 OUT의 차아지들은 접지로 방전을 시작하고, 이때 상기 인버어터(14)의 출력은 하이레벨로 되어 상기 피모오스 트랜지스터(6)는 턴-오프된다. 이 후, 상기 인버어터(5)의 출력이 하이레벨로 되고, 상기 피모오스 트랜지스터(6)가 턴-온되면 상기 인버어터(5)의 출력인 하이레벨이 상기 피모오스 트랜지스터(7)에 차아지된다. 결국 상기 피모오스 트랜지스터(8)의 게이트의 전위 레벨은 고전압 VPP로 되어 상기 피모오스 트랜지스터(8)는 완전히 턴-오프상태가 된다.

전술한 바와 같이 본 발명은 속도지연의 원인을 제거하여 빠른 속도를 가지는 이점을 갖는다.

Claims (3)

1. 반도체 메모리의 논리 레벨 천이회로에 있어서: 전원전압 보다 높은 고전압을 소오스단자로 수신하는 풀-업 트랜지스터의 드레인단자와 접지단에 소오스단자가 연결된 풀-다운 트랜지스터의 드레인단자가 공통으로 접속되는 출력단에 입력단이 연결되며, 상기 고전압을 반전을 위한 동작전압으로서 받아 상기 출력단의 전압레벨을 반전하여 출력하는 제1인버어터와; 상기 풀-업 트랜지스터의 게이트에 출력노드가 연결되며, 상기 제1인버어터의 출력전압에 응답하여 입력신호를 충전하기 위한 충전수단과; 상기 입력신호를 반전하여 상기 충전수단의 입력단 및 상기 풀-다운 트랜지스터의 게이트에 제공하는 제2인버터들과; 상기 입력신호에 응답하여 상기 충전수단에 저장된 상기 입력신호의 차아지를 방전시키는 방전수단을 가짐을 특징으로 하는 논리 레벨 천이회로.
2. 제1항에 있어서: 상기 충전수단은, 상기 제2인버어터의 출력에 소오스단자가 연결되고 상기 제1인버어터의 출력전압을 게이트단자로 수신하는 경로 차단용 트랜지스터와, 상기 경로 차단용 트랜지스터의 드레인단자와 상기 풀-업 트랜지스터의 게이트사이에 연결된 충전용 트랜지스터로 구성됨을 특징으로 하는 논리 레벨 천이회로.
3. 제1항에 있어서, 상기 방전수단은 상기 입력신호를 게이트단자로 수신하고, 드레인단자가 상기 풀-업 트랜지스터의 게이트에 연결되고 소오스단자가 접지전압에 연결된 엔모오스 트랜지스터임을 특징으로 하는 논리 레벨 천이회로.