KR100218336B1 - 레벨 시프터 - Google Patents

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Abstract

본 발명의 레벨시프터는, 입력단에 외부신호가 인가되며, 소스는 접지단자에 연결된 엔모스 트랜지스터(N11)와, 입력단에 상기 외부신호가 인버터(I11)를 통해 인가되며 소스는 접지단자에 연결된 엔모스 트랜지스터(N12)와, 상기 엔모스 트랜지스터(N11)의 드레인과 연결된 피모스 트랜지스터(P11)와, 상기 엔모스 트랜지스터(N12)의 드레인과 전원전압(Vpp)단 사이에 연결되며 게이트가 상기 엔모스 트랜지스터(N12)의 드레인과 전원전압(Vpp)단 사이에 연결되며 게이트가 상기 엔모스 트랜지스터(N11)의 드레인과 연결된 피모스 트랜지스터(P12)와, 드레인이 상기 전원전압(Vpp)단에 연결되고 소스는 상기 피모스 트랜지스터(P11)의 게이트 및 상기 엔모스 트랜지스터(N12)의 드레인과 연결되며 게이트에 외부신호가 인가되는 엔모스 트랜지스터(N13)와, 드레인이 전원전압(Vpp)단에 연결되고 소스는 상기 피모스 트랜지스터(P12)의 게이트 및 상기 엔모스 트랜지스터(N11)의 드레인과 연결되며 게이트에 상기 인버터(I11)의 출력신호가 인가되는 엔모스 트랜지스터(N14)를 포함하여 구성되며, 하이레벨로 전환하는 쪽에서의 풀업 피모스 트랜지스터가 한 개로만 되어있어 작은 피모스 트랜지스터의 사용이 가능하므로 레벨시프터의 레이아웃 면적을 감소시킬 수 있으며, 로우레벨로 전환하는 쪽에서의 풀업피모스 게이트가 문턱전압이 낮은 엔모스 트랜지스터에 의해 풀업능력이 저하되기 때문에 전환속도를 향상시킴과 아울러 전력소모를 줄일 수 있는 효과가 있다.

Description

레벨 시프터(level shifter)
본 발명은 레벨 시프터(level shifter)에 관한 것으로, 특히 전압변환속도를 개선하고 레이아웃(layout) 면적을 감소시킬 수 있는 레벨 시프터(level shifter)에 관한 것이다.
도1은 종래의 기술에 의한 레벨 시프터를 도시한 것으로, Vss와 Vdd 사이에서 변하는 입력신호(IN)를 받아들이는 입력단과, 결과전압을 출력하기 위한 출력단과, 높은 전압에 연결되어 있는 제1전압단과, 낮은 전압에 연결되는 제2전압단을 가지는 제1인버터(10)와, 상기 제1인버터(10)에 입력되는 입력신호(IN)를 인버터(I1)를 통해 입력으로 받아들이는 입력단과, 결과전압을 출력하는 출력단과, 높은 전압에 연결되는 제1전압단 및 낮은 전압에 연결된 제2전압단을 가지는 제2인버터(20)와, 게이트가 상기 제2인버터(20)의 출력단에 연결되고 드레인이 상기 제1인버터(10)의 제1전압단과 연결되며 소스는 전원전압(Vpp)단에 연결된 피모스 트랜지스터(P3)와, 게이트가 상기 제1인버터(10)의 출력단에 연결되고 드레인이 상기 제2인버터(20)의 제1전압단과 연결되며, 소스는 상기 피모스 트랜지스터(P3)와 동일하게 전원전압(Vpp)단에 연결된 피모스 트랜지스터(P4)로 구성된다.
상기 제1 및 제2인버터(10,20)는 각각 한 개의 피모스 트랜지스터(P1,P2)와 엔모스 트랜지스터(N1,N2)를 가지며, 각 인버터(10,20)의 피모스 트랜지스터(P1,P2)의 소스가 제1전압단이 되고, 엔모스 트랜지스터(N1,N2)의 소스가 제2전압단이 되며, 상기 제2인버터(20)의 출력을 레벨 시프트 출력으로 한다.
상기와 같이 구성된 종래의 레벨 시프터의 동작을 설명하면 다음과 같다.
먼저 레벨 시프팅하지 않은 상태에서는 상기 제1인버터(10)의 입력단에 Vss 전압이 인가되고 제2인버터(20)의 입력단에는 인버터(I1)를 통해 역신호인 Vdd 전압이 인가되며, 이에따라 상기 제2인버터(20)의 피모스 트랜지스터(P2)가 약하게 온되고 엔모스 트랜지스터(N2)는 완전 온되어, 상기 엔모스 트랜지스터(N2)의 풀다운(pull-down) 능력이 피모스 트랜지스터(P2)의 풀업(pull-up) 능력보다 크게 되어 출력이 Vss 레벨에 근접하게 된다.
그리고, 상기 제1인버터(10)는 엔모스 트랜지스터(N1)가 오프되고, 피모스 트랜지스터(P1)는 온되어 Vpp레벨을 출력시키게 되며, 피모스 트랜지스터(P4)는 그의 게이트에 상기 제1인버터(10)의 출력을 받아 오프상태로 되어 더 이상 상기 제2인버터(20)의 제1전압단에 전원을 공급하지 않게 되므로 상기 제2인버터(20)의 출력은 계속하여 Vss레벨을 유지하게 된다.
반면 상기 제1인버터(10)의 입력단에 Vdd전압이 인가되고 제2인버터(20)의 입력단에는 Vss가 인가되면 역으로 제1인버터(10)의 출력이 Vss 레벨에 근접하게 되고, 상기 제1인버터(10)의 출력을 게이트에 인가받은 피모스 트랜지스터(P4)가 온되어 제2인버터(20)의 제1전압단에 Vpp전압을 공급하게 된다.
그리고 상기 Vss레벨을 입력받은 제2인버터(20)의 엔모스 트랜지스터(N2)는 오프되고, 피모스 트랜지스터(P2)는 온되어 상기 제1전압단의 Vpp전압을 출력시키게 되며, 이에 따라 상기 Vpp 전압을 입력받은 피모스 트랜지스터(P3)가 오프되어 더 이상 상기 제1인버터(10)의 제1전압단에 Vpp전압을 공급하지 않게 되므로 상기 제1인버터(10)의 출력은 완전히 Vss 레벨이 되고 제2인버터(20)의 출력은 완전히 Vpp 레벨이 되게 한다.
즉, 상기 레벨 시프터는 로우 레벨의 Vdd 전압을 받아 하이 레벨의 Vpp 전압을 출력시킨다.
그러나 상기와 같이 종래의 레벨 시프터는, 구동능력이 작은 피모스 트랜지스터 P1과 P3가 직렬로 연결되고, 또한 피모스 트랜지스터 P2와 P4가 직렬로 연결되어 있기 때문에 충분한 구동능력을 갖추기 위해서는 상기 피모스 트랜지스터들을 크게 하여야 하므로 이를 사용하는 레벨 시프터의 레이아웃면적이 증가하게 되며, 또한 레벨 시프팅이 상기 피모스 트랜지스터 P2와 P4를 통해서만 이루어지기 때문에 동작속도가 느린 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 전압변환시 로우 레벨의 입력신호에 의해 풀업 트랜지스터의 온 저항을 크게 함으로써 변환속도가 빠르고 전류소모가 작으며 레이아웃 면적을 감소시킬 수 있는 레벨 시프터를 제공하는 것이다.
제1도는 종래의 기술에 의한 레벨 시프터(level shifter)의 회로도.
제2도는 본 발명의 제1실시예에 의한 레벨 시프터의 회로도.
제3도는 본 발명의 제2실시예에 의한 레벨 시프터의 회로도.
제4도는 본 발명의 제3실시예에 의한 레벨 시프터의 회로도.
제5도는 본 발명의 제4실시예에 의한 레벨 시프터의 회로도.
* 도면의 주요부분에 대한 부호의 설명
N11∼N14 : 엔모스 트랜지스터 P11∼P13 : 피모스 트랜지스터
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
도2는 본 발명에 의한 레벨 시프터의 제1실시예를 도시한 것으로, 입력단에는 Vss와 Vdd사이에서 변하는 외부입력신호(IN)가 인가되며, 드레인은 제1전압단에 연결되고 소스는 접지인 제2전압단에 연결되는 엔모스 트랜지스터(N11)와, 입력단에는 상기 엔모스 트랜지스터(N11)의 입력단에 인가되는 외부입력신호가 인버터(I11)를 통해 반전되어 인가되며 드레인은 제1전압단에 연결되고 소스는 접지인 제2전압단에 연결되는 엔모스 트랜지스터(N12)와, 상기 엔모스 트랜지스터(N11)의 제1전압단인 드레인과 전원전압(Vpp)단 사이에 연결되며 게이트가 상기 엔모스 트랜지스터(N12)의 제1전압단인 드레인과 연결된 피모스 트랜지스터(P11)와, 상기 엔모스 트랜지스터(N12)의 드레인과 전원전압(Vpp)단 사이에 연결되며 게이트가 엔모스 트랜지스터(N11)의 드레인과 연결된 피모스 트랜지스터(P12)와 , 드레인이 전원전압(Vpp)단에 연결되고 소스는 상기 피모스 트랜지스터(P11)의 게이트 및 상기 엔모스 트랜지스터(N12)의 드레인과 연결되며 게이트는 상기 엔모스 트랜지스터(N11)와 마찬가지로 외부입력신호(IN)가 인가되는 문턱전압(Vtln)이 낮은 엔모스 트랜지스터(N13)와, 드레인이 전원전압(Vpp)단에 연결되고 소스는 상기 피모스 트랜지스터(P12)의 게이트 및 상기 엔모스 트랜지스터(N11)의 드레인과 연결되며 게이트에는 상기 엔모스 트랜지스터(N12)와 마찬가지로 외부입력신호(IN)의 반전신호가 인가되는 문턱전압이 낮은 엔모스 트랜지스터(N14)로 구성되며, 상기 엔모스 트랜지스터(N12)의 드레인에서 전압변환 출력을 취한다.
상기 엔모스 트랜지스터(N13, N14)들은 외부입력신호(IN)를 받아 레벨 변환과정에서 엔모스 트랜지스터(N11)의 제1전압단 또는 엔모스 트랜지스터(N12)의 제1전압단의 초기전압을 상승시키거나 피모스 트랜지스터(P11, P12)의 풀업능력을 저하시킨다.
상기와 같이 구성된 본 발명에 의한 레벨 시프터의 동작방법을 살펴보면, 먼저 레벨 시프팅하지 않은 상태에서는 상기 엔모스 트랜지스터(N12)의 게이트에 인버터(I11)를 통해 Vdd전압이 인가되어 온됨으로써 제1전압단, 즉 드레인의 전압을 풀다운 시키며, 이때 상기 엔모스 트랜지스터(N14)도 온되어 Vdd-Vtln 전압을 상기 피모스 트랜지스터(P12)의 게이트와 엔모스 트랜지스터(N11)의 제1전압단에 전달한다.
상기 피모스 트랜지스터(P12)는 Vdd-Vtln 전압을 인가받은 풀업 능력이 상기 엔모스 트랜지스터(N12)의 풀다운 능력보다 저하되어 상기 엔모스 트랜지스터(N12)의 제1전압단이 Vss 레벨에 근접하게 되며, 엔모스 트랜지스터(N12)의 제1전압단의 출력을 받은 피모스 트랜지스터(P11)가 온되어 엔모스 트랜지스터(N11)의 제1전압단의 전압을 상기 Vdd-Vtln 전압에서 Vpp로 상승시킨다.
그리고, 외부입력신호(IN)로 Vss를 입력받은 엔모스 트랜지스터(N11, N13)를 오프되어 엔모스 트랜지스터(N11)의 제1전압단은 Vpp 레벨로 올라가고, 엔모스 트랜지스터(N12)의 제1전압단은 Vss 레벨로 되어 레벨시프터의 최종출력이 Vss 레벨을 유지하게 된다.
한편 외부 입력신호(IN)가 Vss에서 Vdd로 상승하며, 상기 엔모스 트랜지스터(N11, N13)가 온되어 피모스 트랜지스터(P1)의 게이트와 엔모스 트랜지스터(N12)의 제1전압단이 Vdd-Vtln으로 됨에 따라 상기 피모스 트랜지스터(P11)의 풀업 능력보다 엔모스 트랜지스터(N11)의 풀다운 능력이 강해지게 되며, 이에 따라 상기 엔모스 트랜지스터(N11)의 제1전압단은 Vss 레벨에 근접하게 된다.
그리고 외부로부터 Vss를 인가받은 엔모스 트랜지스터(N12, N14)은 오프되고, 엔모스 트랜지스터(N11)의 제1전압단의 Vss를 받은 피모스 트랜지스터(P12)는 온되어 상기 엔모스 트랜지스터(N12)의 제1전압단과 피모스 트랜지스터(P11)의 게이트 전압을 Vdd-Vtln에서 Vpp로 상승시키게 되며, 이에 따라 엔모스 트랜지스터(N11)의 제1전압이 완전히 Vss 레벨이 되고 엔모스 트랜지스터(N12)의 제1전압단은 Vpp 레벨로 된다.
이렇게 함으로써 레벨 시프터는 로우 레벨의 Vdd를 입력으로 받아 하이 레벨의 Vpp를 출력하는 것이다.
도3은 본 발명에 의한 레벨 시프터의 제2실시예를 도시한 것으로, 상기 제1실시예의 문턱전압이 낮은 엔모스 트랜지스터(N13, N14) 대신 일반적인 문턱전압을 가진 엔모스 트랜지스터(N23, N24)를 연결하였다.
도4는 본 발명에 의한 레벨 시프터의 제3실시예를 도시한 것으로, 풀업 능력을 저하시키기 위해 전원전압(Vpp)과 피모스 트랜지스터(P11)의 소스 사이에 연결되며 게이트에 상기 외부입력신호(IN)를 인가받은 피모스 트랜지스터(P33) 및 전원전압(Vpp)과 피모스 트랜지스터(P12) 사이에 연결되며 게이트에 상기 외부입력(IN)를 인버터(I11)를 통해 인가받는 피모스 트랜지스터(P34)를 더 연결하였다.
도5는 본 발명에 의한 레벨 시프터의 제4실시예를 도시한 것으로, 상기 제3실시예를 변형하여 외부입력신호(IN)를 게이트에 인가받는 피모스 트랜지스터(P43) 및 인버터(I11)의 출력신호를 게이트에 인가받는 피모스 트랜지스터(P44)를 피모스 트랜지스터(P11) 및 엔모스 트랜지스터(N11) 사이와, 피모스 트랜지스터(P12) 및 엔모스 트랜지스터(N12) 사이에 연결한 것이다.
상기 제3 및 제4 실시예의 경우 상기 문턱전압이 낮은 엔모스 트랜지스터 외에 외부입력신호를 직접 인가받는 피모스 트랜지스터가 연결되므로 레벨 전환시 풀업 능력을 더욱 확실하게 저하시킬 수 있다.
이상에서와 같이 본 발명에 의하면, 두 개의 피모스 트랜지스터가 직렬로 연결되어 있는 종래의 레벨 시프터와는 달리 하이 레벨로 전환하는 쪽에서의 풀업 피모스 트랜지스터가 한 개로만 되어있어 작은 피모스 트랜지스터의 사용인 가능하므로 레벨 시프터의 레이아웃 면적을 감소시킬 수 있으며, 로우 레벨로 전환하는 쪽에서의 풀업 피모스 게이트가 문턱전압이 낮은 엔모스 트랜지스터에 의해 풀업능력이 저하되기 때문에 전환속도를 향상시킴과 아울러 전력소모를 줄일 수 있는 효과가 있다.

Claims (4)

  1. 게이트에 외부입력신호를 인가받고 소스가 접지된 엔모스 트랜지스터(N11)와, 게이트에 상기 외부입력신호를 인버터(I11)를 통해 인가받고 소스가 접지된 엔모스 트랜지스터(N12)와, 상기 엔모스 트랜지스터(N11)의 드레인과 전원전압(Vpp) 사이에 연결되며 게이트가 상기 엔모스 트랜지스터(N12)의 드레인과 연결되 피모스 트랜지스터(P11)와, 상기 엔모스 트랜지스터(N12)의 드레인과 전원전압(Vpp)사이에 연결되며 게이트가 상기 엔모스 트랜지스터(N11)의 드레인과 연결된 피모스 트랜지스터(P12)와, 상기 피모스 트랜지스터(P11)의 게이트 및 상기 엔모스 트랜지스터(N12)의 드레인의 접속점과 상기 전원전압(Vpp)사이에 연결되며 게이트에 상기 외부입력신호를 인가받는 엔모스 트랜지스터(N13)와, 상기 피모스 트랜지스터(P12)의 게이트 및 상기 엔모스 트랜지스터(N11)의 드레인의 접속점과 상기 전원전압(Vpp)사이에 연결되며 게이트에 상기 인버터(I11)의 출력신호를 인가받는 엔모스 트랜지스터(N14)를 포함하여 구성된 것을 특징으로 하는 레벨시프터(level shifter).
  2. 제1항에 있어서, 상기 엔모스 트랜지스터(N13, N14)는 문턱전압이 낮은 것을 특징으로 하는 레벨시프터(level shifter).
  3. 제1항에 있어서, 상기 전원전압(Vpp)과 피모스 트랜지스터(P11)의 소스 사이에 상기 외부입력신호를 게이트에 입력받는 피모스 트랜지스터(P33)를 더 연결하고, 상기 전원전압(Vpp)과 피모스 트랜지스터(P12) 사이에 상기 인버터(I11)의 출력신호를 게이트에 입력받는 피모스 트랜지스터(P34)를 더 연결하여 구성된 것을 특징을 하는 레벨시프터(level shifter).
  4. 제1항에 있어서, 상기 피모스 트랜지스터(P11)와 엔모스 트랜지스터(N11) 사이에 상기 외부입력신호를 게이트에 입력받는 피모스 트랜지스터(P43)를 더 연결하고, 상기 피모스 트랜지스터(P12)와 엔모스 트랜지스터(N12) 사이에 상기 인버터(I11)의 출력신호를 게이트에 입력받는 피모스 트랜지스터(P44)를 더 연결하여 구성된 것을 특징을 하는 레벨시프터(level shifter).
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