DE19951129A1

DE19951129A1 - Schaltungsanordnung zum Wandeln eines Spannungspegels eines digitalen Signales

Info

Publication number: DE19951129A1
Application number: DE1999151129
Authority: DE
Inventors: Hartmut Ressel
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1999-10-23
Filing date: 1999-10-23
Publication date: 2001-04-26
Also published as: WO2001031791A1

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zum Wandeln eines Spannungspegels eines digitalen Signals von einem ersten Spannungspegel auf einen zweiten Spannungspegel. DOLLAR A Es ist vorgesehen, daß ein den höheren Spannungspegel (U¶2¶) aufweisender Eingangsanschluß (20) über eine entkoppelte Transistorschaltung mit Ausgangsanschlüssen (26) oder (28) verbindbar ist, wobei das Anliegen des Spannungspegels (U¶2¶) am Ausgangsanschluß (26) oder (28) abhängig ist vom Anliegen eines Low-Pegels oder High-Pegels des zu wandelnden digitalen Signals (14) an einem Eingangsanschluß (12).

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Wandeln eines Spannungspegels eines digitalen Signa les von einem ersten Spannungspegel auf einen zweiten Spannungspegel.

Stand der Technik

Bekannterweise werden digitale Signale als Pulsfolge einer zwischen zwei Spannungspegeln wechselnden Span nung bereitgestellt. Hierbei ist ein Low-Pegel, bei spielsweise bei 0 Volt, und ein High-Pegel, bei spielsweise bei 3 Volt, definiert. Für bestimmte An wendungsfälle ist es erforderlich, den Spannungspegel des High-Signales auf einen höheren Wert, von bei spielsweise 5 Volt bis 40 Volt, anzuheben. Hierzu werden sogenannte Pegelwandler (Pegelshifter) einge setzt, mittels denen der Spannungspegel des High- Signales anhebbar ist. Eine hierzu vorgesehene Schal tungsanordnung besitzt als Versorgungsspannung eine Spannung mit dem gewünschten höheren Spannungspegel und einen Eingang, an dem das digitale Signal mit dem niederen Spannungspegel anliegt. Eine sich hieraus ergebende Spannungsdifferenz liegt als Gate-Source- Spannung an einem Schalttransistor an. Zwangsläufig hat die Schaltungsanordnung Ruhestromaufnahme. Sollen mit dem Pegelwandler beispielsweise kapazitive Lasten mit schnellen Schaltzeiten, also schnellem Wechsel zwischen Low-Pegel und High-Pegel, am Eingangssignal geschaltet werden, ist ein entsprechend hoher Ruhestrom erforderlich.

Vorteile der Erfindung

Die erfindungsgemäße Schaltungsanordnung mit den im Anspruch 1 genannten Merkmalen bietet demgegenüber den Vorteil, daß ein Ruhestrom nicht benötigt wird. Dadurch, daß die Schaltungsanordnung sich gegenseitig entkoppelnde Schalttransistoren umfaßt, wobei ein den höheren Spannungspegel aufweisender Versorgungs anschluß über eine entkoppelte Transistorschaltung mit Ausgangsanschlüssen verbindbar ist, wobei das An liegen des Spannungspegels am Ausgangsanschluß ab hängig ist vom Anliegen eines Low-Pegels oder High- Pegels des zu wandelnden digitalen Signales, wird vorteilhaft erreicht, daß die Gate-Source-Spannung der Schalttransistoren nicht von der Spannungs differenz des niederen Eingangsspannungspegels und des zu erreichenden höheren Ausgangsspannungspegels beeinflußt ist. Durch die Entkopplung wird erreicht, daß nur im Umschaltmoment des Eingangssignales von Low-Pegel auf High-Pegel beziehungsweise umgekehrt eine dynamische Stromaufnahme erfolgt.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den in den Unteransprüchen genannten Merkmalen.

Zeichnungen

Die Erfindung wird nachfolgend in Ausführungsbeispie len anhand der zugehörigen Zeichnungen näher erläu tert. Es zeigen:

Fig. 1 eine Schaltungsanordnung zur Erhöhung eines Spannungspegels von 3 Volt auf 5 Volt und

Fig. 2 eine Schaltungsanordnung zur Erhöhung eines Spannungspegels von 3 Volt auf bis 40 Volt.

Beschreibung der Ausführungsbeispiele

Fig. 1 zeigt eine Schaltungsanordnung 10 zum Pegel wandeln eines an einem Eingangsanschluß 12 anliegen den digitalen Signales 14. Das digitale Signal 14 be steht aus einer Folge von Pulsen, deren Low-Pegel 0 Volt beträgt und deren High-Pegel 3 Volt beträgt. Ein weiterer Eingangsanschluß 16 ist mit Masse ver bunden. Ferner sind Eingangsanschlüsse 18 und 20 vor gesehen. Am Eingangsanschluß 18 liegt eine Spannung U₁ an, die der Spannungsversorgung eines Inverters 22 dient. Am Eingangsanschluß 20 liegt eine Spannung U₂ an, deren Spannungspegel dem Niveau entspricht, auf dem das digitale Signal 14 angehoben werden soll. Im Beispiel wird davon ausgegangen, daß die Spannung U₂ 5 Volt beträgt.

Der Eingangsanschluß 12 ist einerseits mit dem Inver ter 22 und andererseits mit Gateanschlüssen eines Transistors T₂ und eines Transistors T₆ verbunden. Der Sourceanschluß des Transistors T₂ liegt an Masse, während der Drainanschluß des Transistors T₂ mit dem Drainanschluß des Transistors T₆ und über einen In verter 24 mit einem Ausgangsanschluß 26 verbunden ist. Ein Ausgang des Inverters 22 ist mit Gate anschlüssen von Transistoren T₁ und T₅ verbunden. Der Sourceanschluß des Transistors T₁ liegt an Masse, während der Drainanschluß des Transistors T₁ mit dem Drainanschluß des Transistors T₅ und dem Gateanschluß eines Transistors T₄ verbunden ist. Der Drainanschluß des Transistors T₄ ist mit einem Sourceanschluß des Transistors T₆ verbunden. Ein Sourceanschluß des Transistors T₅ ist mit einem Drainanschluß des Tran sistors T₃ und dem Eingangsanschluß 20 verbunden. Der Eingangsanschluß 20 ist ferner mit einem Source anschluß des Transistors T₃ sowie einem Source anschluß des Transistors T₄ verbunden. Die Drain anschlüsse der Transistoren T₂ und T₆ sind weiterhin mit einem Ausgangsanschluß 28 verbunden.

Die Schaltungsanordnung 10 in Fig. 1 zeigt folgende Funktion:

Wenn am Eingangsanschluß 12 das digitale Signal 14 mit seinem High-Pegel (3 Volt) anliegt, wird der Transistor T₂ angesteuert, so daß dieser schließt (einschaltet). Hierdurch wird der Gateanschluß des Transistors T₃ mit Masse verbunden, so daß dieser ebenfalls einschaltet (schließt). Über den Inverter 22 wird gleichzeitig der Gateanschluß des Transistors T₅ angesteuert, so daß dieser ebenfalls einschaltet (schließt). Hierdurch wird die Drainspannung des Transistors T₁ auf die Spannung U₂ angehoben. Der Transistor T₁ sperrt jedoch, weil der Ausgang des Inverters 22 low ist. Gleichzeitig wird der Gate anschluß des Transistors T₄ angesteuert, so daß dieser sperrt. Hierdurch liegt am Ausgangsanschluß 28 durch den geschlossenen Transistor T₂ und den sperrenden Transistor T₄ das Spannungspotential des Masseanschlusses 16, also 0 Volt, an. Gleichzeitig wird der Inverter 24 mit diesem Spannungspotential angesteuert, wodurch dessen Versorgungsspannung U₂ (5 Volt) am Ausgangsanschluß 26 anliegt. Somit ergibt sich, daß bei anliegendem High-Pegel (3 Volt) am Eingangsanschluß 12 der Low-Pegel (0 Volt) am Ausgangsanschluß 28 und am Ausgangsanschluß 26 der High-Pegel (5 Volt) abgegriffen werden kann.

Wird der Eingangsanschluß 12 durch das digitale Si gnal 14 auf dessen Low-Pegel (0 Volt) gezogen, sperrt der Transistor T₂ durch die fehlende Ansteuerspan nung. Gleichzeitig wird der Transistor T₆ geschlossen (eingeschaltet). Am Ausgangsanschluß des Inverters 22 liegt bei einem Eingangspotential von 0 Volt dessen Versorgungsspannung von 3 Volt an. Hiermit wird der Gateanschluß des Transistors T₁ und der Gateanschluß des Transistors T₅ angesteuert. Der Transistor T₁ schließt hierdurch, so daß der Gateanschluß des Transistors T₄ auf Massepotential gezogen wird und dieser somit ebenfalls schließt. Über die geschlos senen Transistoren T₄ und T₆ liegt die Spannung U₂ am Gateanschluß des Transistors T₃ an, so daß dieser sperrt. Über die geschlossenen Transistoren T₄ und T₆ liegt die Spannung U₂ (5 Volt) am Ausgangsanschluß 28 und am Eingangsanschluß des Inverters 22 an. Hier durch wird der Ausgangsanschluß des Inverters 22 gegenüber seiner Versorgungsspannung negiert, so daß am Ausgangsanschluß 26 eine Spannung von 0 Volt an liegt. Somit wird klar, daß bei am Eingangsanschluß anliegendem Low-Pegel (0 Volt) des digitalen Signales 14 am Ausgangsanschluß 28 der High-Pegel (5 Volt) und am Ausgangsanschluß 26 der Low-Pegel (0 Volt) an liegt.

Die Transistoren T₆ beziehungsweise T₅ dienen je nach anliegendem High-Pegel beziehungsweise Low-Pegel am Eingangsanschluß 12 einer Querstrom-Reduzierung.

Fig. 2 zeigt eine abgewandelte Schaltungsanordnung 10, wobei gleiche Teile wie in Fig. 1 mit gleichen Bezugszeichen versehen und nicht nochmals erläutert sind. Die Schaltungsanordnung 10 ist so ausgelegt, daß eine Pegelwandlung des High-Pegels des Eingangs signales 14 von 3 Volt auf einen Spannungspegel U₂ von bis zu 40 Volt möglich ist.

Zusätzlich ist ein Eingangsanschluß 30 vorgesehen, an dem eine Eingangsspannung U₃ anliegt. Der Eingangs anschluß 30 ist mit Gateanschlüssen von Transistoren T₇ und T₈ verbunden. Der Drainanschluß des Tran sistors T₇ ist mit dem Ausgangsanschluß 28 und der Sourceanschluß des Transistors T₇ mit dem Gate anschluß des Transistors T₃ verbunden. Der Drain anschluß des Transistors T₈ ist mit dem Ausgangs anschluß 26 und der Sourceanschluß des Transistors T₈ mit dem Gateanschluß des Transistors T₄ verbunden.

Die Schaltungsanordnung 10 gemäß Fig. 2 zeigt fol gende Funktion:

Bei anliegendem Eingangssignal 14 mit seinem High- Pegel (3 Volt) wird der Transistor T₂ angesteuert und schließt. Hierdurch wird der Ausgangsanschluß 28 auf Masse gezogen, so daß dort der Low-Pegel (0 Volt) an liegt. Über den Inverter 22 wird der Transistor T₁ ausgeschaltet. Über die am Anschluß 30 anliegende Spannung U₃ werden die Transistoren T₇ und T₈ ange steuert, über die wiederum die Transistoren T₃ und T₄ angesteuert werden. Bei geschlossenem Transistor T₂ wird der Drainanschluß des Transistors T₇ auf Masse gezogen, so daß über den Transistor T₇ der Transistor T₃ eingeschaltet werden kann. Hierdurch wird der Eingangsanschluß 20, an dem die Spannung U₂ anliegt, über den geschlossenen Transistor T₃ mit dem Ausgangsanschluß 26 verbunden. Somit liegt bei am Eingangsanschluß 12 anliegendem High-Pegel von 3 Volt am Ausgangsanschluß 28 der Low-Pegel mit 0 Volt und am Ausgangsanschluß 26 der gewandelte High-Pegel mit der Spannung U₂, im Beispiel 40 Volt, an.

Liegt am Eingangsanschluß 12 das digitale Eingangs signal 14 mit seinem Low-Pegel (0 Volt) an, wird der Transistor T₂ gesperrt und über den Inverter 22 der Transistor T₁ mit der Spannung U₁ angesteuert und geschlossen. Somit ist der Ausgangsanschluß 26 über den geschlossenen Transistor T₁ mit dem Masseanschluß 26 verbunden, so daß an diesem der Low-Pegel (0 Volt) anliegt. Bei geschlossenem Transistor T₁ wird der Drainanschluß des Transistors T₈ gleichzeitig auf Masse gezogen. Hierdurch kann der Transistor T₈ durchsteuern und den Transistor T₄ einschalten. Hierdurch liegt über den geschlossenen Transistor T₄ die Spannung U₂ am Ausgangsanschluß 28 an (da T₂ offen). Es wird deutlich, daß durch Wechsel des Low- Pegels (0 Volt) und High-Pegels (3 Volt) des Ein gangssignales 14 der Low-Pegel (0 Volt) und der High- Pegel U₂, im Beispiel 40 Volt, zwischen den Aus gangsanschlüssen 26, 28 wechselt.

Die Transistoren T₇ und T₈ sind mit einer Spannung U₃ beaufschlagt, die sicherstellt, daß die maximale Gate-Source-Durchbruchspannung der Transistoren T₃ und T₄ nicht überschritten wird. Die Ansteuerspannung der Transistoren T₇ und T₈ ist somit abhängig von der am Eingangsanschluß 20 anliegenden Spannung U₂. Somit ergibt sich, daß die Spannung U₃ größer sein muß als eine Differenz aus der Spannung U₂ minus der maxima len Durchbruchspannung U_GS der Transistoren T₃ bezie hungsweise T₄ (U_GS = Durchbruchspannung zwischen Gate- und Sourceanschluß der Transistoren T₃ bezie hungsweise T₄). Die Spannung U₃ läßt sich aus der anliegenden Spannung U₂ durch einen Schaltungsbe standteil ableiten, der beispielsweise Zenerdioden und Widerstände umfaßt.

Die Schalttransistoren T₁, T₂, T₃, T₄, T₅, T₆, T₇ und T₈ sind in komplementärer MOS-Technik (CMOS-Technik) in einem Siliziumwafer strukturiert. Hierdurch läßt sich die Schaltungsanordnung mittels bekannter Ver fahrensschritte zur Herstellung integrierter Schal tungen in einfacher Weise herstellen.

Claims

1. Schaltungsanordnung zum Wandeln eines Spannungs pegels eines digitalen Signales von einem ersten Spannungspegel auf einen zweiten Spannungspegel, da durch gekennzeichnet, daß ein den höheren Spannungs pegel (U₂) aufweisender Eingangsanschluß (20) über eine entkoppelte Transistorschaltung mit Ausgangsan schlüssen (26) oder (28) verbindbar ist, wobei das Anliegen des Spannungspegels (U₂) am Ausgangsanschluß (26) oder (28) abhängig ist vom Anliegen eines Low- Pegels oder High-Pegels des zu wandelnden digitalen Signales (14) an einem Eingangsanschluß (12).

2. Schaltungsanordnung nach Anspruch 1, dadurch ge kennzeichnet, daß der Eingangsanschluß (20) über eine Reihenschaltung von Transistoren (T₄, T₆) mit dem Ausgangsanschluß (28) verbunden ist, und der Ein gangsanschluß (20) über die Reihenschaltung der Transistoren (T₄, T₆) und einen Inverter (24), dessen Versorgungsspannung (U₂) am Eingangsanschluß (20) abgegriffen wird, mit dem Ausgangsanschluß (26) verbunden ist.

3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Gatean schluß des Transistors (T₆) mit dem Eingangsanschluß (12) und ein Gateanschluß des Transistors (T₄) über eine Reihenschaltung von Transistoren (T₃, T₅) mit dem Eingangsanschluß (20) und über einen Transistor (T₁) mit einem Masseanschluß (16) verbunden ist, wobei die Gateanschlüsse der Transistoren (T₁, T₅) über ein am Eingangsanschluß (14) anliegendes in vertiertes Signal ansteuerbar sind.

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Ausgangs anschluß (26) über den Inverter (24) und einen Transistor (T₂) mit dem Masseanschluß (16) verbunden ist.

5. Schaltungsanordnung nach Anspruch 1, dadurch ge kennzeichnet, daß der Eingangsanschluß (20) über den Transistor (T₃) mit dem Ausgangsanschluß (26) und über den Transistor (T₄) mit dem Ausgangsanschluß (28) verbunden ist, wobei ein Gateanschluß des Tran sistors (T₃) über einen Transistor (T₇) mit dem Aus gangsanschluß (28) und ein Gateanschluß des Transi stors (T₄) über einen Transistor (T₈) mit dem Aus gangsanschluß (26) verbunden ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Ausgangsanschluß (28) über den Transistor (T₂) und der Ausgangsanschluß (26) über den Transistor (T₁) mit dem Masseanschluß (16) verbunden ist.

7. Schaltungsanordnung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, daß die Gateanschlüs se der Transistoren (T₇) und (T₈) mit einem Eingangs anschluß (30) verbunden sind, an dem eine Spannung (U₃) anliegt, die kleiner ist als eine Differenz der Spannungen (U₂) minus der maximalen Durchbruch spannung (U_GS) der Transistoren (T₃) und (T₄).

8. Schaltungsanordnung nach Anspruch 7, dadurch ge kennzeichnet, daß die Spannung (U₃) aus der Spannung (U₂) abgeleitet wird.