-
GEBIET DER ERFINDUNG
-
Die vorliegende Erfindung betrifft eine Schaltung zum Erfassen eines Kurzschlusszustands einer Last bei einem Aufbau, der einen energieversorgungsseitigen Transistor, der zwischen einer Energieversorgungsquelle und der Last angeschlossen ist, und einen masseseitigen Transistor aufweist, der zwischen der Last und der Masse angeschlossen ist, um die Last durch einen Zufuhrstrom zu der Last anzutreiben, und eine Anomalieüberwachungssignal-Erzeugungsschaltung zum Erzeugen eines Anomalieüberwachungssignals, dessen Ausgangszustand geändert wird, wenn ein Kurzschlusszustand von der Schaltung zum Erfassen des Kurzschlusszustands erfasst wird.
-
HINTERGRUND DER ERFINDUNG
-
Die Druckschrift
US 6317458B1 offenbart einen Treiber zur Erzeugung eines Pulsweitenmodulations(PWM)-Signals mit einer Vorrichtung zur Kurzschlussdetektion mittels zweier Stromspiegel. Hierbei hat der Treiber weiterhin eine Treiberkontrollvorrichtung zum Speichern diagnostischer Codes in einem Register, wenn ein unerwünschter elektrischer Zustand- wie beispielsweise ein Kurzschluss- erfasst wird.
-
Eine weitere herkömmliche Vorrichtung zur Kurzschlussdetektion mit zwei Stromspiegeln und einem Schmitt-Auslöser ist zudem aus der
US 20060082376A1 bekannt. Hierbei wird zum Erfassen eines Kurzschlusses der in einer erdfreien Stromquelle fließende Stromfluss direkt gemessen.
-
10 zeigt einen Aufbau einer Durchbruch-Erfassungsschaltung zum Erfassen eines Durchbruchs um eine Last in einer Ansteuerschaltung, welche in der
JP-A-2000-293201 offenbart ist. Als eine Last wird ein geschalteter Reluktanzmotor zum Ansteuern einer linearen Magnetspule angenommen, die zum Beispiel das Getriebe eines Fahrzeugs bildet. Der geschaltete Reluktanzmotor ist in einer Schaltung zum Ansteuern einer Phase (W Phase) in einem dreiphasigen Wicklungsdraht angeordnet. Eine energieversorgungsseitige Stromspiegelschaltung
1, eine L-Last
2, welche ein Wicklungsdraht eines Motors ist, und eine masseseitige Stromspiegelschaltung
3 sind zwischen der Energieversorgung und der Masse in Reihe geschaltet. Die Stromspiegelschaltung
1 ist durch zwei N-Kanal-FETs
1a und
1b gebildet und die Stromspiegelschaltung
3 ist durch zwei N-Kanal-FETs
3a und
3b gebildet.
-
Eine Sperrrichtungsdiode 4 ist zwischen der Energieversorgung und dem masseseitigen Anschluss der L-Last angeschlossen und eine Diode 5 ist gegenläufig zwischen der L-Last 2 und dem energieversorgungsseitigen Anschluss angeschlossen. Eine Steuerschaltung 6 gibt Gatesignale zu den FETs 1a, 1b der Stromspiegelschaltung 1 und den FETs 3a, 3b der Stromspiegelschaltung 3 aus, um diese FETs zu schalten. Die FETs sind an der Energieversorgungsseite und der Masseseite angeordnet, um der L-Last, wie es zuvor beschrieben ist, einen Strom unter Berücksichtigung einer Ausfallsicherheit zuzuführen, wenn irgendeiner der FETs kurzgeschlossen wird.
-
Widerstände 7 und 8 sind zwischen der Source des FET 1b und der L-Last 2 bzw. zwischen der Source des FET 3b und der Masse angeschlossen und Spannungsverstärker 9 und 10 sind zwischen beiden der jeweiligen Enden der Widerstände 7 bzw. 8 angeschlossen. Die Ausgangssignale der Spannungsverstärker 9 und 10 werden einer L-Durchbruch-Erfassungsschaltung 11 zugeführt und die L-Durchbruch-Erfassungsschaltung 11 bezieht sich auf die Ausgangssignale der Spannungsverstärker 9 und 10 und vergleicht diese zu Ausgabezeiten der Gatesignale der FETs 1a, 1b und der FETs 3a, 3b unter dem Steuern der Steuerschaltung 6, um einen Durchbruch, wie zum Beispiel einen unvollständigen Kurzschluss (einen sogenannte Schichtschluss) zu erfassen, der in der L-Last 2 oder dergleichen auftritt. Schaltungen, die den gleichen Aufbau aufweisen, sind bezüglich den anderen U, V-Phasen angeordnet.
-
Jedoch wird bei dem Verfahren, das in der
JP-A-2000-293201 offenbart ist, ein Strom, der in der L-Last
2 fließt, von den Widerständen
7 und
8 zu einer Spannung gewandelt und tritt daher ein Wandlungsfehler auf. Weiterhin wird die Anschlussspannung des Widerstands in einem Niederstrombereich verringert und gibt es daher ein Problem, dass es wahrscheinlich ist, dass bei einer Erfassungsgenauigkeit eine Streuung auftritt.
-
KURZFASSUNG DER ERFINDUNG
-
Die vorliegenden Erfindung ist im Hinblick auf die vorhergehende Situation geschaffen worden und weist eine Aufgabe auf, eine Erfassungsschaltung, welche einen Kurzschluss, der in einer Last auftritt, mit einer hohen Genauigkeit erfassen kann, und eine Anomalieüberwachungssignal-Erzeugungsschaltung zu schaffen, welche sicher den Ausgangszustand eines Anomalieüberwachungssignals ändern kann, wenn der Kurzschlusszustand erfasst wird.
-
Diese Aufgabe wird hinsichtlich der Erfassungsschaltung mit den in Anspruch 1 und hinsichtlich der Anomalieüberwachungssignal-Erzeugungsschaltung mit den in Anspruch 7 angegebenen Maßnahmen gelöst.
-
Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.
-
In einer Kurzschluss-Erfassungsschaltung gemäß einem ersten Aspekt sind erste und zweite Erfassungstransistoren angeordnet, um Spiegelpaare mit energieversorgungsseitigen und masseseitigen Transistoren zum Ansteuern einer Last auszubilden. Eine erste bzw. zweite Stromspiegelschaltung ist durch ein Paar von Transistoren zum Fließen von dritten und vierten Strömen, die dem gespiegelten Strom eines ersten Stroms, der in einem ersten Erfassungstransistor fließt, und dem gespiegelten Strom eines zweiten Stroms, der in einem zweiten Erfassungstransistor fließt, entsprechen, und die erstere Stromspiegelschaltung wird derart festgelegt, dass das Stromverhältnis der Seite des ersten Stroms groß ist, während die letztere Stromspiegelschaltung derart festgelegt ist, dass das Stromverhältnis der Seite des zweiten Stroms groß ist.
-
Ein erster Bewertungstransistor ist mit der Seite des ersten Stroms der ersten Stromspiegelschaltung verbunden und er wird leitend, wenn der erste Strom größer als der zweite Strom ist. Ein zweiter Bewertungstransistor ist mit der Seite des zweiten Stroms der zweiten Stromspiegelschaltung verbunden und wird leitend, wenn der zweite Strom größer als der erste Strom ist. Das heißt, der erste Bewertungstransistor wird leitend, wenn der Strom, der an der Energieversorgungsseite der Last fließt, größer als der Strom ist, der an der Masseseite fließt, und der zweite Bewertungstransistor wird leitend, wenn der Strom, der an der Masseseite der Last fließt, größer als der Strom ist, der an der Energieversorgungsseite fließt. Demgemäß kann auf der Grundlage der Amplitudenbeziehung zwischen den Strömen, die in den Transistoren fließen, die das Spiegelpaar bilden, ohne ein Wandeln des Laststroms zu der Spannung anders als im Stand der Technik erfasst werden, ob die Last in den Kurzschlusszustand fällt. Deshalb wird anders als bei dem herkömmlichen Aufbau kein Fehler auf die Spannungswandlung auferlegt, wobei das Erfassen mit einer höheren Genauigkeit durchgeführt werden kann. Das Erfassen kann ebenso in einem Niederstrombereich mit einer hohen Genauigkeit durchgeführt werden.
-
In einer Kurzschluss-Erfassungsschaltung gemäß einem zweiten Aspekt wird das Erfassen des Kurzschlusszustands durch die folgende Wirkung ausgeführt. Weiterhin stellt in der folgenden Beschreibung der Haupttransistor, der die Stromspiegelschaltung bildet, einen Transistor dar, dessen Steueranschluss mit dem Ausgangsanschluss von ihm verbunden ist (zum Beispiel ist in dem Fall eines Bipolartransistors die Basis von diesem mit dem Kollektor von diesem verbunden), und der Unterstützungstransistor stellt einen Transistor dar, der mit dem Haupttransistor gepaart ist.
-
Wenn der erste Strom und der zweite Strom das gleiche Stromverhältnis aufweisen, ist der Strom, der durch die ersten und zweiten Unterstützungstransistoren der dritten Stromspiegelschaltung fließt, gleich dem Strom, der durch die ersten und zweiten Unterstützungstransistoren der vierten Stromspiegelschaltung fließt. Demgemäß fließt der gleiche Strombetrag durch die Haupt- und Unterstützungstransistoren der ersten und zweiten Stromspiegelschaltungen, wobei jedoch der betreffende Strombetrag durch den Transistor geregelt wird, der ein kleineres Stromverhältnis aufweist.
-
Wenn der erste Strom geringfügig größer als der zweite Strom ist, fließt in der ersten Stromspiegelschaltung der große Strom, der größer als der Strom ist, der in dem Haupttransistor fließt, in den Unterstützungstransistor, dessen Stromverhältnis auf einen großen Wert festgelegt ist. Gleichzeitig wird der erste Bewertungstransistor durch den erhöhten Betrag des Stroms leitend und wird daher ein Auftreten des Kurzschlusszustands an der Energieversorgungsseite der Last erfasst.
-
Weiterhin fließt, wenn der zweite Strom geringfügig größer als der erste Strom ist, in der zweiten Stromspiegelschaltung der größere Strom als der Strom, der in dem Haupttransistor fließt, in den Unterstützungstransistor, dessen Stromverhältnis auf einen großen Wert festgelegt ist. Gleichzeitig wird der zweite Bewertungstransistor durch den erhöhten Betrag des Stroms leitend und wird daher ein Auftreten des Kurzschlusszustands an der Masseleitung der Last erfasst.
-
In der Kurzschluss-Erfassungsschaltung gemäß einem dritten Aspekt sind die Dioden in der Durchlassrichtung zu den Steueranschlüssen der Transistoren an der Energieversorgungsseite und der Masseseite in Verbindung mit dem Aufbau eingefügt, dass die Haupttransistoren der dritten und vierten Stromspiegelschaltungen an der Masseseite der ersten und zweiten Erfassungstransistoren eingefügt sind, wobei die Ausgeglichenheit der Spannungen, die an die Steueranschlüsse der Transistoren an der Energieversorgungsseite und der Masseseite angelegt werden, eingestellt werden können.
-
In einer Kurzschluss-Erfassungsschaltung gemäß einem vierten Aspekt ist der Aufbau der ersten und zweiten Stromspiegelschaltungen der gleiche wie der des zweiten Aspekts. Jedoch ist die dritte Stromspiegelschaltung von dem zweiten Aspekt darin verschieden, dass der gemeinsame Anschluss durch den Widerstand an Masse angeschlossen ist. Die vierte Stromspiegelschaltung ist darin verschieden, dass der Haupttransistor an die Energieversorgungsseite des zweiten Erfassungstransistors angeschlossen ist. Der erste Operationsverstärker ist derart angeschlossen, dass eine Rückkopplung durch den Haupttransistor an die Seite des invertierenden Eingangsanschlusses davon angelegt wird, der die dritte Stromspiegelschaltung bildet, wodurch ihre Eingangsanschlüsse auf einen virtuellen Kurzschluss festgelegt sind. Demgemäß werden die Masseseitenpotentiale des energieversorgungsseitigen Transistors und des ersten Erfassungstransistors derart eingestellt, dass sie zueinander gleich sind, und werden die Spiegelströme der Stromspiegelschaltungen, die durch den energieversorgungsseitigen Transistor und den ersten Erfassungstransistor aufgebaut sind, gleich zueinander.
-
Auf eine ähnliche Weise ist der zweite Operationsverstärker ebenso derart angeschlossen, dass eine Rückkopplung durch den Haupttransistor an den invertierenden Eingangsanschluss davon angelegt wird, der die fünfte Stromspiegelschaltung bildet, wodurch die Einstellung derart durchgeführt wird, dass die energieversorgungsseitigen Potentiale des masseseitigen Transistors und des zweiten Erfassungstransistors gleich zueinander sind, und die Spiegelströme der Stromspiegelschaltungen, die durch die beiden Transistoren aufgebaut sind, gleich zueinander sind.
-
Bezüglich der Erfassungswirkung des Kurzschlusszustands wird im Wesentlichen das Gleiche, wie es bezüglich des zweiten Aspekts beschrieben worden ist, an der Energieversorgungsseite angewendet. Bezüglich der Masseseite wird das Gleiche, wie es bezüglich des zweiten Aspekts beschrieben worden ist, ebenso ausgenommen dessen angewendet, dass dann, wenn der zweite Strom geringfügig größer als der erste Strom ist, der größere Strom als der Strom, der durch die fünften und vierten Stromspiegelschaltungen fließt, in den Unterstützungstransistor fließt, dessen Stromverhältnis in der zweiten Stromspiegelschaltung auf einen großen Wert festgelegt ist.
-
Gemäß der Kurzschluss-Erfassungsschaltung eines fünften Aspekts ist die erste Diode zwischen der Masseseite des ersten Erfassungstransistors und dem Haupttransistor der dritten Stromspiegelschaltung eingefügt. Das heißt, wenn ein Strom I durch den ersten Erfassungstransistor fließt, tritt ein Spannungsabfall VD (= RI) in Übereinstimmung mit einem Durchlasswiderstand R des betroffenen Transistors auf. Gleichzeitig ist das Potential V0 des Ausgangsanschlusses des ersten Operationsverstärkers durch V0 = VB – VD – VF festgelegt, wenn die Energieversorgungsspannung durch VB dargestellt ist und die Übergangsspannung des Haupttransistors der dritten Stromspiegelschaltung durch VF festgelegt ist, und es ist erforderlich, dass der erste Operationsverstärker die Spannung V0 ausgibt. Das heißt, wenn der Strom I klein ist, muss der erste Operationsverstärker eine hohe Spannung V0 ausgeben.
-
Deshalb kann durch Anschließen der ersten Diode, wie es zuvor beschrieben worden ist, der Ausgangsspannungspegel des ersten Operationsverstärkers um den Betrag verringert werden, der der Durchlassspannung entspricht, und sie kann derart eingestellt werden, dass sie an der Seite der oberen Grenze nicht gesättigt ist.
-
Weiterhin kann durch Erhöhen des Ausgangsspannungsbereichs des zweiten Operationsverstärkers, dass er um den Betrag, der der Durchlassspannung entspricht, größer als die Masseseite ist, die zweite Diode derart eingestellt werden, dass die Ausgangsspannung an der Seite der unteren Grenze nicht gesättigt ist.
-
Gemäß einer Kurzschluss-Erfassungsschaltung eines sechsten Aspekts wird ein einen Versatz einstellendes Widerstandselement zwischen dem Ausgangsanschluss des ersten bzw. zweiten Operationsverstärkers und der Energieversorgungsquelle bzw. der Masse eingefügt, und durch zweckmäßiges Einstellen des Widerstandswerts des Widerstandselements kann ein Versatz, welcher in dem Spannungspegel des Ausgangssignals des ersten bzw. zweiten Operationsverstärkers auftreten würde, auf der Grundlage der Änderung des Laststroms überwunden werden.
-
Gemäß einer Anomalieüberwachungssignal-Erzeugungsschaltung eines siebten Aspekts erzeugen der erste oder zweite Bewertungstransistor der Kurzschluss-Erfassungsschaltung von einem der ersten bis sechsten Aspekte ein Anomalieüberwachungssignal, dessen Ausgangszustand geändert wird. In diesem Fall wird eine vorbestimmte Verzögerungszeit an der logischen Addition der Spannungssignale angewendet, welche sich in Verbindung mit dem Leiten der ersten bzw. zweiten Bewertungstransistoren ändern, und dann in die Verriegelungsschaltung eingegeben. Gleichzeitig führt die Verriegelungsschaltung einen Verriegelungsvorgang in Übereinstimmung mit einer Pegeländerung eines Signals, das synchron zum dem Ausgangszeitpunkt eines Steuerungssignals ist, zum Leiten von irgendeinem der energieversorgungsseitigen und masseseitigen Transistoren aus. Das Signal, das von der Verriegelungsschaltung verriegelt wird, und ein synchrones Signal werden einem logischen Produkt unterzogen, um das Anomalieüberwachungssignal zu erzeugen und auszugeben.
-
Das heißt, die Änderung des Spannungssignals, die auftritt, wenn der Kurzschluss erfasst wird, tritt im Wesentlichen synchron zu dem Ausgabezeitpunkt des Steuersignals auf und dann, wenn der Zeitpunkt der Signaländerung geringfügig geändert wird, kann die Änderung des Spannungssignals zu dem Zeitpunkt sicher erfasst werden, zu dem sich der Pegel des Steuersignals an der Seite des hinteren Endes ändert. Demgemäß kann dann, wenn der Verriegelungsvorgang mit der Pegeländerung des Signals, das synchron zu dem Steuersignal ist, als ein Trigger ausgeführt wird, der Zustand, dass sich das Spannungssignal ändert, gehalten werden. Durch Ändern des Ausgangszustands des Anomalieüberwachungssignals auf der Grundlage des Haltens des vorhergehenden Zustands kann das Erfassen des Kurzschlusses sicher wiedergegeben werden.
-
Die ”logische Addition” und das ”logische Produkt”, die hier und nachstehend beschrieben werden, werden unberücksichtigt einer positiven oder negativen Logik bezüglich den Eingangs-/Ausgangssignalen angewendet.
-
Gemäß einer Anomalieüberwachungssignal-Erzeugungsschaltung eines achten Aspekts ist die Verriegelungsschaltung durch eine Bipolartransistorlogik aufgebaut. Das heißt, wenn die Kurzschluss-Erfassungsschaltung durch ein Bipolarverfahren aufgebaut wird, ist es bevorzugt, dass die Anomalieüberwachungssignal-Erzeugungsschaltung durch das gleiche Verfahren aufgebaut wird. In diesem Fall ist es bevorzugt, ein bei einer Flanke triggerndes D-Flipflop zu verwenden. Jedoch ist das bei einer Flanke triggernde D-Flipflop normalerweise durch eine CMOS-Logik aufgebaut und kann lediglich ein bei einem Pegel triggerndes D-Flipflop durch die Bipolartransistorlogik aufgebaut sein.
-
Deshalb wird, wenn das synchrone Signal und die Umkehr des Signalpegels von diesem einem logischen Produkt unterzogen werden, eine Periode, für welche beide der Signalpegel davon zueinander gleich sind, in Übereinstimmung mit der Verzögerungszeitdifferenz geringfügig erzeugt, die an der Seite der invertierenden Schaltung angewendet wird, so dass das Signal des logischen Produkts für lediglich die geringfügige Periode ”wahr” wird. Demgemäß kann das Ausführen des Verriegelungsvorgangs mit dem Pegel des Signals als einen Trigger ein Pseudo-Flankentriggervorgang realisiert werden.
-
Gemäß einer Anomalieüberwachungssignal-Erzeugungsschaltung eines neunten Aspekts sind eine ungerade Anzahl von drei oder mehr Invertergattern zueinander in Reihe geschaltet, um die Anomalieüberwachungssignal-Erzeugungsschaltung aufzubauen. Die Betriebsgeschwindigkeit des Transistors, der das Invertergatter bildet, das an der letzten Stufe angeordnet ist, wird derart festgelegt, dass sie niedriger als die Betriebsgeschwindigkeit der anderen Transistoren ist. Bei diesem Aufbau ist aufgrund der Differenz der Betriebsgeschwindigkeit zwischen den Transistoren die Gatterverzögerungszeit, die ausgeübt wird, wenn der Signalpegel von niedrig zu hoch invertiert wird, länger als die Gatterverzögerungszeit, die ausgeübt wird, wenn der Signalpegel von hoch zu niedrig invertiert wird. Demgemäß kann, wenn es erforderlich ist, ein gewisses Maß einer Verzögerungszeit auszuüben, um einen einmaligen Impuls, der eine vorbestimmte Breite aufweist, zum Triggern des D-Flipflops bei dem Zeitpunkt der Signaländerung an der Seite des hinteren Endes des Steuersignals oder des synchronen Signals zu erzeugen, die Verbindungsstufenanzahl der Invertergatter verringert werden.
-
KURZE BESCHREIBUNG DER ZEICHNUNG
-
Die vorliegende Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.
-
Es zeigt:
-
1 ein erstes Ausführungsform und eine Darstellung eines elektrischen Aufbaus einer Kurzschluss-Erfassungsschaltung;
-
2 ein zweites Ausführungsbeispiel, das 1 entspricht;
-
3 ein drittes Ausführungsbeispiel und eine Darstellung eines Hauptteils von 1 in dem ersten Ausführungsbeispiel und eine Anomalieüberwachungssignal-Erzeugungsschaltung;
-
4 ein Zeitablaufsdiagramm des Schaltungsbetriebs der Anomalieüberwachungssignal-Erzeugungsschaltung;
-
5 eine Darstellung einer Anomalieüberwachungssignal-Erzeugungsschaltung, die durch Verbessern des Aufbaus in 3 erzielt wird;
-
6 eine Darstellung des Aufbaus einer Verriegelungsschaltung;
-
7 eine Darstellung des Aufbaus der Verriegelungsschaltung bezüglich einem Transistorpegel;
-
8 ein Zeitablaufsdiagramm des Betriebs der Verriegelungsschaltung;
-
9 ein 4 entsprechendes Diagramm; und
-
10 eine Vorrichtung im Stand der Technik.
-
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
-
Ausführungsbeispiele der vorliegenden Erfindung werden unter Bezugnahme auf die Darstellungen erläutert. Es ist jedoch anzumerken, dass die vorliegende Erfindung mitnichten auf diese Ausführungsbeispiele beschränkt ist. Weiterhin kann das technische Konzept der vorliegenden Erfindung natürlich ebenso unter Verwendung von anderen allgemein bekannten Technologien realisiert werden.
-
Nachstehend erfolgt die Beschreibung eines ersten Ausführungsbeispiels der vorliegenden Erfindung.
-
Ein erstes Ausführungsbeispiel der vorliegenden Erfindung wird im weiteren Verlauf unter Bezugnahme auf 1 beschrieben. Die gleichen Teile wie in 3 sind durch die gleichen Bezugszeichen dargestellt, und die Beschreibung von diesen wird weggelassen. Lediglich der unterschiedliche Abschnitt wird hier im weiteren Verlauf erläutert. Die Kollektoren von vier PNP-Transistoren 22a, 22b, 23a, 23b sind mit einer Energieversorgungsleitung 21 bzw. jeweiligen Paaren, die Stromspiegelschaltungen 22 und 23 (die erste Stromspiegelschaltung, die zweite Stromspiegelschaltung) bilden, verbunden.
-
Die Basen der Transistoren 22a (Haupttransistor), 22b (Unterstützungstransistor) sind gemeinsam miteinander verbunden und sind über ein Widerstandselement 24 ebenso mit der Energieversorgungsleitung 21 verbunden. Weiterhin sind sie über ein Widerstandselement 25 mit dem Emitter eines PNP-Transistors 26 verbunden. Die Basis des Transistors 26 ist mit dem Kollektor des Transistors 22b verbunden und der Kollektor des Transistors 26 ist mit einer Masseleitung 27 verbunden. Der Emitter des PNP-Transistors (erster Bewertungstransistor) ist mit der Energieversorgungsleitung verbunden, die Basis des PNP-Transistors 28 ist mit dem Kollektor des Transistors 22a verbunden und der Kollektor des PNP-Transistors 28 ist über Widerstandselemente 29 und 30 mit der Masseleitung 27 verbunden. Das Emitterflächenverhältnis der Transistoren 22a, 22b wird auf 10:9 festgelegt (zum Beispiel sind diese äquivalent zu dem Aufbau, bei dem zehn Transistoren zueinander parallel geschaltet sind, und dem Aufbau, bei dem neun Transistoren zueinander parallel geschaltet sind. Wie es später im Detail beschrieben wird, wird, wenn der Spiegelstrom, der in der Spiegelschaltung 22 fließt, durch den Transistor 22b geregelt wird, der ein kleineres Emitterflächenverhältnis aufweist, der Transistor 28 derart festgelegt, dass er nicht leitet.
-
Weiterhin sind Widerstandselemente 31 und 32, PNP-Transistoren 33 und 34 und Widerstandselemente 35 und 36 auf der Seite der Stromspiegelschaltung 23 derart angeordnet, dass sie zu den Widerstandselementen 24 und 25, den PNP-Transistoren 26 und 28 bzw. den Widerstandselementen 29 und 30 symmetrisch sind. Das Emitterflächenverhältnis der Transistoren 23a, 23b ist auf 9:10 festgelegt. Wie in dem Fall der Stromspiegelschaltung 22 wird, wenn der Spiegelstrom, der in der Spiegelschaltung 23 fließt, durch den Transistor 23 geregelt wird, der ein kleineres Emitterflächenverhältnis aufweist, der Transistor 34 (zweite Bewertungstransistor) derart festgelegt, dass er nicht leitet.
-
Eine Stromspiegelschaltung 37 (dritte Stromspiegelschaltung), die durch drei NPN-Transistoren 37a, 37b und 37c gebildet ist, ist an der Masseseite (Sourceseite) des FET 1b (ersten Erfassungstransistors) angeordnet. Das heißt, die Basen der drei Transistoren 37a, 37b und 37c sind gemeinsam mit dem Kollektor des Transistors 37a (Haupttransistors) verbunden. Der Kollektor des Transistors 37a ist mit der Source des FET 1b verbunden und der Kollektor des Transistors 37b (ersten Unterstützungstransistors) ist über ein Widerstandselement 38 mit dem Kollektor des Transistors 22a verbunden. Der Kollektor des Transistors 37c (zweiten Unterstützungstransistors) ist über ein Widerstandselement 39 mit dem Kollektor des Transistors 22a verbunden. Die Emitter der Transistoren 37a, 37b, 37c sind gemeinsam mit der Source des FET 1a verbunden.
-
Weiterhin ist eine Stromspiegelschaltung (vierte Stromspiegelschaltung), die durch drei NPN-Transistoren 40a, 40b und 40c aufgebaut ist, an der Masseseite (Sourceseite) des FET 3b (zweiten Erfassungstransistors) angeordnet. Das heißt, die Basen der drei Transistoren 40a, 40b, 40c sind gemeinsam mit dem Kollektor des Transistors 40a (Haupttransistors) verbunden. Der Kollektor des Transistors 40a ist mit der Source des FET 3b verbunden, und der Kollektor des Transistors 40b (ersten Unterstützungstransistors) ist über ein Widerstandselement 41 mit dem Kollektor des Transistors 22b verbunden. Der Kollektor eines Transistors 40c (zweiten Unterstützungstransistors) ist über ein Widerstandselement 42 mit dem Kollektor des Transistors 22b verbunden. Die Emitter der Transistoren 40a, 40b, 40c sind gemeinsam an die Masseleitung 37 angeschlossen.
-
Die zwei Eingangsanschlüsse einer L-Durchbruch-Erfassungsschaltung 43, die die L-Durchbruch-Erfassungsschaltung 11 ersetzt, sind mit einem gemeinsamen Verbindungspunkt der Widerstandselemente 29 und 30 bzw. einem gemeinsamen Verbindungspunkt der Widerstandselemente 35 und 36 verbunden. Die L-Durchbruch-Erfassungsschaltung 43 erfasst einen Durchbruchzustand, der an der Seite der Energieversorgung bzw. der Masseleitung aufgrund einer Potentialänderung von jedem gemeinsamen Verbindungspunkt auftritt.
-
Die L-Durchbruch-Erfassungsschaltung gibt ein Durchbruchbetriebsartensignal zu der Steuerschaltung 6 aus, wenn der Durchbruchzustand erfasst wird. Wenn erfasst wird, dass das Durchbruchbetriebsartensignal ausgegeben wird, schaltet die Steuerschaltung 6 die FETs 1a und 1b, 3a und 3b aus, um das Ansteuern der Last 2 zu stoppen. Durchlassrichtungsdioden 44 und 45 sind zwischen dem Ausgangsanschluss der Steuerschaltung 6 und dem Gate eines FET 1a (energieversorgungsseitigen Transistors) und zwischen dem Ausgangsanschluss der Steuerschaltung 6 und dem Gate des FET 3a (masseseitigen Transistors) angeschlossen. Die vorhergehenden Elemente bilden die Durchbruch-Erfassungsschaltung 46a.
-
Bei dem vorhergehenden Aufbau sind die Transistoren 26 und 33 zum Korrigieren des Basisstroms derart angeordnet, dass sich das Spiegelverhältnis (auf der Grundlage des Emitterflächenverhältnisses) in den Stromspiegelschaltungen 22 und 23 einem Idealwert annähert.
-
Als Nächstes wird die Funktionsweise dieses Ausführungsbeispiels beschrieben. Wenn der Schaltungsbetrieb normal ist, sind die Beträge von Strömen, die in den FETs 1a, 3a an der Energieversorgungsseite und Masseseite der L-Last 2 fließen, zueinander gleich, und daher sind die Beträge von Strömen (ersten und zweiten Strömen), die in den FETs 1b, 3b fließen, welche die vorhergehenden Ströme spiegeln, zueinander gleich. Der gleiche Betrag eines Stroms fließt in den Transistoren 22a und 22b, die die Stromspiegelschaltung 22 bilden, über den Transistor 37b der Stromspiegelschaltung 37 und den Transistor 40b der Stromspiegelschaltung 40. Weiterhin fließt ebenso der gleiche Betrag eines Stroms in den Transistoren 23a und 23b, die die Stromspiegelschaltung 23 bilden, über den Transistor 37c der Stromspiegelschaltung 37 und den Transistor 40c der Stromspiegelschaltung 40.
-
Gleichzeitig wird der gleiche Betrag eines Spiegelstroms, der in den Stromspiegelschaltungen 22 und 23 fließt, durch die Transistoren 22b und 23b geregelt, deren Emitterflächenverhältnisse derart festgelegt sind, dass sie kleiner sind, und daher sind die Transistoren 28 und 34 nicht leitend. Demgemäß sind die Eingangsanschlusspegel der L-Durchbruch-Erfassungsschaltung 43 auf einen niedrigen Pegel festgelegt.
-
Es wird angenommen, dass sich der Strom, der in der Energieversorgungsseite der L-Last 2 aufgrund eines Auftretens eines Kurzschlusszustands fließt, derart erhöht, dass er größer als der Strom ist, der an der Masseseite fließt, und daher die Erhöhungsrate 10% überschreitet. In diesem Fall erhöht sich der Spiegelstrom, der in der Stromspiegelschaltung 37 fließt, ebenso über 10% und daher fließt ein großer Strom, welcher über 10% bezüglich der Seite des Transistors 22b ist, in den Transistor 22a, dessen Stromverhältnis in der Stromspiegelschaltung 22 auf einen großen Wert festgelegt ist. Gleichzeitig wird der Transistor 28 durch die Erhöhung des Stroms leitend gemacht, so dass ein Strom in die Widerstandselemente 29 und 30 fließt und sich lediglich der Eingangsanschlusspegel, der der L-Durchbruch-Erfassungsschaltung 43 entspricht, zu einem hohen Pegel ändert. Demgemäß kann die L-Durchbruch-Erfassungsschaltung 43 ein Auftreten eines Kurzschlusszustands an der Energieversorgungsseite der L-Last 2 erfassen.
-
Weiterhin wird es angenommen, dass sich der Strom, der zu der Masseseite der L-Last 2 fließt, aufgrund eines Auftretens eines Kurzschlusszustands auf einen Wert erhöht, der größer als der Strom ist, der zu der Energieversorgungsseite fließt, und die Erhöhungsrate über 10% ist. In diesem Fall erhöht sich der Spiegelstrom, der in der Stromspiegelschaltung 40 fließt, über 10% und fließt daher ein großer Strom, welcher bezüglich der Seite des Transistors 23a über 10% ist, in den Transistor 23b, dessen Stromverhältnis in der Stromspiegelschaltung 23 auf einen großen Wert festgelegt ist. Gleichzeitig wird der Transistor 34 durch die Erhöhung des Stroms leitend gemacht, so dass ein Strom in die Widerstandselemente 35 und 36 fließt und sich lediglich der Eingangsanschlusspegel, der der L-Durchbruch-Erfassungsschaltung 43 entspricht, zu einem hohen Pegel ändert. Demgemäß kann die L-Durchbruch-Erfassungsschaltung 43 ein Auftreten eines Kurzschlusszustands an der Masseseite der L-Last 2 erfassen.
-
Wie es zuvor beschrieben worden ist, sind gemäß diesem Ausführungsbeispiel, um die L-Last 2 anzusteuern, FETs 1b und 3b derart angeordnet, dass sie Spiegelpaare mit FETs 1a und 3a ausbilden, die an der Energieversorgungsseite bzw. der Masseseite angeordnet sind, und die Stromspiegelschaltungen 22 und 23 sind dazu ausgelegt, dass die Ströme, die den gespiegelten Strömen der ersten und zweiten Ströme entsprechen, die in den FETs 1b und 3b fließen, dadurch fließen. In der ersteren Stromspiegelschaltung wird das Emitterflächenverhältnis der Transistoren 22a und 22b derart festgelegt, dass das Stromverhältnis an der Seite des ersten Stroms groß ist, und in der letzteren Stromspiegelschaltung wird das Emitterflächenverhältnis der Transistoren 23a und 23b derart festgelegt, dass das Stromverhältnis an der Seite des zweiten Stroms groß ist.
-
Wenn der erste Strom um eine Erhöhungsrate von mehr als 10% größer als der zweite Strom ist, wird der Strom, der durch die Stromspiegelschaltung 37 in den Transistor 22a fließt, derart erhöht, dass der Transistor 28 leitend gemacht wird. Wenn der zweite Strom um eine Erhöhungsrate von mehr als 10% größer als der erste Strom ist, wird der Strom, der durch die Stromspiegelschaltung 40 in dem Transistor 23b fließt, derart erhöht, dass der Transistor 34 leitend gemacht wird. Demgemäß kann es auf der Grundlage der Amplitudenbeziehung zwischen den Strömen, die in den Transistoren fließen, die das Spiegelpaar ausbilden, ohne Wandeln eines Laststroms anders als bei dem Aufbau im Stand der Technik erfasst werden, dass die Last 2 in einen Kurzschlusszustand fällt. Demgemäß kann das Erfassen mit einer höheren Genauigkeit durchgeführt werden. Weiterhin kann das Erfassen ebenso in einem Überstrombereich mit einer hohen Genauigkeit durchgeführt werden.
-
In Verbindung mit dem Aufbau, dass die Transistoren 37a und 40a an der Masseseite von FETs 1b und 3b eingefügt sind, sind Dioden 44 und 45 in einer Durchlassrichtung an den Gates von FETs 1a und 3a eingefügt, so dass das Gleichgewicht der Spannung, die an jedes Gate angelegt wird, durch eine Durchlassspannung Verfahren eingestellt werden kann.
-
Weiterhin werden in der Kurzschluss-Erfassungsschaltung 46, die Transistoren, die die Stromspiegelschaltungen 22 und 23 bilden, durch die Drain/Sourcespannung (abhängig von dem Durchlasswiderstand) des FET 1a, 3a derart angesteuert, dass relativ große Ströme in die Stromspiegelschaltungen 22 und 23 fließen können. Deshalb kann das Erfassen eines Kurzschlusses auch dann durchgeführt werden, wenn der Laststrom relativ groß ist.
-
Nachstehend erfolgt die Beschreibung des zweiten Ausführungsbeispiels der vorliegenden Erfindung.
-
2 zeigt das zweite Ausführungsbeispiel der vorliegenden Erfindung. Die gleichen Teile wie in dem ersten Ausführungsbeispiel sind durch die gleichen Bezugszeichen dargestellt und die Beschreibung von ihnen wird weggelassen. Lediglich die unterschiedlichen Abschnitte werden beschrieben. Eine Reihenschaltung von drei Dioden 51a bis 51c (ersten Dioden) ist zwischen die Source des. FET 1b und den Kollektor des Transistors 30a eingefügt. Die Sources von FETs 1a und 1b sind mit dem nichtinvertierenden Eingangsanschluss und invertierenden Eingangsanschluss eines Operationsverstärkers 52 (erster Operationsverstärker) verbunden und der Ausgangsanschluss des Operationsverstärkers 52 ist mit der Emitterseite der Stromspiegelschaltung 37 verbunden.
-
Auf der Seite der Stromspiegelschaltung 3 ist die Source des FET 3b direkt mit der Masseleitung 27 verbunden. Die Drains von FETs 3a und 3b sind mit dem nichtinvertierenden Eingangsanschluss und den invertierenden Eingangsanschlüssen eines Operationsverstärkers (zweiten Operationsverstärkers) verbunden und der Ausgangsanschluss des Operationsverstärkers 53 ist mit der Emitterseite der Stromspiegelschaltung 54 (fünften Stromspiegelschaltung) verbunden. Die Basen der Transistoren 54a und 54b sind gemeinsam miteinander verbunden und sie sind ebenso über ein Widerstandselement 55 mit dem Ausgangsanschluss des Operationsverstärkers 53 verbunden und über ein Widerstandselement 65 mit dem Emitter eines PNP-Transistors 57 verbunden. Die Basis des Transistors 57 ist mit dem Kollektor des Transistors 54a verbunden und der Kollektor ist mit der Masseleitung 27 verbunden.
-
Der Kollektor des Transistors 54a ist über eine Reihenschaltung, die drei Dioden 58a bis 58c (zweite Dioden) aufweist, mit dem Drain eines FET 3b verbunden. Der Kollektor des Transistors 54b ist mit dem Kollektor des Transistors 40a, der die Stromspiegelschaltung 40 bildet, über ein Widerstandselement 59 verbunden.
-
Weiterhin ist der Ausgangsanschluss des Operationsverstärkers 52 über Widerstandselemente 60 und 61 mit der Energieversorgungsleitung 61 bzw. der Masseleitung 27 verbunden und ist der Ausgangsanschluss des Operationsverstärkers 53 über Widerstandselemente 62 und 63 mit der Energieversorgungsleitung 21 bzw. der Masseleitung 27 verbunden. Die Dioden 44 und 45 sind weggelassen. Die vorhergehenden Elemente bilden eine Kurzschluss-Erfassungsschaltung 64.
-
Als Nächstes wird die Funktionsweise des zweiten Ausführungsbeispiels beschrieben. Der Erfassungsbetrieb des Kurzschlusszustands ist im Wesentlichen der gleiche wie der der Kurzschluss-Erfassungsschaltung 46 des ersten Ausführungsbeispiels. In dem zweiten Ausführungsbeispiel sind die Operationsverstärker 52 und 53 derart miteinander verbunden, dass die Ausgangssignale von ihnen durch den Transistor 37a bzw. den Transistor 54a zu den Seiten der invertierenden Eingangsanschlüsse zurückgeführt werden. Das heißt, die Operationsverstärker 52 und 53 werden auf einen virtuellen Kurzschluss festgelegt und die Sourcepotentialdifferenz von FETs 1a und 1b und das Drainpotential der FETs 3a, 3b werden derart eingestellt, dass sie zueinander gleich sind. Demgemäß wirken die Operationsverstärker 52 und 53, um den Spiegelstromfehler in den Stromspiegelschaltungen 1, 3, die durch FETs 1a und 1b und FETs 3a und 3b aufgebaut sind, einzustellen, dass der Spiegelstromfehler in den Stromspiegelschaltungen 1, 3 weiter verringert wird.
-
Weiterhin weisen die drei Dioden 51a bis 51c die folgende Wirkung auf. Das heißt, wenn ein Strom IU durch den FET 1b fließt, tritt ein Spannungsabfall VDU (= RIU) in Übereinstimmung mit einem Durchlasswiderstand R des FET 1b auf. Gleichzeitig ist, wenn die Energieversorgungsquellenspannung durch VB dargestellt ist und die Basis/Emitterspannung in dem Transistor 37a durch VF dargestellt ist und es angenommen wird, dass keine Dioden 51a bis 51c vorhanden ist, das Potential VOU des Ausgangsanschlusses des Operationsverstärkers 52 wie folgt dargestellt. VOU = VB – VDU – VF
-
Deshalb ist es erforderlich, dass der Operationsverstärker 52 die Spannung VOU ausgibt. Das heißt, wenn der Strom I klein ist, muss der Operationsverstärker eine höhere Spannung VOU ausgeben.
-
Deshalb kann, wenn die Dioden 51a bis 51c zwischen die Source des FET 1b und den Kollektor des Transistors 37a eingefügt sind, der Ausgangsspannungspegel des Operationsverstärkers 52 um einen Betrag verringert werden, der der Durchlassspannung 3VF entspricht. Demgemäß wird die Ausgangsspannung des Operationsverstärkers 52 derart eingestellt, dass sie an der Seite der oberen Grenze nicht gesättigt wird.
-
Die Dioden 58a bis 58c weisen die gleiche Wirkung bezüglich der Seite der unteren Grenze des Ausgangsspannungsbereichs in dem Operationsverstärker 53 auf. Das heißt, wenn ein Strom ID durch den FET 3b fließt, fällt ein Spannungsabfall VD in Übereinstimmung mit einem Durchlasswiderstand des FET 3b ab. Deshalb ist, wenn die Emitter/Kollektorspannung in dem Transistor 54a durch VCE dargestellt ist, und es angenommen wird, dass keine Diode 53a bis 53c vorhanden ist, das Potential VOD des Ausgangsanschlusses des Operationsverstärkers 53 wie folgt dargestellt. VOD = VDD + VCE
-
Deshalb ist es erforderlich, dass der Operationsverstärker 53 die Spannung VOD ausgibt. Das heißt, wenn der Strom ID klein ist, muss der Operationsverstärker 53 eine niedrigere Spannung VOD ausgeben.
-
Deshalb kann, wenn die Dioden 58a bis 58c zwischen den Drain des FET 3b und den Kollektor des Transistors 54a eingefügt sind, der Ausgangsspannungspegel des Operationsverstärkers 53 um lediglich den Betrag erhöht werden, der der Durchlassspannung 3VF entspricht. Demgemäß wird die Ausgangsspannung des Operationsverstärkers 53 derart eingestellt, dass sie an der Seite der unteren Grenze nicht gesättigt ist.
-
Weiterhin sind die Widerstandselemente 60 und 61 und die Widerstandselemente 62 und 63 angeordnet, um die Versätze, die in den Spannungspegeln der Ausgangsanschlüsse der Operationsverstärker 52, 53 auftreten, auf der Grundlage einer Änderung eines Laststroms durch geeignetes Festlegen der Widerstandselemente 60 und 61 und der Widerstandselemente 62 und 63 zu kompensieren.
-
Wie es zuvor beschrieben worden ist, sind gemäß dem zweiten Ausführungsbeispiel die Sources von FETs 1a und 1b mit dem nichtinvertierenden Eingangsanschluss und dem invertierenden Eingangsanschluss des Operationsverstärkers 52 verbunden und ist der Ausgangsanschluss des Operationsverstärkers 52 mit der Emitterseite der Stromspiegelschaltung 37 verbunden. Auf der Seite der Stromspiegelschaltung 3 ist die Source des FET 3b direkt mit der Masseleitung verbunden, sind die Drains der FETs 3a, 3b mit dem nichtinvertierenden Eingangsanschluss und dem invertierenden Eingangsanschluss des Operationsverstärkers 53 verbunden und ist der Ausgangsanschluss des Operationsverstärkers 53 mit der Emitterseite der Stromspiegelschaltung 54 verbunden. Demgemäß ist das Sourcepotential des FET 1a, 1b gleich dem Drainpotential des FET 3a, 3b und sind die Spiegelströme der Stromspiegelschaltungen 1 und 3, die durch diese FETs aufgebaut sind, zueinander gleich, so dass die Erfassungsgenauigkeit des Durchbruchszustands verbessert werden kann.
-
Die drei Dioden 51a bis 51c sind zwischen der Source des FET 1b und dem Kollektor des Transistors 37a eingefügt und die drei Dioden 58a bis 58c sind zwischen dem Kollektor des Transistors 54a und dem Drain des FETs 3b eingefügt. Demgemäß werden die Ausgangsspannungsbereiche der Operationsverstärker 52 und 53 derart festgelegt, dass sie nicht ihre Grenzen überschreiten. Weiterhin sind die Widerstandselemente 60 und 61 und die Widerstandselemente 62 und 63 parallel zwischen dem Ausgang des Operationsverstärkers 52, 53 und der Energieversorgungsleitung 21 und zwischen dem Ausgang des Operationsverstärkers 52, 53 und der Masseleitung 27 angeordnet. Deshalb kann eine Einstellung auf der Grundlage einer Änderung des Laststroms derart durchgeführt werden, dass ein Versatz, der in einem Spannungspegel des Ausgangsanschlusses von jedem der Operationsverstärker 52 und 53 auftritt, überwunden wird.
-
Nachstehend erfolgt die Beschreibung eines dritten Ausführungsbeispiels der vorliegenden Erfindung.
-
Die 3 bis 9 zeigen das dritte Ausführungsbeispiel der vorliegenden Erfindung. In dem dritten Ausführungsbeispiel wird, wenn ein Kurzschlusszustand durch die Kurzschluss-Erfassungsschaltung 46 oder 64 in dem ersten oder zweiten Ausführungsbeispiel erfasst wird, eine Anomalieüberwachungssignal-Erzeugungsschaltung zum Ändern des Ausgangszustands eines Signals DIAG in Übereinstimmung mit der Anomalieerfassung vorgesehen, die zuvor beschrieben worden ist. 3 zeigt den Hauptteil von 1 in dem ersten Ausführungsbeispiel und eine Anomalieüberwachungssignal-Erzeugungsschaltung 71. Stromerfassungsabschnitte 72 und 73 entsprechen FETs 1b und 3b in 1.
-
Der Punkt A und der Punkt B, die in 1 gezeigt sind, das heißt die gemeinsamen Verbindungspunkte zwischen den Widerständen 29 und 30 und den Widerständen 35 und 36 sind mit Eingangsanschlüssen eines ODER-Gatters (logischen Additionsgatters) 74 verbunden und der Ausgangsanschluss des ODER-Gatters 74 ist mit einem Eingangsanschluss eines negierten ODER-Gatters (ein UND eines negativen logischen Eingangs, logischen Produktgatters) 75 mit drei Eingängen verbunden.
-
Der Drain des FET 1a ist mit dem nichtinvertierenden Eingangsanschluss des Komparators 7 über einen Widerstand 76 verbunden. Eine Schwellwertspannung Vth ist mit dem invertierenden Eingangsanschluss des Komparators 77 verbunden und der nichtinvertierende Eingangsanschluss und der Ausgangsanschluss werden über Widerstände 78 und 79 zu der Versorgungsspannung hochgezogen.
-
Der Ausgangsanschluss des Komparators 77 ist über ein Invertergatter 80 mit einem Eingangsanschluss des negierten ODER-Gatters 75 verbunden und ein bei einem hohen Pegel aktives Einschalt-Rücksetzsignal POR wird an die verbleibenden Eingangsanschlüsse des negierten ODER-Gatters 75 angelegt. Das negierte ODER-Gatter 75 gibt ein Anomalieüberwachungssignal DIAG aus.
-
4 zeigt ein Zeitablaufsdiagramm des Schaltungsbetriebs der Anomalieüberwachungssignal-Erzeugungsschaltung 71. (a) LS2+ stellt die Wellenform eines Stroms dar, der zu der Energieversorgungsquellenseite der Spule 2 fließt, (b) INV-Ausgangssignal stellt die Wellenform eines Ausgangssignals des Invertergatters 80 dar und (c) OUT2 stellt die Wellenform eines Stroms dar, der zu der Masseseite der Spule 2 fließt. Wenn der Spule 2 ein Strom zugeführt wird, wird der FET 3a immer in den Durchlasszustand versetzt und wird die Seite FET 1a derart gesteuert, dass sie unterbrochen wird. Demgemäß ist der Pegel des nichtinvertierenden Eingangsanschlusses des Komparators 77 niedrig, während kein Strom in die Spule 2 fließt. Jedoch wird er erhöht und überschreitet den Schwellwert Vth, wenn Strom in die Spule 2 fließt, und der Komparator 77 gibt einen hohen Pegel aus. Als Ergebnis wird (b) INV-Ausgangssignal synchron mit der Periode, zu der der Strom in die Spule 2 fließt (synchrones Signal), auf einen niedrigen Pegel festgelegt.
-
Das Potential an jedem des Punkts A und des Punkts B wird auf einen niedrigen Pegel festgelegt, wenn kein Kurzschluss auftritt, und wenn ein Kurzschluss an irgendeiner der Energieversorgungsquellenseite und der Masseseite auftritt, wird das betroffene Potential in Übereinstimmung mit der Periode, zu der der Strom in die Spule 2 fließt, auf einen hohen Pegel gesetzt, wie es in (d) gezeigt ist. Das heißt, wie es in (e) gezeigt ist, wird das Anomalieüberwachungssignal DIAG, das dem Ausgangssignal des negierten ODER-Gatters 75 entspricht, in Übereinstimmung mit dem INV-Ausgangssignal (b) intermittierend auf einen hohen Pegel festgelegt, wenn kein Kurzschluss auftritt, und daher wird es ein Signal, dessen Ausgangszustand sich in Übereinstimmung mit dem Leitzeitpunkt des energieversorgungsquellenseitigen FET 1a ändert.
-
Wenn ein Kurzschluss auftritt (in diesem Fall wird ein Fall angenommen, in dem er an der Masseseite auftritt), wird das Ausgangssignal des ODER-Gatters 74 in Übereinstimmung mit dem Zeitpunkt, zu welchem das INV-Ausgangssignal von (b) auf einen niedrigen Pegel festgelegt wird, auf einen hohen Pegel festgelegt, so dass DIAG fortfährt, den niedrigen Pegel zu halten, und das Ausgangsmuster ändert sich. Auf der Grundlage der Änderung dieses Zustands wird eine Anomalie erfasst.
-
Jedoch weist das zuvor beschriebene Signalverarbeitungssystem das folgende Problem auf. Das Anomalieüberwachungssignal DIAG wird auf einen niedrigen Pegel gesetzt, wenn ein Kurzschluss unter der Bedingung auftritt, dass das Ausgangssignal des ODER-Gatters 74 synchron zu dem Zeitpunkt, zu welchem das INV-Ausgangssignal von (b) auf einen niedrigen Pegel gesetzt wird, auf einen hohen Pegel gesetzt, wie es zuvor beschrieben worden ist. Jedoch gibt es tatsächlich einen Fall, in dem beide der Zeitpunkte aufgrund der Differenz einer Schaltungszeitkonstante oder der Zeitdifferenz einer Gatterverzögerung nicht notwendigerweise vollständig übereinstimmen. In diesem Fall wird, wie es in 4(e) gezeigt ist, das Anomalieüberwachungssignal DIAG für lediglich eine geringe Zeit vor und nach einer Flanke einer Signaländerung auf einen hohen Pegel gesetzt.
-
Um ein derartiges Problem zu lösen, ist bisher eine derartige Gegenmaßnahme unternommen worden, dass eine Signaländerungskomponente, welche wie ein Rauschen ausgegeben wird, durch Hinzufügen eines Filters zu dem Ausgangsanschluss des negierten ODER-Gatters 75 oder dergleichen beseitigt werden kann. Jedoch kann eine derartige Gegenmaßnahme Signalkomponenten des Anomalieüberwachungssignals DIAG selbst beseitigen, wenn die Zeitkonstante des Filters auf einen übermäßig großen Wert festgelegt wird, und es kann kaum gesagt werden, dass dies eine ausreichende Gegenmaßnahme ist.
-
Deshalb werden in einem dritten Ausführungsbeispiel, wie es in 5 gezeigt ist, eine Verzögerungsschaltung 81 (zum Beispiel mit einer Verzögerungszeit von 20 Mikrosekunden) und eine Verriegelungsschaltung 82, welche einen Pseudo-Verriegelungsvorgang auf der Grundlage einer Flankentriggerung ausführt, zwischen den Ausgangsanschluss des ODER-Gatters 74 und des negierten ODER-Gatters 75 eingefügt und bilden eine Anomalieüberwachungssignal-Erzeugungsschaltung 120. Die Kurzschluss-Erfassungsschaltung 46 ist ausgenommen der FETs 1 und 3 durch ein Bipolarverfahren aufgebaut und deshalb ist die Verriegelungsschaltung 82 ebenso durch das Bipolarverfahren aufgebaut. Deshalb wird die Verriegelungsschaltung 82 aufgebaut, um einen Pseudo-Flankentriggervorgang auszuführen.
-
Das heißt, wie es in 6 gezeigt ist, in der Verriegelungsschaltung 82 ist der Ausgangsanschluss eines ODER-Gatters (negatives logisches UND, logischen Produktgatters) mit dem Triggereingang (negativ logisch) CK eines D-Flipflops 83 eines Pegeltriggers verbunden, welcher normalerweise durch eine Bipolartransistorlogik aufgebaut ist, wird ein Gatesteuersignal G des FET 1a (synchrones Signal) an einen der Eingangsanschlüsse des ODER-Gatters 84 angelegt und wird das invertierte Signal eines Gatesteuersignals G an den anderen Eingangsanschluss angelegt. Diese Inversion wird ausgeführt, während eine vorbestimmte Verzögerungszeit über dreistufige Invertergatter 85, 86 und 87 ausgeübt wird. Diese Teile bilden eine Inverterschaltung 121.
-
Weiterhin zeigt 7 den Aufbau der Verriegelungsschaltung 82 bezüglich des Transistorpegels. Das heißt, das D-Flipflop 83 ist durch NPN-Transistoren 88 bis 96 gebildet, das ODER-Gatter 84 ist durch NPN-Transistoren 97 bis 99 gebildet und die Invertergatter 85 bis 87 sind durch NPN-Transistoren 100 bis 107 gebildet. Alle die Emitter dieser Transistoren sind mit der Masse verbunden.
-
In dem D-Flipflop 83 sind die Kollektoren der jeweiligen Paare der Transistoren 88 und 89, 90 und 91, 93 und 94, 95 und 96 gemeinsam miteinander verbunden und Konstantstromschaltungen 103 bis 106 von 20 Mikroampere sind mit einem anderen Paar verbunden. Der Kollektor des Transistors 92 ist mit den Kollektoren der Transistoren 93 und 94 verbunden. Die Basis des Transistors 88 ist ein negativer logischer Triggereingangsanschluss CK und ist mit der Basis des Transistors 91 verbunden. Die Kollektoren der Transistoren 88 und 89 sind mit den Basen der Transistoren 90 und 93 verbunden.
-
Die Kollektoren der Transistoren 90 und 91 sind mit der Basis des Transistors 96 verbunden, die Kollektoren der Transistoren 93 und 94, die als ein Ausgangsanschluss Q dienen, sind mit der Basis des Transistors 95 verbunden und die Kollektoren der Transistoren 95 und 96 sind mit der Basis des Transistors 94 verbunden. Die Basis des Transistors 89 ist ein Eingangsanschluss D und die Basis des Transistors 92 ist ein Rücksetzeingangsanschluss R.
-
In dem ODER-Gatter 84 sind die Kollektoren des Paars der Transistoren 97 und 98 gemeinsam miteinander verbunden und sind die Kollektoren mit der Basis des Transistors 99 verbunden. Die Konstantstromschaltungen 107 und 108 von 20 Mikroampere sind mit jeweiligen Kollektoren verbunden. Die Basen der Transistoren 97 und 98 sind Eingangsanschlüsse und ein Eingangssignal G wird an die erstere Basis angelegt, während die letztere Basis mit dem Kollektor des Transistors 102 verbunden ist, welcher dem Ausgangsanschluss des Invertergatters 87 entspricht. Der Kollektor des Transistors 99, welcher einem Ausgangsanschluss entspricht, ist mit dem Triggereingangsanschluss CK des D-Flipflops 83 verbunden.
-
In den Invertergattern 85 bis 87, die die Inverterschaltung 121 ausbilden, sind die Kollektoren der Transistoren 85, 86 und 87 mit Konstantstromschaltungen 109, 110 und 111 von 10 Mikroampere, 120 Mikroampere und 10 Mikroampere im Stromwert verbunden. Das Eingangssignal G wird an die Basis des Transistors 85 an der Anfangsstufe angelegt und die Basen der Transistoren 101 und 102 sind mit den Kollektoren der Transistoren 100 und 101 verbunden.
-
Die Verzögerungszeit, zu der der Signalpegel durch die dreistufigen Invertergatter
85 bis
87 invertiert wird, wird derart festgelegt, dass die Änderungszeit von niedrig zu hoch länger als die Änderungszeit von hoch zu niedrig ist. Das heißt, der Stromverstärkungsfaktor hFE des Transistors
102 ist gleich zu 120/10 = 12, und der Stromverstärkungsfaktor hFE des Transistors
102 ist gleich 10/120 = 0,083, so dass die Betriebsgeschwindigkeit
102 (Änderungsgeschwindigkeit von EIN zu AUS) niedriger als die Betriebsgeschwindigkeit des Transistors
101 ist. Die Details dieses Verfahrens sind zum Beispiel in der
JP-A-2004-128012 beschrieben.
-
Als Nächstes wird die Funktionsweise des dritten Ausführungsbeispiels unter Bezugnahme auf die 8 und 9 beschrieben. 8 zeigt ein Zeitablaufsdiagramm, das den Schaltungsbetrieb der Verriegelungsschaltung 82 zeigt. Zuerst wird, wie es in 8(f) gezeigt ist, ein Einschalt-Rücksetzsignal aktiv, um eine Initialisierung auszuführen. Wie es in 8(a) gezeigt ist, ist das Eingangssignal G das Gatesteuersignal des FET 1a und wird daher in Übereinstimmung mit dem Stromzufuhrzeitpunkt der Spule 2 intermittierend auf einen hohen Pegel festgelegt. Der Pegel des Eingangssignals G wird durch die Inverterschaltung 121 (b) invertiert und eine Verzögerungszeit von einer Mikrosekunde wird an eine Änderung von hoch zu niedrig ausgeübt, während eine Verzögerungszeit von zwei Mikrosekunden auf eine Änderung von niedrig zu hoch ausgeübt wird. Die logische Addition zwischen dem Eingangssignal G und dem invertierten Eingangssignal G wird in dem ODER-Gatter 84 ausgeführt und daher wird ein Triggersignal, welches während lediglich der Periode, zu der sowohl das Eingangssignal als auch das invertierte Eingangssignal auf einen hohen Pegel festgelegt sind, festgelegt ist, zu dem D-Flipflop 83 (8(c)) ausgegeben.
-
Eine Verzögerungszeit von 20 Mikrosekunden wird an dem Ausgangssignal des ODER-Gatters 74 durch die Verzögerungsschaltung 81 ausgeübt. Demgemäß fällt, wenn ein Kurzschluss erfasst wird und das ODER-Gatter 74 einen hohen Pegel im Wesentlichen synchron zu dem Eingangssignal D ausgibt, der Pegel des Signals innerhalb von 20 Mikrosekunden von der Abfallzeit des Eingangssignals A (8(d), Stromvergleichs-Erfassungssignal). Das D-Flipflop 83 verriegelt den Pegel des Eingangsanschlusses D während der Periode, zu der das Triggersignal CK, das in 8(c) gezeigt ist, den Puls eines niedrigen Pegels von 2 Mikrosekunden oder weniger ausgibt, und der Pegel, der derart verriegelt wird, wird aus dem Ausgangsanschluss Q (8(e)) ausgegeben.
-
9 entspricht 4. Wie es zuvor beschrieben worden ist, wird das Ausgangssignal des ODER-Gatters 74 durch die Verriegelungsschaltung 82 verriegelt, während das Signal, das das Erfassen des Kurzschlusszustands anzeigt, stabil ohne ein Erfordernis irgendeines Filters zum Beseitigen von Rauschen ähnlich dem Fall, der in 4 gezeigt ist, ausgegeben werden kann. Jedoch wird, wie es in 9(f) gezeigt ist, das Ausgangssignal der Verriegelungsschaltung 82 in dem Fall von LS2+ auf einen hohen Pegel festgelegt und daher kann der Erfassungszeitpunkt des Kurzschlusses um den Betrag verzögert werden, der einer Signalperiode entspricht. Jedoch ist dies im Wesentlichen kein Problem.
-
Wie es zuvor beschrieben worden ist, ist gemäß dem dritten Ausführungsbeispiel die Anomalieüberwachungssignal-Erzeugungsschaltung 71 derart aufgebaut, dass die logische Addition der Signalpegel an den Punkten A und B, an welchen das Potential beendet wird, wenn der Transistor 28 oder 34 eingeschaltet wird, mit einer Verzögerungszeit durch die Verzögerungsschaltung 81 zugeführt wird und dann in die Verriegelungsschaltung 82 eingegeben wird und die Verriegelungsschaltung 82 einen (Pseudo-)Verriegelungsvorgang auf der Negativflanke des Gatesteuersignals G ausführt, das dem energieversorgungsquellenseitigen FET 1a zugeführt wird. Das logische Produkt zwischen dem Signal, das von der Verriegelungsschaltung 82 verriegelt wird, und dem Ausgangssignal des Invertergatters 80 wird in dem negierten ODER-Gatter 75 ausgeführt, um ein Anomalieüberwachungssignal DIAG zu erzeugen und auszugeben. Demgemäß kann der Zustand, dass das Spannungssignal an dem Punkt A oder dem Punkt B geändert wird, von der Verriegelungsschaltung 82 gehalten werden und ändert das Halten dieses Zustands den Ausgangszustand des Anomalieüberwachungssignals DIAG, um dadurch sicher das Erfassen des Kurzschlusses wiederzugeben.
-
Weiterhin ist die Verriegelungsschaltung 82, die den Pseudo-Flankentriggervorgang ausführt, durch eine Bipolartransistorlogik gebildet. Das heißt, das logische Produkt zwischen dem Gatesteuersignal G und der Inversion des Signalpegels von diesem wird in dem ODER-Gatter 84 (negatives logisches UND) ausgeführt und ein einmaliger Impuls eines niedrigen Pegels wird in Übereinstimmung mit der Verzögerungszeitdifferenz erzeugt, die an dem Invertergatter 85 bis 87 ausgeübt wird, um durchzuführen, dass das D-Flipflop 83 des Pegelflankentriggers den Verriegelungsvorgang ausführt, wodurch der Pseudo-Flankentriggervorgang durch die Bipolartransistorlogik realisiert werden kann.
-
Weiterhin ist die Inverterschaltung 121 durch Schalten der drei Invertergatter 85 bis 87 in Reihe aufgebaut und ist die Betriebsgeschwindigkeit des Transistors 102, der das Invertergatter 87 bildet, das an der letzten Stufe angeordnet ist, auf einen Wert festgelegt, der niedriger als die Betriebsgeschwindigkeiten der anderen Transistoren 100, 101 ist. Deshalb kann, wenn eine Verzögerungszeit zum Erzeugen eines einmaligen Impulses, der eine vorbestimmte Breite aufweist, mit welchem das D-Flipflop 83 getriggert wird, bei der folgenden Flanke des Gatesteuersignals G getriggert wird, die Anzahl der Stunden von Invertergattern auf eine kleinere Anzahl verringert werden.
-
Die vorliegende Erfindung ist nicht auf die hierin beschriebenen und in den Figuren gezeigten Ausführungsbeispiele beschränkt und die folgenden Ausgestaltungen oder Erweiterungen sind möglich.
-
In dem ersten Ausführungsbeispiel können die Dioden 44 und 45 in Übereinstimmung mit der erforderlichen Erfassungsgenauigkeit vorgesehen sein.
-
Weiterhin sind in dem zweiten Ausführungsbeispiel die Widerstände 60, 61, 62 und 63 ebenso als Gelegenheitsbedarf vorgesehen.
-
Bezüglich den Dioden 51a bis 51c, 58a bis 58c können diese in Verbindung mit einem Fall angeordnet sein, in dem es erforderlich ist, die Ausgangsspannungsbereiche der Operationsverstärker 52, 53 einzustellen. Zum Beispiel kann lediglich eine Diode in Übereinstimmung mit dem Einstellpegel eingefügt sein oder keine Diode angeordnet sein.
-
Weiterhin können in dem zweiten Ausführungsbeispiel die Operationsverstärker 52 und 53 in Übereinstimmung mit der erforderlichen Erfassungsgenauigkeit beseitigt sein. Wenn der Operationsverstärker 53 beseitigt ist, ist die Kollektorseite der Stromspiegelschaltung 54 über das Widerstandselement mit der Energieversorgungsleitung 21 verbunden.
-
Das Spiegelverhältnis, das für die Stromspiegelschaltungen 22, 23 festgelegt ist, kann in Übereinstimmung mit dem Stromgleichgewichts-Schwellwert geeignet geändert werden, um den Kurzschlusszustand zu erfassen.
-
Welcher des FET und Bipolartransistors für jeden Transistor verwendet werden sollte, kann in Übereinstimmung mit einem individuellen Aufbau geeignet ausgewählt werden.
-
In dem dritten Ausführungsbeispiel kann, wenn die Kurzschluss-Erfassungsschaltung unter Verwendung des CMOS-Verfahrens oder des Bi-CMOS-Verfahrens aufgebaut wird, das Flankentrigger-D-Flipflop durch eine CMOS-Logik aufgebaut sein.
-
Die Pulsbreite eines niedrigen Pegels des Triggersignals CK kann in einem Bereich über einer Haltezeit, welche das Pegeltrigger-D-Flipflop erfordert, um den Verriegelungsvorgang auszuführen, geeignet festgelegt sein.
-
Die Inverterschaltung kann derart aufgebaut sein, dass die Verzögerungszeit, die auszuüben ist, gleich zwischen der Anstiegszeit und der Abfallzeit des Ausgangssignals ist.
-
Die Anzahl der Stufen der Invertergatter, die die Inverterschaltung bilden, kann gleich einer ungeraden Zahl von 5 oder mehr sein. Weiterhin kann, wenn es möglich ist, die Verzögerungszeit, welche zulässt, dass die Haltezeit des Pegeltriggers sichergestellt wird, ausgeübt wird, die Inverterschaltung durch ein Invertergatter aufgebaut werden.
-
Um eine L-Last (2) anzusteuern, sind, wie es zuvor erfindungsgemäß beschrieben worden ist, FETs derart angeordnet, dass sie mit FETs spiegelgepaart sind, die an der Energieversorgungsseite bzw. der Masseseite angeordnet sind, und es wird durchgeführt, dass die Ströme, die den gespiegelten Strömen der ersten und zweiten Strömen entsprechen, die in den FETs fließen, in Stromspiegelschaltungen fließen, und das Spiegelverhältnis des Ersteren ist derart festgelegt, dass das Stromverhältnis der Seite des ersten Stroms groß ist, und das Spiegelverhältnis des Letzteren ist derart festgelegt, dass das Stromverhältnis der Seite des zweiten Stroms groß ist. Wenn der erste Strom größer als der zweite Strom ist, wird der Strom, der durch die Spiegelschaltung in einen Transistor fließt, erhöht, um einen Transistor in einen leitenden Zustand zu versetzen, und wenn der zweite Strom größer als der erste Strom ist, wird der Strom, der durch die Spiegelschaltung in einen Transistor fließt, erhöht, um einen Transistor in einen leitenden Zustand zu versetzen.
