JP4396539B2 - レアショート検出回路及び異常監視信号生成回路 - Google Patents
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Description
本発明は上記事情に鑑みてなされたものであり、その目的は、負荷に発生するレアショート状態をより高い精度で検出することができる検出回路、及びレアショート状態が検出された場合に、異常監視信号の出力状態を確実に変化させることが可能な異常監視信号生成回路を提供することにある。
第1電流と第2電流とが同じ電流比であれば、第3カレントミラー回路の第1及び第2副トランジスタを介して流れる電流と、第4カレントミラー回路の第1及び第2副トランジスタを介して流れる電流とは等しくなる。従って、第1,第2カレントミラー回路の主及び副トランジスタにも同量の電流が流れるが、その電流量は、夫々電流比が小さい方のトランジスタによって規定される。
また、第2電流の方が第1電流よりも少しだけ大きく流れる状態になると、第2カレントミラー回路において、電流比が大に設定されている副トランジスタに、主トランジスタよりも大きな電流が流れるようになる。すると、その電流の増加分によって第2判定用トランジスタが導通するので、負荷のグランド側においてレアショート状態が発生したことが検出されるようになる。
また、レアショート状態の検出作用については、電源側については請求項2について説明したものと基本的に同様である。そして、グランド側については、第2電流の方が第1電流よりも少しだけ大きく流れる状態になると、第2カレントミラー回路において電流比が大に設定されている副トランジスタには、第5,第4カレントミラー回路を介して主トランジスタよりも大きな電流が流れるように作用する点以外は、請求項2について説明したものと同様となる。
そこで、第1ダイオードを上記のように接続することで、その順方向電圧分だけ第1オペアンプの出力電圧レベルを低下させることができ、出力電圧が上限側で飽和しないように調整を行なうことができる。また、第2ダイオードは、第2オペアンプの出力電圧範囲をグランド側よりその順方向電圧分だけ上昇させることで、出力電圧が下限側で飽和しないように調整をする作用効果をなす。
尚、ここで、並びに以降で言う「論理和」、「論理積」については、入出力信号に関する論理の正負を問わないものとする。
そこで、同期信号とその信号レベルの反転との論理積をとれば、反転回路側で付与される遅延時間差に応じて、両者の信号レベルが同一となる期間が僅かに生成されるので、論理積信号は、その僅かな期間だけ「真」となる。従って、その信号のレベルをトリガとしてラッチ動作を行わせることで、擬似的なエッジトリガ動作を実現することができる。
以下、本発明の第1実施例について図1を参照して説明する。尚、図3と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。電源線21には、4つのPNPトランジスタ22a,22b,23a,23cのコレクタが接続されており、夫々の対がカレントミラー回路22,23(第1カレントミラー回路,第2カレントミラー回路)を構成している。
尚、トランジスタ22a,22bのエミッタ面積比は、10:9となるように設定されている(例えば、夫々10個のトランジスタ,9個のトランジスタを並列に接続したものと等価な構成となっている)。そして、詳細は後述するが、ミラー回路22に流れるミラー電流が、エミッタ面積比が小さいトランジスタ22bによって規定されている場合、トランジスタ28は導通しないように設定されている。
L故障検知回路43は、レアショート状態を検出すると制御回路6に故障モード信号を出力する。そして、制御回路6は、故障モード信号が出力されたことを検知すると、FET1a及び1b,3a及び3bをOFFさせて負荷2の駆動を停止するようになっている。制御回路6の出力端子とFET1a(電源側トランジスタ),3a(グランド側トランジスタ)のゲートとの間には、順方向のダイオード44,45が夫々接続されている。以上が、レアショート検出回路46を構成している。
また、以上の構成において、トランジスタ26,33は、カレントミラー回路22,23における(エミッタ面積比に基づく)ミラー比を理想の値に近づけるため、ベース電流の補正用に配置されているものである。
このとき、カレントミラー回路22,23に流れる同量のミラー電流は、エミッタ面積比が小さく設定されているトランジスタ22b,23bによって規定されているため、トランジスタ28,34は何れも導通しない。従って、L故障検知回路43の入力端子レベルは、何れもロウレベルとなっている。
加えて、レアショート検出回路46では、FET1a,3aの(オン抵抗に依存する)ドレイン−ソース間電圧によってカレントミラー回路22,23を構成するトランジスタを駆動することになるので、これらのカレントミラー回路22,23に比較的大きな電流を流すことが可能となり、負荷電流が比較的大きな場合でもレアショート検出を行なうことができる。
図2は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。FET1bのソースとトランジスタ37aのコレクタとの間には、3個のダイオード51a〜51c(第1ダイオード)の直列回路が挿入されている。また、FET1a,1bのソースは、オペアンプ52(第1オペアンプ)の非反転入力端子,反転入力端子に接続されており、オペアンプ52の出力端子は、カレントミラー回路37のエミッタ側に接続されている。
また、オペアンプ52の出力端子は、抵抗素子60,61を介して電源線21,グランド線27に夫々接続されており、オペアンプ53の出力端子は、抵抗素子62,63を介して電源線21,グランド線27に夫々接続されている。尚、ダイオード44及び45は削除されている。以上が、レアショート検出回路64を構成している。
VOU=VB−VDU−VF
となり、オペアンプ52はその電圧VOUを出力する必要がある。つまり、前記電流Iが小さい場合、オペアンプ52はより高い電圧VOUを出力しなければならない。
そこで、ダイオード51a〜51cを、FET1bのソースとトランジスタ37aのコレクタとの間に挿入すれば、それらの順方向電圧3VF分だけオペアンプ52の出力電圧レベルを低下させることができる。従って、オペアンプ52の出力電圧が上限側で飽和しないように調整される。
VOD=VDD+VCE
となり、オペアンプ53はその電圧VODを出力する必要がある。つまり、前記電流IDが小さい場合、オペアンプ53はより低い電圧VODを出力しなければならない。
そこで、ダイオード53a〜53cを、FET3bのドレインとトランジスタ54aのコレクタとの間に挿入すれば、それらの順方向電圧3VF分だけオペアンプ53の出力電圧レベルを上昇させることができる。従って、オペアンプ53の出力電圧が下限側で飽和しないように調整される。
更に、抵抗素子60,61並びに抵抗素子62,63は、それらの抵抗値を適宜設定することで、負荷電流が変化することに基づいて、オペアンプ52,53の出力端子の電圧レベルに発生しようとするオフセットを打ち消すために配置されている。
図3乃至図9は本発明の第3実施例を示すものである。第3実施例は、第1又は第2実施例におけるレアショート検出回路46又は64によりレアショートが検出された場合に、その異常検出に応じて信号DIAGの出力状態を変化させるための異常監視信号生成回路に関するものである。図3は、例えば第1実施例における図1の要部と、異常監視信号生成回路71とを示すものである。尚、電流センス部72,73は、図1におけるFET1b,3bに相当するものである。
コンパレータ77の出力端子は、インバータゲート80を介してNORゲート75の入力端子に接続されており、NORゲート75の残りの入力端子にはハイアクティブのパワーオンリセット信号PORが与えられている。そして、NORゲート75は、異常監視信号DIAGを出力するようになっている。
そして、レアショートが発生すると(ここでは、グランド側で発生した場合を想定)、(b)のINV出力がロウレベルとなるタイミングに同期してORゲート74の出力がハイレベルとなるので、DIAGはロウレベルを維持し続けるようになり、出力パターンが変化する。この状態の変化によって異常が検出されるようになっている。
斯様な問題を解決するため、従来はNORゲート75の出力端子にフィルタを付加するなどしてノイズ的に出力される信号変化分を除去するなどの対策を行っていた。しかし、このような対策では、フィルタの時定数を大きくし過ぎると異常監視信号DIAG自体の信号成分も除去してしまうおそれがあり、充分な対策であるとは言えない。
Dラッチ83において、トランジスタ88及び89、90及び91、93及び94、95及び96の対は夫々コレクタが共通に接続されており、また、各対毎に20μAの定電流回路103〜106が接続されている。トランジスタ92のコレクタはトランジスタ93及び94のコレクタに接続されている。トランジスタ88のベースは負論理のトリガ入力端子CKであり、トランジスタ91のベースに接続されている。トランジスタ88及び89のコレクタはトランジスタ90及び93のベースに接続されている。
トランジスタ90及び91のコレクタはトランジスタ96のベースに、出力端子Qであるトランジスタ93及び94のコレクタはトランジスタ95のベースに、トランジスタ95及び96のコレクタはトランジスタ94のベースに接続されている。トランジスタ89のベースは入力端子Dであり、トランジスタ92のベースはリセット入力端子Rである。
尚、これら3段のインバータゲート85〜87によって信号レベルを反転させる場合の遅延時間は、ハイからロウへの変化時間に対して、ロウからハイへの変化時間がより長くなるように構成されている。即ち、トランジスタ101の電流増幅率hFEは、120/10=12であるのに対して、トランジスタ102の電流増幅率hFEは、10/120=0.083となることで、トランジスタ102の動作速度(オンからオフに変化する速度)は、トランジスタ101の動作速度より遅くなっている。この技術の詳細は、例えば特開2004−128012号公報に記載されている。
第1実施例において、ダイオード44,45は、必要とされる検出精度に応じて設ければ良い。
また、第2実施例において、抵抗60,61,62,63も必要に応じて設ければ良い。
また、ダイオード51a〜51c,58a〜58cについても、オペアンプ52,53の出力電圧範囲を調整する必要がある場合に対応して配置すれば良い。例えば、調整レベルに応じてダイオードを1個だけ挿入しても良いし、全く配置しなくても良い。
更に、第2実施例においても、必要とされる検出精度によってはオペアンプ52,53を削除しても良い。尚、オペアンプ53を削除した場合は、カレントミラー回路54のコレクタ側を抵抗素子を介して電源線21に接続する。
各トランジスタを、FET,バイポーラトランジスタの何れとするかは、個別の設計に応じて適宜選択すれば良い。
第3実施例において、レアショート検出回路がCMOSプロセス又はBi−CMOSをプロセスを使用して構成される場合は、エッジトリガDラッチをCMOSロジックで構成すれば良い。
トリガ信号CKのロウレベルパルス幅は、レベルトリガDラッチ83がラッチ動作を行なうのに必要とされるホールドタイム以上となる範囲で、適宜設定すれば良い。
反転回路は、出力信号の立上がりと立下りとで付与される遅延時間が同一となるように構成しても良い。
反転回路を構成するインバータゲートの段数は、5以上の奇数であっても良い。また、レベルトリガのホールドタイムを確保することができる遅延時間が付与可能であれば、1個のインバータゲートで反転回路を構成しても良い。
Claims (9)
- 電源と負荷との間に接続される電源側トランジスタと、
この電源側トランジスタとミラー対をなす第1検出用トランジスタと、
前記負荷とグランドとの間に接続されるグランド側トランジスタと、
このグランド側トランジスタとミラー対をなす第2検出用トランジスタと、
前記第1検出用トランジスタに流れる第1電流をミラーさせた電流と、前記第2検出用トランジスタに流れる第2電流をミラーさせた電流とに応じた電流とを夫々流すトランジスタ対で構成される2つのカレントミラー回路であって、前記第1電流側の電流比が大となるように設定される第1カレントミラー回路,及び前記第2電流側の電流比が大となるように設定される第2カレントミラー回路と、
前記第1カレントミラー回路の第1電流側に接続され、前記第1電流が前記第2電流よりも大となった場合に導通する第1判定用トランジスタと、
前記第2カレントミラー回路の第2電流側に接続され、前記第2電流が前記第1電流よりも大となった場合に導通する第2判定用トランジスタとで構成されることを特徴とするレアショート検出回路。 - 主トランジスタが前記第1検出用トランジスタのグランド側に接続され、第1副トランジスタが前記第1カレントミラー回路の電流比が大となる副トランジスタのグランド側に接続され、第2副トランジスタが前記第2カレントミラー回路の電流比が小となる主トランジスタのグランド側に接続され、共通端子が前記負荷の電源側に接続される第3カレントミラー回路と、
主トランジスタが前記第2検出用トランジスタのグランド側に接続され、第1副トランジスタが前記第1カレントミラー回路の電流比が小となる主トランジスタのグランド側に接続され、第2副トランジスタが前記第2カレントミラー回路の電流比が大となる副トランジスタのグランド側に接続され、共通端子がグランドに接続される第4カレントミラー回路とを備え、
前記第1判定用トランジスタは、前記第3カレントミラー回路の第1副トランジスタを介して流れる電流が増加することで、前記第1カレントミラー回路の副トランジスタを介して流れる電流が、ミラー対をなす主トランジスタを介して流れる電流よりも大きくなった場合に導通し、
前記第2判定用トランジスタは、前記第4カレントミラー回路の第2副トランジスタを介して流れる電流が増加することで、前記第2カレントミラー回路の副トランジスタを介して流れる電流が、ミラー対をなす主トランジスタを介して流れる電流よりも大きくなった場合に導通するように構成されていることを特徴とする請求項1記載のレアショート検出回路。 - 前記電源側,グランド側トランジスタの制御端子に、ダイオードを順方向に挿入したことを特徴とする請求項2記載のレアショート検出回路。
- 主トランジスタが前記第1検出用トランジスタのグランド側に接続され、第1副トランジスタが前記第1カレントミラー回路の電流比が大となる副トランジスタのグランド側に接続され、第2副トランジスタが前記第2カレントミラー回路の電流比が小となる主トランジスタのグランド側に接続され、共通端子が抵抗を介してグランドに接続される第3カレントミラー回路と、
主トランジスタが前記第2検出用トランジスタの電源側に接続され、第1副トランジスタが前記第1カレントミラー回路の電流比が小となる主トランジスタのグランド側に接続され、第2副トランジスタが前記第2カレントミラー回路の電流比が大となる副トランジスタのグランド側に接続され、共通端子がグランドに接続される第4カレントミラー回路と、
主トランジスタのグランド側が前記第2検出用トランジスタの電源側に接続され、副トランジスタが前記第4カレントミラー回路の主トランジスタの電源側に接続され、共通端子が抵抗素子を介して電源に接続される第5カレントミラー回路と、
非反転入力端子,反転入力端子が前記電源側トランジスタ,前記第1検出用トランジスタのグランド側に夫々接続され、出力端子が前記第3カレントミラー回路のグランド側に接続される第1オペアンプと、
非反転入力端子,反転入力端子が前記グランド側トランジスタ,前記第2検出用トランジスタの電源側に夫々接続され、出力端子が前記第5カレントミラー回路の電源側に接続される第2オペアンプとを備え、
前記第1判定用トランジスタは、前記第3カレントミラー回路の第1副トランジスタを介して流れる電流が増加することで、前記第1カレントミラー回路の副トランジスタを介して流れる電流が、ミラー対をなす主トランジスタを介して流れる電流よりも大きくなった場合に導通し、
前記第2判定用トランジスタは、第5カレントミラー回路を介して前記第4カレントミラー回路の第2副トランジスタを介して流れる電流が増加することで、前記第2カレントミラー回路の副トランジスタを介して流れる電流が、ミラー対をなす主トランジスタを介して流れる電流よりも大きくなった場合に導通するように構成されていることを特徴とする請求項1記載のレアショート検出回路。 - 前記第1検出用トランジスタのグランド側と前記第3カレントミラー回路の主トランジスタとの間に挿入される第1ダイオードと、
前記第2検出用トランジスタの電源側と前記第5カレントミラー回路の主トランジスタとの間に挿入される第2ダイオードとを備えたことを特徴とする請求項4記載のレアショート検出回路。 - 前記第1,第2オペアンプの出力端子と電源,グランドとの間に、オフセット調整用の抵抗素子を接続したことを特徴とする請求項4又は5記載のレアショート検出回路。
- 請求項1乃至6の何れかに記載のレアショート検出回路における第1又は第2判定用トランジスタが導通したことに基づいて出力状態が変化する異常監視信号を生成する異常監視信号生成回路において、
前記第1,第2判定用トランジスタの導通に伴って変化する電圧信号の論理和をとる論理和ゲートと、
この論理和ゲートより出力される信号に所定の遅延時間を付与する第1遅延回路と、
この第1遅延回路により遅延された信号が入力され、前記電源側トランジスタ又は前記グランド側トランジスタの何れかを導通させるための制御信号の出力タイミングに同期して出力される信号の変化に基づいてラッチ動作するラッチ回路と、
このラッチ回路によりラッチされた信号と前記同期信号との論理積をとる論理積ゲートとで構成されていることを特徴とする異常監視信号生成回路。 - 前記ラッチ回路は、バイポーラトランジスタロジックで構成され、
前記同期信号のレベルを反転させる反転回路と、
前記同期信号と前記反転回路の出力信号との論理積をとる論理積ゲートと、
この論理積ゲートの出力信号のレベル変化に基づいてラッチ動作を行うレベルトリガDラッチとを備えることを特徴とする請求項7記載の異常監視信号生成回路。 - 前記反転回路は、3以上の奇数個のインバータゲートを直列接続して構成されていると共に、
最終段に配置されるインバータゲートを構成するトランジスタがオンからオフに変化する場合の動作速度は、その他のトランジスタの動作速度よりも遅くなるように設定されていることを特徴とする請求項8記載の異常監視信号生成回路。
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