JP4396539B2 - レアショート検出回路及び異常監視信号生成回路 - Google Patents

Description

本発明は、電源と負荷との間に接続される電源側トランジスタと、前記負荷とグランドとの間に接続されるグランド側トランジスタとを備えて当該負荷を通電駆動する構成において、負荷のレアショート状態を検出するための回路、及びその回路によりレアショート状態が検出された場合に出力状態が変化する異常監視信号を生成する異常監視信号生成回路に関する。

図１０は、特許文献１に開示されている、駆動回路における負荷周辺の故障を検出するための故障検出回路の電気的構成を示すものである。負荷としては、例えば車両のトランスミッションを構成するリニアソレノイドを駆動するためのスイッチトリラクタンスモータを想定しており、その三相巻線の内の一相（Ｗ相）を駆動する回路に配置されるものである。電源とグランドとの間には、電源側カレントミラー回路１、モータの巻線であるＬ負荷２、グランド側カレントミラー回路３が直列に接続されている。カレントミラー回路１は、２つのＮチャネルＦＥＴ１ａ，１ｂで構成されており、カレントミラー回路３も、２つのＮチャネルＦＥＴ３ａ，３ｂで構成されている。

電源とＬ負荷２のグランド側端子との間には、逆方向のダイオード４が接続されており、Ｌ負荷２の電源側端子とグランドとの間にも逆方向のダイオード５が接続されている。制御回路６は、カレントミラー回路１のＦＥＴ１ａ，１ｂと、カレントミラー回路３のＦＥＴ３ａ，３ｂとに夫々ゲート信号を出力してそれらをスイッチングさせる。このように、電源側とグランド側とにＦＥＴを配置してＬ負荷に通電を行うのは、何れか一方のＦＥＴが短絡した場合のフェイルセーフを考慮したためである。

そして、ＦＥＴ１ｂのソースとＬ負荷２との間、及びＦＥＴ３ｂのソースとグランドとの間には、夫々抵抗７，８が接続されており、それらの抵抗７，８の両端には、電圧増幅器９，１０が接続されている。電圧増幅器９，１０の出力信号はＬ故障検知回路１１に与えられており、Ｌ故障検知回路１１は、制御回路６によるＦＥＴ１ａ，１ｂ並びにＦＥＴ３ａ，３ｂのゲート信号の出力タイミングにおいて電圧増幅器９，１０の出力信号を参照し比較することで、Ｌ負荷２に生じる不完全な短絡（所謂レアショート）などの故障検知を行うようになっている。尚、他のＵ，Ｖ相についても、同様に構成される回路が配置されている。
特開２０００−２９３２０１号公報

しかしながら、特許文献１に開示されている技術では、Ｌ負荷２に流れる電流を抵抗７，８によって電圧に変換しているため、変換誤差が生じてしまう。また、低電流領域においては抵抗の端子電圧が小さくなるため、検出精度にバラつきが生じ易いという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、負荷に発生するレアショート状態をより高い精度で検出することができる検出回路、及びレアショート状態が検出された場合に、異常監視信号の出力状態を確実に変化させることが可能な異常監視信号生成回路を提供することにある。

請求項１記載のレアショート検出回路によれば、負荷を駆動するための電源側，グランド側トランジスタと夫々ミラー対をなすように第１，第２検出用トランジスタを配置する。第１，第２カレントミラー回路は、夫々第１検出用トランジスタに流れる第１電流をミラーさせた電流と、第２検出用トランジスタに流れる第２電流をミラーさせた電流とに応じた電流とを夫々流すトランジスタ対で構成されるが、前者は第１電流側の電流比が大となるように設定され、後者は、第２電流側の電流比が大となるように設定される。

そして、第１判定用トランジスタは、第１カレントミラー回路の第１電流側に接続され、第１電流が第２電流よりも大となった場合に導通し、第２判定用トランジスタは、第２カレントミラー回路の第２電流側に接続され、第２電流が第１電流よりも大となった場合に導通する。即ち、第１判定用トランジスタが導通するのは、負荷の電源側に流れる電流がグランド側に流れる電流よりも大となった場合であり、第２判定用トランジスタが導通するのは、負荷のグランド側に流れる電流が電源側に流れる電流よりも大となった場合である。従って、負荷がレアショート状態となったことを、従来のように負荷電流を電圧変換することなく、ミラー対を構成するトランジスタに流れる電流の大小関係に基づいて検出することができるので、従来構成とは異なり電圧変換における誤差が介在することがなく、より高い精度による検出が可能となる。また、低電流領域においても精度良く検出を行うことができる。

請求項２記載のレアショート検出回路によれば、レアショート状態の検出は以下のような作用によって行なわれる。また、以降において、カレントミラー回路を構成する主トランジスタとは、自身の制御端子が自身の出力端子に接続されているトランジスタを表し（例えば、バイポーラトランジスタであれば、自身のベースが自身のコレクタに接続されているもの）、副トランジスタとは、その主トランジスタと対を成しているものを表す。
第１電流と第２電流とが同じ電流比であれば、第３カレントミラー回路の第１及び第２副トランジスタを介して流れる電流と、第４カレントミラー回路の第１及び第２副トランジスタを介して流れる電流とは等しくなる。従って、第１，第２カレントミラー回路の主及び副トランジスタにも同量の電流が流れるが、その電流量は、夫々電流比が小さい方のトランジスタによって規定される。

そして、例えば、第１電流の方が第２電流よりも少しだけ大きく流れる状態になると、第１カレントミラー回路においては、電流比が大に設定されている副トランジスタに、主トランジスタよりも大きな電流が流れるようになる。すると、その電流の増加分によって第１判定用トランジスタが導通するので、負荷の電源側においてレアショート状態が発生したことが検出される。
また、第２電流の方が第１電流よりも少しだけ大きく流れる状態になると、第２カレントミラー回路において、電流比が大に設定されている副トランジスタに、主トランジスタよりも大きな電流が流れるようになる。すると、その電流の増加分によって第２判定用トランジスタが導通するので、負荷のグランド側においてレアショート状態が発生したことが検出されるようになる。

請求項３記載のレアショート検出回路によれば、第１，第２検出用トランジスタのグランド側は、第３，第４カレントミラー回路の主トランジスタが挿入されている構成に対応して、電源側，グランド側トランジスタの制御端子にダイオードを順方向に挿入るすことで、電源側，グランド側トランジスタの制御端子に印加される電圧のバランスを調整することができる。

請求項４記載のレアショート検出回路によれば、第２カレントミラー回路までの構成は請求項２と同様であるが、第３カレントミラー回路については、共通端子が抵抗を介してグランドに接続されている部分が請求項２と相違している。また、第４カレントミラー回路については、主トランジスタが第２検出用トランジスタの電源側に接続されている部分が相違している。そして、第１オペアンプは、その反転入力端子側に、第３カレントミラー回路を構成する主トランジスタを介して帰還がかかるように接続されることで、双方の入力端子がバーチャルショートとなる。従って、電源側トランジスタ，第１検出用トランジスタのグランド側電位が等しくなるように調整して、両者で構成されるカレントミラー回路のミラー電流が等しくなるように作用する。

一方、第２オペアンプも同様に、その反転入力端子側に、第５カレントミラー回路を構成する主トランジスタを介して帰還がかかるように接続されることで、グランド側トランジスタ，第２検出用トランジスタの電源側電位が等しくなるように調整し、両者で構成されるカレントミラー回路のミラー電流が等しくなるように作用する。
また、レアショート状態の検出作用については、電源側については請求項２について説明したものと基本的に同様である。そして、グランド側については、第２電流の方が第１電流よりも少しだけ大きく流れる状態になると、第２カレントミラー回路において電流比が大に設定されている副トランジスタには、第５，第４カレントミラー回路を介して主トランジスタよりも大きな電流が流れるように作用する点以外は、請求項２について説明したものと同様となる。

請求項５記載のレアショート検出回路によれば、第１ダイオードは、第１検出用トランジスタのグランド側と第３カレントミラー回路の主トランジスタとの間に挿入される。即ち、第１検出用トランジスタを介して電流Ｉが流れた場合、当該トランジスタのオン抵抗Ｒに応じて電圧降下ＶD（＝ＲＩ）が発生する。この時、第１オペアンプの出力端子の電位ＶOは、電源電圧をＶB，第３カレントミラー回路の主トランジスタにおける接合電圧をＶFとすればＶO＝ＶB−ＶD−ＶFとなり、第１オペアンプはその電圧ＶOを出力する必要がある。つまり、前記電流Ｉが小さい場合、第１オペアンプはより高い電圧ＶOを出力しなければならない。
そこで、第１ダイオードを上記のように接続することで、その順方向電圧分だけ第１オペアンプの出力電圧レベルを低下させることができ、出力電圧が上限側で飽和しないように調整を行なうことができる。また、第２ダイオードは、第２オペアンプの出力電圧範囲をグランド側よりその順方向電圧分だけ上昇させることで、出力電圧が下限側で飽和しないように調整をする作用効果をなす。

請求項６記載のレアショート検出回路によれば、第１，第２オペアンプの出力端子と電源，グランドとの間にオフセット調整用の抵抗素子を接続するので、その抵抗素子の抵抗値を適宜設定すれば、負荷電流が変化することに基づき、第１，第２オペアンプの出力端子の電圧レベルに発生しようとするオフセットを打ち消すように調整することができる。

請求項７記載の異常監視信号生成回路によれば、請求項１乃至６の何れかに記載のレアショート検出回路における第１又は第２判定用トランジスタが導通したことに基づいて、出力状態が変化する異常監視信号を生成する。この場合、第１，第２判定用トランジスタの導通に伴って変化する電圧信号の論理和に、所定の遅延時間を付与してラッチ回路に入力する。すると、ラッチ回路は、電源側又はグランド側トランジスタの何れかを導通させる制御信号の出力タイミングに同期する信号のレベル変化に応じてラッチ動作を行う。そして、このラッチ回路によりラッチされた信号と同期信号との論理積をとることで異常監視信号を生成出力する。

即ち、レアショートが検出された場合に生じる電圧信号の変化は、前記制御信号の出力タイミングに略同期して発生するが、その信号変化のタイミングを僅かに遅延させれば、前記制御信号のレベルが後端側で変化した時点で、前記電圧信号の変化を確実に捉えることが可能となる。従って、制御信号に同期した信号のレベル変化をトリガとしてラッチすれば前記電圧信号が変化した状態を保持できるので、その状態の保持により異常監視信号の出力状態を変化させて、レアショートが検出されたことを確実に反映させることができる。
尚、ここで、並びに以降で言う「論理和」、「論理積」については、入出力信号に関する論理の正負を問わないものとする。

請求項８記載の異常監視信号生成回路によれば、ラッチ回路を、バイポーラトランジスタロジックで構成する。即ち、レアショート検出回路をパイポーラプロセスで構成する場合、異常監視信号生成回路も同様のプロセスで構成することが好ましい。そしてこの場合、ラッチ動作をより確実に行うにはエッジトリガタイプのＤラッチを使用することが望ましい。しかし、エッジトリガタイプのＤラッチは通常ＣＭＯＳロジックで構成されるものであり、バイポーラトランジスタロジックではレベルトリガＤラッチしか構成できない。
そこで、同期信号とその信号レベルの反転との論理積をとれば、反転回路側で付与される遅延時間差に応じて、両者の信号レベルが同一となる期間が僅かに生成されるので、論理積信号は、その僅かな期間だけ「真」となる。従って、その信号のレベルをトリガとしてラッチ動作を行わせることで、擬似的なエッジトリガ動作を実現することができる。

請求項９記載の異常監視信号生成回路によれば、反転回路を３以上の奇数個のインバータゲートを直列接続して構成する。そして、最終段に配置されるインバータゲートを構成するトランジスタの動作速度がその他のトランジスタの動作速度よりも遅くなるように設定する。斯様に構成すれば、トランジスタの動作速度差によって、信号レベルをハイからロウに反転させる場合に付与するゲート遅延時間よりも、信号レベルをロウからハイに反転させる場合に付与するゲート遅延時間がより長くなる。従って、前記制御信号若しくは前記同期信号の後端側の信号変化時点において、Ｄラッチをトリガさせる所定幅のワンショットパルスを生成する目的である程度の遅延時間を付与する必要がある場合に、インバータゲートの接続段数をより少なくすることができる。

（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。尚、図３と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。電源線２１には、４つのＰＮＰトランジスタ２２ａ，２２ｂ，２３ａ，２３ｃのコレクタが接続されており、夫々の対がカレントミラー回路２２，２３（第１カレントミラー回路，第２カレントミラー回路）を構成している。

トランジスタ２２ａ（主トランジスタ），２２ｂ（副トランジスタ）のベースは共通に接続されていると共に、抵抗素子２４を介して電源線２１に接続され、また、抵抗素子２５を介してＰＮＰトランジスタ２６のエミッタに接続されている。トランジスタ２６のベースは、トランジスタ２２ｂのコレクタに接続されており、コレクタはグランド線２７に接続されている。ＰＮＰトランジスタ２８（第１判定用トランジスタ）のエミッタは電源線２１に接続されており、ベースはトランジスタ２２ａのコレクタに接続され、コレクタは抵抗素子２９及び３０を介してグランド線２７に接続されている。
尚、トランジスタ２２ａ，２２ｂのエミッタ面積比は、１０:９となるように設定されている（例えば、夫々１０個のトランジスタ，９個のトランジスタを並列に接続したものと等価な構成となっている）。そして、詳細は後述するが、ミラー回路２２に流れるミラー電流が、エミッタ面積比が小さいトランジスタ２２ｂによって規定されている場合、トランジスタ２８は導通しないように設定されている。

一方、カレントミラー回路２３側には、抵抗素子２４及び２５，ＰＮＰトランジスタ２６及び２８，抵抗素子２９及び３０と対称を成すように、抵抗素子３１及び３２，ＰＮＰトランジスタ３３及び３４，抵抗素子３５及び３６が配置されている。尚、トランジスタ２３ａ，２３ｂのエミッタ面積比は、９:１０となるように設定されている。そして、ミラー回路２２と同様に、ミラー回路２３に流れるミラー電流が、エミッタ面積比が小さいトランジスタ２３ｂによって規定されている場合、トランジスタ３４（第２判定用トランジスタ）は導通しないように設定されている。

ＦＥＴ１ｂ（第１検出用トランジスタ）のグランド側（ソース側）には、３つのＮＰＮトランジスタ３７ａ，３７ｂ，３７ｃで構成されるカレントミラー回路３７（第３カレントミラー回路）が配置されている。即ち、３つのトランジスタ３７ａ，３７ｂ，３７ｃのベースは共通に、トランジスタ３７ａ（主トランジスタ）のコレクタに接続されている。そして、トランジスタ３７ａのコレクタはＦＥＴ１ｂのソースに接続され、トランジスタ３７ｂ（第１副トランジスタ）のコレクタは抵抗素子３８を介してトランジスタ２２ａのコレクタに接続され、トランジスタ３７ｃ（第２副トランジスタ）のコレクタは抵抗素子３９を介してトランジスタ２３ａのコレクタに接続されている。また、トランジスタ３７ａ，３７ｂ，３７ｃのエミッタは共通に、ＦＥＴ１ａのソースに接続されている。

一方、ＦＥＴ３ｂ（第２検出用トランジスタ）のグランド側（ソース側）には、３つのＮＰＮトランジスタ４０ａ，４０ｂ，４０ｃで構成されるカレントミラー回路４０（第４カレントミラー回路）が配置されている。即ち、３つのトランジスタ４０ａ，４０ｂ，４０ｃのベースは共通に、トランジスタ４０ａ（主トランジスタ）のコレクタに接続されている。そして、トランジスタ４０ａのコレクタはＦＥＴ３ｂのソースに接続され、トランジスタ４０ｂ（第１副トランジスタ）のコレクタは抵抗素子４１を介してトランジスタ２２ｂのコレクタに接続され、トランジスタ４０ｃ（第２副トランジスタ）のコレクタは抵抗素子４２を介してトランジスタ２３ｂのコレクタに接続されている。また、トランジスタ４０ａ，４０ｂ，４０ｃのエミッタは共通に、グランド線３７に接続されている。

Ｌ故障検知回路１１に代わるＬ故障検知回路４３の２つの入力端子は、抵抗素子２９及び３０の共通接続点と、抵抗素子３５及び３６の共通接続点とに夫々接続されている。そして、Ｌ故障検知回路４３は、各共通接続点の電位変化によって、Ｌ負荷２の電源側，グランド側に発生したレアショート状態を検出するようになっている。
Ｌ故障検知回路４３は、レアショート状態を検出すると制御回路６に故障モード信号を出力する。そして、制御回路６は、故障モード信号が出力されたことを検知すると、ＦＥＴ１ａ及び１ｂ，３ａ及び３ｂをＯＦＦさせて負荷２の駆動を停止するようになっている。制御回路６の出力端子とＦＥＴ１ａ（電源側トランジスタ），３ａ（グランド側トランジスタ）のゲートとの間には、順方向のダイオード４４，４５が夫々接続されている。以上が、レアショート検出回路４６を構成している。
また、以上の構成において、トランジスタ２６，３３は、カレントミラー回路２２，２３における（エミッタ面積比に基づく）ミラー比を理想の値に近づけるため、ベース電流の補正用に配置されているものである。

次に、本実施例の作用について説明する。回路動作が正常である場合、Ｌ負荷２の電源側，グランド側においてＦＥＴ１ａ，３ａに流れる電流量は等しいため、それらの電流をミラーしているＦＥＴ１ｂ，３ｂに流れる電流（第１，第２電流）の量も等しい。そして、カレントミラー回路２２を構成するトランジスタ２２ａ，２２ｂには、カレントミラー回路３７のトランジスタ３７ｂ，カレントミラー回路４０のトランジスタ４０ｂを介して同量の電流が流れる。一方、カレントミラー回路２３を構成するトランジスタ２３ａ，２３ｂにも、カレントミラー回路３７のトランジスタ３７ｃ，カレントミラー回路４０のトランジスタ４０ｃを介して同量の電流が流れる。
このとき、カレントミラー回路２２，２３に流れる同量のミラー電流は、エミッタ面積比が小さく設定されているトランジスタ２２ｂ，２３ｂによって規定されているため、トランジスタ２８，３４は何れも導通しない。従って、Ｌ故障検知回路４３の入力端子レベルは、何れもロウレベルとなっている。

そして、例えば、レアショート状態が発生したことによりＬ負荷２の電源側に流れる電流が、グランド側に流れる電流よりも増加し、その増加割合が１０％を超えた場合を想定する。この場合、カレントミラー回路３７に流れるミラー電流も１０％を超えて増加するため、カレントミラー回路２２においては、電流比が大に設定されているトランジスタ２２ａに、トランジスタ２２ｂ側に対して１０％を超える大きな電流が流れるようになる。すると、その電流の増加分によってトランジスタ２８が導通するので、抵抗素子２９及び３０に電流が流れ、Ｌ故障検知回路４３の対応する入力端子レベルだけがハイレベルに変化する。従って、Ｌ故障検知回路４３は、Ｌ負荷２の電源側においてレアショート状態が発生したことが検出できる。

また、レアショート状態が発生したことによりＬ負荷２のグランド側に流れる電流が電源側に流れる電流よりも増加し、その増加割合が１０％を超えた場合を想定する。この場合、カレントミラー回路４０に流れるミラー電流が１０％を超えて増加するため、カレントミラー回路２３においては、電流比が大に設定されているトランジスタ２３ｂに、トランジスタ２３ａ側に対して１０％を超える大きな電流が流れる。すると、その電流の増加分によってトランジスタ３４が導通するので、抵抗素子３５及び３６に電流が流れ、Ｌ故障検知回路４３の対応する入力端子レベルだけがハイレベルに変化する。従って、Ｌ故障検知回路４３は、Ｌ負荷２のグランド側においてレアショート状態が発生したことを検出できる。

以上のように本実施例によれば、Ｌ負荷２を駆動するため、電源側，グランド側に夫々配置されるＦＥＴ１ａ，３ａと夫々ミラー対をなすようにＦＥＴ１ｂ，３ｂを配置し、カレントミラー回路２２，２３を、夫々ＦＥＴ１ｂ，３ｂに流れる第１，第２電流をミラーさせた電流に応じた電流を流すように構成して、前者は第１電流側の電流比が大となるようにトランジスタ２２ａ，２２ｂのエミッタ面積比を設定し、後者は、第２電流側の電流比が大となるようにトランジスタ２３ａ，２３ｂのエミッタ面積比を設定した。

そして、第１電流が第２電流よりも１０％を超える増加割合で大となった場合は、カレントミラー回路３７を介してトランジスタ２２ａに流れる電流を増加させトランジスタ２８が導通するように設定し、第２電流が第１電流よりも１０％を超える増加割合で大となった場合は、カレントミラー回路４０を介してトランジスタ２３ｂに流れる電流を増加させトランジスタ３４が導通するように設定した。従って、負荷２がレアショート状態となったことを、従来構成とは異なり負荷電流を電圧に変換することなく、ミラー対を構成するトランジスタに流れる電流の大小関係に基づいて検出することができるので、より高い精度による検出が可能となる。また、低電流領域においてもより精度良く検出を行うことができる。

また、ＦＥＴ１ｂ，３ｂのグランド側にトランジスタ３７ａ，４０ａが挿入されている構成に対応して、ＦＥＴ１ａ，３ａのゲートにダイオード４４，４５を順方向に挿入することで、その順方向電圧ＶFによって、各ゲートに印加される電圧のバランスを調整することができる。
加えて、レアショート検出回路４６では、ＦＥＴ１ａ，３ａの（オン抵抗に依存する）ドレイン−ソース間電圧によってカレントミラー回路２２，２３を構成するトランジスタを駆動することになるので、これらのカレントミラー回路２２，２３に比較的大きな電流を流すことが可能となり、負荷電流が比較的大きな場合でもレアショート検出を行なうことができる。

（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。ＦＥＴ１ｂのソースとトランジスタ３７ａのコレクタとの間には、３個のダイオード５１ａ〜５１ｃ（第１ダイオード）の直列回路が挿入されている。また、ＦＥＴ１ａ，１ｂのソースは、オペアンプ５２（第１オペアンプ）の非反転入力端子，反転入力端子に接続されており、オペアンプ５２の出力端子は、カレントミラー回路３７のエミッタ側に接続されている。

一方、カレントミラー回路３側においては、ＦＥＴ３ｂのソースはグランド線２７に直結されている。そして、ＦＥＴ３ａ，３ｂのドレインは、オペアンプ５３（第２オペアンプ）の非反転入力端子，反転入力端子に接続されており、オペアンプ５３の出力端子は、カレントミラー回路５４（第５カレントミラー回路）のエミッタ側に接続されている。トランジスタ５４ａ，５４ｂのベースは共通に接続されていると共に、抵抗素子５５を介してオペアンプ５３の出力端子に接続され、また、抵抗素子５６を介してＰＮＰトランジスタ５７のエミッタに接続されている。トランジスタ５７のベースは、トランジスタ５４ａのコレクタに接続されており、コレクタはグランド線２７に接続されている。

また、トランジスタ５４ａのコレクタは、３個のダイオード５８ａ〜５８ｃ（第２ダイオード）の直列回路を介してＦＥＴ３ｂのドレインに接続されている。一方、トランジスタ５４ｂのコレクタは、抵抗素子５９を介してカレントミラー回路４０を構成するトランジスタ４０ａのコレクタに接続されている。
また、オペアンプ５２の出力端子は、抵抗素子６０，６１を介して電源線２１，グランド線２７に夫々接続されており、オペアンプ５３の出力端子は、抵抗素子６２，６３を介して電源線２１，グランド線２７に夫々接続されている。尚、ダイオード４４及び４５は削除されている。以上が、レアショート検出回路６４を構成している。

次に、第２実施例の作用について説明する。レアショート状態の検出動作に関しては、第１実施例のレアショート検出回路４６と基本的に同様である。第２実施例では、オペアンプ５２，５３が、夫々の反転入力端子側にトランジスタ３７ａ，トランジスタ５４ａを介して帰還がかかるように接続されている。即ち、オペアンプ５２，５３はバーチャルショートとなっており、ＦＥＴ１ａ及び１ｂのソース電位差、ＦＥＴ３ａ，３ｂのドレイン電位は夫々等しくなるように調整される。従って、オペアンプ５２，５３は、ＦＥＴ１ａ及び１ｂ，ＦＥＴ３ａ及び３ｂで構成されるカレントミラー回路１，３におけるミラー電流誤差をより小さくするように調整する作用をなす。

また、３個のダイオード５１ａ〜５１ｃは、以下のような作用をなすものである。即ち、ＦＥＴ１ｂを介して電流ＩUが流れた場合、ＦＥＴ１ｂのオン抵抗Ｒに応じて電圧降下ＶDU（＝ＲＩU）が発生する。この時、オペアンプ５２の出力端子の電位ＶOUは、電源電圧をＶB，トランジスタ３７ａにおけるベース−エミッタ間電圧をＶFとして、ダイオード５１ａ〜５１ｃが存在しないとすれば、
ＶOU＝ＶB−ＶDU−ＶF
となり、オペアンプ５２はその電圧ＶOUを出力する必要がある。つまり、前記電流Ｉが小さい場合、オペアンプ５２はより高い電圧ＶOUを出力しなければならない。
そこで、ダイオード５１ａ〜５１ｃを、ＦＥＴ１ｂのソースとトランジスタ３７ａのコレクタとの間に挿入すれば、それらの順方向電圧３ＶF分だけオペアンプ５２の出力電圧レベルを低下させることができる。従って、オペアンプ５２の出力電圧が上限側で飽和しないように調整される。

一方、ダイオード５８ａ〜５８ｃは、オペアンプ５３における出力電圧範囲の下限側について同様の作用をなすものである。即ち、ＦＥＴ３ｂを介して電流ＩDが流れた場合、ＦＥＴ３ｂのオン抵抗に応じて電圧降下ＶDDが発生するので、オペアンプ５３の出力端子の電位ＶODは、トランジスタ５４ａにおけるエミッタ−コレクタ間電圧をＶCEとして、ダイオード５３ａ〜５３ｃが存在しないとすれば、
ＶOD＝ＶDD＋ＶCE
となり、オペアンプ５３はその電圧ＶODを出力する必要がある。つまり、前記電流ＩDが小さい場合、オペアンプ５３はより低い電圧ＶODを出力しなければならない。
そこで、ダイオード５３ａ〜５３ｃを、ＦＥＴ３ｂのドレインとトランジスタ５４ａのコレクタとの間に挿入すれば、それらの順方向電圧３ＶF分だけオペアンプ５３の出力電圧レベルを上昇させることができる。従って、オペアンプ５３の出力電圧が下限側で飽和しないように調整される。
更に、抵抗素子６０，６１並びに抵抗素子６２，６３は、それらの抵抗値を適宜設定することで、負荷電流が変化することに基づいて、オペアンプ５２，５３の出力端子の電圧レベルに発生しようとするオフセットを打ち消すために配置されている。

以上のように第２実施例によれば、ＦＥＴ１ａ，１ｂのソースを、オペアンプ５２の非反転入力端子，反転入力端子に接続し、オペアンプ５２の出力端子を、カレントミラー回路３７のエミッタ側に接続した。また、カレントミラー回路３側においては、ＦＥＴ３ｂのソースをグランド線２７に直結して、ＦＥＴ３ａ，３ｂのドレインを、オペアンプ５３の非反転入力端子，反転入力端子に接続し、オペアンプ５３の出力端子を、カレントミラー回路５４のエミッタ側に接続した。従って、ＦＥＴ１ａ，１ｂのソース電位、ＦＥＴ３ａ，３ｂのドレイン電位が等しくなり、両者で構成されるカレントミラー回路１，３のミラー電流が等しくなるので、レアショート状態の検出精度を高めることができる。

そして、ＦＥＴ１ｂのソースとトランジスタ３７ａのコレクタとの間に、３個のダイオード５１ａ〜５１ｃを挿入すると共に、トランジスタ５４ａのコレクタとＦＥＴ３ｂのドレインとの間にも３個のダイオード５８ａ〜５８ｃを挿入した。従って、オペアンプ５２，５３の出力電圧範囲が限界を超えないように調整することができる。更に、オペアンプ５２，５３の出力端子と電源線２１，グランド線２７との間に抵抗素子６０，６１並びに抵抗素子６２，６３を配置したので、負荷電流が変化することに基づいて、オペアンプ５２，５３の出力端子の電圧レベルに発生しようとするオフセットを打ち消すように調整することができる。

（第３実施例）
図３乃至図９は本発明の第３実施例を示すものである。第３実施例は、第１又は第２実施例におけるレアショート検出回路４６又は６４によりレアショートが検出された場合に、その異常検出に応じて信号ＤＩＡＧの出力状態を変化させるための異常監視信号生成回路に関するものである。図３は、例えば第１実施例における図１の要部と、異常監視信号生成回路７１とを示すものである。尚、電流センス部７２，７３は、図１におけるＦＥＴ１ｂ，３ｂに相当するものである。

図１に示すＡ点，Ｂ点、即ち、抵抗２９及び３０，抵抗３５及び３６の共通接続点は、ＯＲゲート（論理和ゲート）７４の入力端子に接続されており、ＯＲゲート７４の出力端子は３入力ＮＯＲゲート（負論理入力のＡＮＤ，論理積ゲート）７５の入力端子に接続されている。また、ＦＥＴ１ａのドレインは、抵抗７６を介してコンパレータ７７の非反転入力端子に接続されている。コンパレータ７７の反転入力端子にはしきい値電圧Ｖthが与えられており、非反転入力端子及び出力端子は、夫々抵抗７８及び７９を介して電源にプルアップされている。
コンパレータ７７の出力端子は、インバータゲート８０を介してＮＯＲゲート７５の入力端子に接続されており、ＮＯＲゲート７５の残りの入力端子にはハイアクティブのパワーオンリセット信号ＰＯＲが与えられている。そして、ＮＯＲゲート７５は、異常監視信号ＤＩＡＧを出力するようになっている。

図４は、異常監視信号生成回路７１の回路動作を示すタイミングチャートである。（ａ）ＬＳ２＋はコイル２の電源側に流れる電流波形であり、（ｂ）ＩＮＶ出力はインバータゲート８０の出力信号波形、（ｃ）ＯＵＴ２はコイル２のグランド側に流れる電流波形である。コイル２に通電を行う場合は、ＦＥＴ３ａを常時ＯＮ状態にして、ＦＥＴ１ａ側を断続するように制御される。従って、コンパレータ７７の非反転入力端子のレベルは、コイル２に電流が流れない期間は低く、コイル２に電流が流れると上昇してしきい値Ｖthを超えるようになり、コンパレータ７７はハイレベルを出力する。その結果、（ｂ）ＩＮＶ出力は、コイル２に電流が流れる期間に同期してロウレベルとなっている（同期信号）。

Ａ点，Ｂ点の電位は、レアショートが発生していなければロウレベルであり、電源側又はグランド側の何れかでレアショートが発生すると、（ｄ）に示すようにコイル２に電流が流れる期間に応じてハイレベルとなる。即ち（ｅ）に示すように、ＮＯＲゲート７５の出力信号である異常監視信号ＤＩＡＧは、レアショートが発生していなければ（ｂ）のＩＮＶ出力に応じて間欠的にハイレベルとなることで、電源側ＦＥＴ１ａの導通タイミングに応じて出力状態が変化する信号となる。
そして、レアショートが発生すると（ここでは、グランド側で発生した場合を想定）、（ｂ）のＩＮＶ出力がロウレベルとなるタイミングに同期してＯＲゲート７４の出力がハイレベルとなるので、ＤＩＡＧはロウレベルを維持し続けるようになり、出力パターンが変化する。この状態の変化によって異常が検出されるようになっている。

しかしながら、以上のような信号処理方式には次のような問題があった。レアショートの発生時に異常監視信号ＤＩＡＧをロウレベルにする条件は、上述のように（ｂ）のＩＮＶ出力がロウレベルとなるタイミングに同期してＯＲゲート７４の出力がハイレベルとなることである。ところが、実際には、回路時定数の相違やゲート遅延の時間差などにより、両者のタイミングが完全に一致するとは限らない場合がある。すると、図４（ｅ）に示すように、レアショートが検出されているにもかかわらず、異常監視信号ＤＩＡＧが信号変化のエッジの前後で僅かな時間だけハイレベルを示すようになる。
斯様な問題を解決するため、従来はＮＯＲゲート７５の出力端子にフィルタを付加するなどしてノイズ的に出力される信号変化分を除去するなどの対策を行っていた。しかし、このような対策では、フィルタの時定数を大きくし過ぎると異常監視信号ＤＩＡＧ自体の信号成分も除去してしまうおそれがあり、充分な対策であるとは言えない。

そこで、第３実施例では、図５に示すように、ＯＲゲート７４の出力端子とＮＯＲゲート７５との間に、遅延回路８１（例えば、遅延時間２０μｓ）と、擬似的にエッジトリガによるラッチ動作を行うラッチ回路８２とを挿入し、異常監視信号生成回路１２０を構成する。尚、レアショート検出回路４６は、ＦＥＴ１及び３部分を除いてバイポーラプロセスで構成されているので、ラッチ回路８２についても同様にバイポーラプロセスによって構成される。そのため、ラッチ回路８２を擬似的なエッジトリガ動作を行なうように構成している。

即ち、図６に示すように、ラッチ回路８２は、通常パイポーラトランジスタロジックで構成されるレベルトリガのＤラッチ８３のトリガ入力（負論理）ＣＫにＯＲゲート（負論理のＡＮＤ，論理積ゲート）８４の出力端子を接続し、そのＯＲゲート８４の入力端子の一方にＦＥＴ１ａのゲート制御信号Ｇ（同期信号）を与え、他方にゲート制御信号Ｇの反転を与えている。但し、その反転は、３段のインバータゲート８５，８６，８７を介して所定の遅延時間を付与しながら行っている。これらは、反転回路１２１を構成している。

更に、図７には、ラッチ回路８２の構成をトランジスタレベルで示す。即ち、Ｄラッチ８３はＮＰＮトランジスタ８８〜９６によって構成され、ＯＲゲート８４はＮＰＮトランジスタ９７〜９９で構成され、インバータゲート８５〜８７もＮＰＮトランジスタ１００〜１０２で構成されている。これらのエミッタは全てグランドに接続されている。
Ｄラッチ８３において、トランジスタ８８及び８９、９０及び９１、９３及び９４、９５及び９６の対は夫々コレクタが共通に接続されており、また、各対毎に２０μＡの定電流回路１０３〜１０６が接続されている。トランジスタ９２のコレクタはトランジスタ９３及び９４のコレクタに接続されている。トランジスタ８８のベースは負論理のトリガ入力端子ＣＫであり、トランジスタ９１のベースに接続されている。トランジスタ８８及び８９のコレクタはトランジスタ９０及び９３のベースに接続されている。
トランジスタ９０及び９１のコレクタはトランジスタ９６のベースに、出力端子Ｑであるトランジスタ９３及び９４のコレクタはトランジスタ９５のベースに、トランジスタ９５及び９６のコレクタはトランジスタ９４のベースに接続されている。トランジスタ８９のベースは入力端子Ｄであり、トランジスタ９２のベースはリセット入力端子Ｒである。

ＯＲゲート８４において、トランジスタ９７及び９８の対はコレクタが共通に接続されており、そのコレクタはトランジスタ９９のベースに接続されている。そして、夫々のコレクタには、２０μＡの定電流回路１０７，１０８が接続されている。トランジスタ９７及び９８のベースは入力端子であり、前者には入力信号Ｇが与えられ、後者はインバータゲート８７の出力端子であるトランジスタ１０２のコレクタが接続されている。また、出力端子であるトランジスタ９９のコレクタは、Ｄラッチ８３のトリガ入力端子ＣＫに接続されている。

反転回路１２１を構成するインバータゲート８５〜８７において、トランジスタ８５，８６，８７のコレクタには、夫々電流値が１０μＡ，１２０μＡ，１０μＡの定電流回路１０９，１１０，１１１が接続されている。そして、初段のトランジスタ８５のベースには入力信号Ｇが与えられており、トランジスタ１０１，１０２のベースは、トランジスタ１００，１０１のコレクタに夫々接続されている。
尚、これら３段のインバータゲート８５〜８７によって信号レベルを反転させる場合の遅延時間は、ハイからロウへの変化時間に対して、ロウからハイへの変化時間がより長くなるように構成されている。即ち、トランジスタ１０１の電流増幅率ｈFEは、１２０／１０＝１２であるのに対して、トランジスタ１０２の電流増幅率ｈFEは、１０／１２０＝０．０８３となることで、トランジスタ１０２の動作速度（オンからオフに変化する速度）は、トランジスタ１０１の動作速度より遅くなっている。この技術の詳細は、例えば特開２００４−１２８０１２号公報に記載されている。

次に、第３実施例の作用について図８及び図９も参照して説明する。図８は、ラッチ回路８２の回路動作を示すタイミングチャートである。最初に、図８（ｆ）に示すように、パワーオンリセット信号がアクティブとなり初期化が行われる。図８（ａ）に示すように、入力信号ＧはＦＥＴ１ａのゲート制御信号であるから、コイル２の通電タイミングに応じて間欠的にハイレベルとなる。その入力信号Ｇのレベルは反転回路１２１によって反転されるが（ｂ）、ハイからロウへの変化には例えば１μｓの遅延時間が付与され、ロウからハイへの変化には例えば２μｓの遅延時間が付与される。そして、入力信号Ｇとその反転との論理和がＯＲゲート８４で取られることで、双方がロウレベルとなる期間だけロウレベルとなるトリガ信号が、Ｄラッチ８３に出力される（図８（ｃ））。

また、ＯＲゲート７４の出力信号には、遅延回路８１によって２０μｓの遅延時間が与えられている。従って、レアショートが検出され、ＯＲゲート７４が入力信号Ｄにほぼ同期してハイレベルを出力していれば、そのレベルは入力信号Ａの立下りから２０μｓ以内に立ち下がる（図８（ｄ），電流比較検出信号）。そして、図８（ｃ）に示すトリガ信号ＣＫが２μｓ以下のロウレベルパルスを出力している期間に、Ｄラッチ８３により入力端子Ｄのレベルがラッチされ、出力端子Ｑより出力される（図８（ｅ））。

図９は、図４相当図である。以上のように、ＯＲゲート７４の出力信号をラッチ回路８２によりラッチすることで、図４に示したケースのようにノイズを除去する為のフィルタを必要とすることなく、レアショートを検出した状態の信号を安定的に出力することができる。但し、図９（ｆ）に示すように、ラッチ回路８２の出力信号は、ＬＳ２＋の立下りからハイレベルとなるので、レアショートの検出タイミングが１信号周期分遅れることになるが、実質的には全く問題無い。

以上のように第３実施例によれば、異常監視信号生成回路７１を、トランジスタ２８又は３４がＯＮした場合に電位が変化するＡ点，Ｂ点の信号レベルの論理和に対し、遅延回路８１により遅延時間を付与してラッチ回路８２に入力し、ラッチ回路８２を、電源側ＦＥＴ１ａに与えるゲート制御信号Ｇのネガティブエッジで（擬似的に）ラッチ動作を行うように構成した。そして、ラッチ回路８２によりラッチされた信号とインバータゲート８０の出力信号との論理積をＮＯＲゲート７５でとることで異常監視信号ＤＩＡＧを生成出力するようにした。従って、Ａ点又はＢ点の電圧信号が変化した状態をラッチ回路８２により保持することができ、その状態の保持により異常監視信号ＤＩＡＧの出力状態を変化させて、レアショートが検出されたことを確実に反映させることができる。

また、擬似的なエッジトリガ動作を行うラッチ回路８２を、バイポーラトランジスタロジックで構成した。即ち、ゲート制御信号Ｇとその信号レベルの反転との論理積をＯＲ（負論理のＡＮＤ）ゲート８４でとり、インバータゲート８５〜８７で付与される遅延時間差に応じて、１ショットのロウレベルパルスを生成してレベルエッジトリガのＤラッチ８３にラッチ動作を行わせることで、バイポーラトランジスタロジックによって擬似的なエッジトリガ動作を実現することができる。

更に、反転回路１２１を３個のインバータゲート８５〜８７を直列接続して構成し、最終段に配置されるインバータゲート８７を構成するトランジスタ１０２の動作速度が、その他のトランジスタ１００，１０１の動作速度よりも遅くなるように設定したので、ゲート制御信号Ｇの立下りエッジにおいて、Ｄラッチ８３をトリガさせる所定幅のワンショットパルスを生成するための遅延時間を付与する場合に、インバータゲートの段数をより少なくすることができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第１実施例において、ダイオード４４，４５は、必要とされる検出精度に応じて設ければ良い。
また、第２実施例において、抵抗６０，６１，６２，６３も必要に応じて設ければ良い。
また、ダイオード５１ａ〜５１ｃ，５８ａ〜５８ｃについても、オペアンプ５２，５３の出力電圧範囲を調整する必要がある場合に対応して配置すれば良い。例えば、調整レベルに応じてダイオードを１個だけ挿入しても良いし、全く配置しなくても良い。
更に、第２実施例においても、必要とされる検出精度によってはオペアンプ５２，５３を削除しても良い。尚、オペアンプ５３を削除した場合は、カレントミラー回路５４のコレクタ側を抵抗素子を介して電源線２１に接続する。

カレントミラー回路２２，２３について設定するミラー比は、レアショート状態を検出するための電流バランスしきい値に応じて適宜変更すれば良い。
各トランジスタを、ＦＥＴ，バイポーラトランジスタの何れとするかは、個別の設計に応じて適宜選択すれば良い。
第３実施例において、レアショート検出回路がＣＭＯＳプロセス又はＢｉ−ＣＭＯＳをプロセスを使用して構成される場合は、エッジトリガＤラッチをＣＭＯＳロジックで構成すれば良い。
トリガ信号ＣＫのロウレベルパルス幅は、レベルトリガＤラッチ８３がラッチ動作を行なうのに必要とされるホールドタイム以上となる範囲で、適宜設定すれば良い。
反転回路は、出力信号の立上がりと立下りとで付与される遅延時間が同一となるように構成しても良い。
反転回路を構成するインバータゲートの段数は、５以上の奇数であっても良い。また、レベルトリガのホールドタイムを確保することができる遅延時間が付与可能であれば、１個のインバータゲートで反転回路を構成しても良い。

本発明の第１実施例であり、レアショート検出回路の電気的構成を示す図 本発明の第２実施例を示す図１相当図 本発明の第３実施例であり、第１実施例における図１の要部と、異常監視信号生成回路とを示す図 異常監視信号生成回路の回路動作を示すタイミングチャート 図３の構成を改良した異常監視信号生成回路を示す図 ラッチ回路の構成を示す図 ラッチ回路の構成をトランジスタレベルで示す図 ラッチ回路の動作を示すタイミングチャート 図４相当図 従来技術を示す図１相当図

符号の説明

図面中、１ａはＮチャネルＦＥＴ（電源側トランジスタ）、１ｂはＮチャネルＦＥＴ（第１検出用トランジスタ）、２はＬ負荷、３ａはＮチャネルＦＥＴ（グランド側トランジスタ）、３ｂはＮチャネルＦＥＴ（第２検出用トランジスタ）、２２はカレントミラー回路（第１カレントミラー回路）、２３はカレントミラー回路（第２カレントミラー回路）、２８はＰＮＰトランジスタ（第１判定用トランジスタ）、３４はトランジスタ（第２判定用トランジスタ）、３７はカレントミラー回路（第３カレントミラー回路）、４０はカレントミラー回路（第４カレントミラー回路）、４３はＬ故障検知回路、４４，４５はダイオード、４６はレアショート検出回路、５１ａ〜５１ｃはダイオード（第１ダイオード）、５２はオペアンプ（第１オペアンプ）、５３はオペアンプ（第２オペアンプ）、５４はカレントミラー回路（第５カレントミラー回路）、５８ａ〜５８ｃはダイオード（第２ダイオード）、６４はレアショート検出回路、７４はＯＲゲート（論理和ゲート）、７５はＮＯＲゲート（論理積ゲート）、８１は遅延回路、８２はラッチ回路、８３はレベルトリガＤラッチ、８４はＯＲゲート（論理積ゲート）、８５〜８７はインバータゲート、１２０は異常監視信号生成回路、１２１は反転回路を示す。

Claims (9)

1. 電源と負荷との間に接続される電源側トランジスタと、
   この電源側トランジスタとミラー対をなす第１検出用トランジスタと、
   前記負荷とグランドとの間に接続されるグランド側トランジスタと、
   このグランド側トランジスタとミラー対をなす第２検出用トランジスタと、
   前記第１検出用トランジスタに流れる第１電流をミラーさせた電流と、前記第２検出用トランジスタに流れる第２電流をミラーさせた電流とに応じた電流とを夫々流すトランジスタ対で構成される２つのカレントミラー回路であって、前記第１電流側の電流比が大となるように設定される第１カレントミラー回路，及び前記第２電流側の電流比が大となるように設定される第２カレントミラー回路と、
   前記第１カレントミラー回路の第１電流側に接続され、前記第１電流が前記第２電流よりも大となった場合に導通する第１判定用トランジスタと、
   前記第２カレントミラー回路の第２電流側に接続され、前記第２電流が前記第１電流よりも大となった場合に導通する第２判定用トランジスタとで構成されることを特徴とするレアショート検出回路。
2. 主トランジスタが前記第１検出用トランジスタのグランド側に接続され、第１副トランジスタが前記第１カレントミラー回路の電流比が大となる副トランジスタのグランド側に接続され、第２副トランジスタが前記第２カレントミラー回路の電流比が小となる主トランジスタのグランド側に接続され、共通端子が前記負荷の電源側に接続される第３カレントミラー回路と、
   主トランジスタが前記第２検出用トランジスタのグランド側に接続され、第１副トランジスタが前記第１カレントミラー回路の電流比が小となる主トランジスタのグランド側に接続され、第２副トランジスタが前記第２カレントミラー回路の電流比が大となる副トランジスタのグランド側に接続され、共通端子がグランドに接続される第４カレントミラー回路とを備え、
   前記第１判定用トランジスタは、前記第３カレントミラー回路の第１副トランジスタを介して流れる電流が増加することで、前記第１カレントミラー回路の副トランジスタを介して流れる電流が、ミラー対をなす主トランジスタを介して流れる電流よりも大きくなった場合に導通し、
   前記第２判定用トランジスタは、前記第４カレントミラー回路の第２副トランジスタを介して流れる電流が増加することで、前記第２カレントミラー回路の副トランジスタを介して流れる電流が、ミラー対をなす主トランジスタを介して流れる電流よりも大きくなった場合に導通するように構成されていることを特徴とする請求項１記載のレアショート検出回路。
3. 前記電源側，グランド側トランジスタの制御端子に、ダイオードを順方向に挿入したことを特徴とする請求項２記載のレアショート検出回路。
4. 主トランジスタが前記第１検出用トランジスタのグランド側に接続され、第１副トランジスタが前記第１カレントミラー回路の電流比が大となる副トランジスタのグランド側に接続され、第２副トランジスタが前記第２カレントミラー回路の電流比が小となる主トランジスタのグランド側に接続され、共通端子が抵抗を介してグランドに接続される第３カレントミラー回路と、
   主トランジスタが前記第２検出用トランジスタの電源側に接続され、第１副トランジスタが前記第１カレントミラー回路の電流比が小となる主トランジスタのグランド側に接続され、第２副トランジスタが前記第２カレントミラー回路の電流比が大となる副トランジスタのグランド側に接続され、共通端子がグランドに接続される第４カレントミラー回路と、
   主トランジスタのグランド側が前記第２検出用トランジスタの電源側に接続され、副トランジスタが前記第４カレントミラー回路の主トランジスタの電源側に接続され、共通端子が抵抗素子を介して電源に接続される第５カレントミラー回路と、
   非反転入力端子，反転入力端子が前記電源側トランジスタ，前記第１検出用トランジスタのグランド側に夫々接続され、出力端子が前記第３カレントミラー回路のグランド側に接続される第１オペアンプと、
   非反転入力端子，反転入力端子が前記グランド側トランジスタ，前記第２検出用トランジスタの電源側に夫々接続され、出力端子が前記第５カレントミラー回路の電源側に接続される第２オペアンプとを備え、
   前記第１判定用トランジスタは、前記第３カレントミラー回路の第１副トランジスタを介して流れる電流が増加することで、前記第１カレントミラー回路の副トランジスタを介して流れる電流が、ミラー対をなす主トランジスタを介して流れる電流よりも大きくなった場合に導通し、
   前記第２判定用トランジスタは、第５カレントミラー回路を介して前記第４カレントミラー回路の第２副トランジスタを介して流れる電流が増加することで、前記第２カレントミラー回路の副トランジスタを介して流れる電流が、ミラー対をなす主トランジスタを介して流れる電流よりも大きくなった場合に導通するように構成されていることを特徴とする請求項１記載のレアショート検出回路。
5. 前記第１検出用トランジスタのグランド側と前記第３カレントミラー回路の主トランジスタとの間に挿入される第１ダイオードと、
   前記第２検出用トランジスタの電源側と前記第５カレントミラー回路の主トランジスタとの間に挿入される第２ダイオードとを備えたことを特徴とする請求項４記載のレアショート検出回路。
6. 前記第１，第２オペアンプの出力端子と電源，グランドとの間に、オフセット調整用の抵抗素子を接続したことを特徴とする請求項４又は５記載のレアショート検出回路。
7. 請求項１乃至６の何れかに記載のレアショート検出回路における第１又は第２判定用トランジスタが導通したことに基づいて出力状態が変化する異常監視信号を生成する異常監視信号生成回路において、
   前記第１，第２判定用トランジスタの導通に伴って変化する電圧信号の論理和をとる論理和ゲートと、
   この論理和ゲートより出力される信号に所定の遅延時間を付与する第１遅延回路と、
   この第１遅延回路により遅延された信号が入力され、前記電源側トランジスタ又は前記グランド側トランジスタの何れかを導通させるための制御信号の出力タイミングに同期して出力される信号の変化に基づいてラッチ動作するラッチ回路と、
   このラッチ回路によりラッチされた信号と前記同期信号との論理積をとる論理積ゲートとで構成されていることを特徴とする異常監視信号生成回路。
8. 前記ラッチ回路は、バイポーラトランジスタロジックで構成され、
   前記同期信号のレベルを反転させる反転回路と、
   前記同期信号と前記反転回路の出力信号との論理積をとる論理積ゲートと、
   この論理積ゲートの出力信号のレベル変化に基づいてラッチ動作を行うレベルトリガＤラッチとを備えることを特徴とする請求項７記載の異常監視信号生成回路。
9. 前記反転回路は、３以上の奇数個のインバータゲートを直列接続して構成されていると共に、
   最終段に配置されるインバータゲートを構成するトランジスタがオンからオフに変化する場合の動作速度は、その他のトランジスタの動作速度よりも遅くなるように設定されていることを特徴とする請求項８記載の異常監視信号生成回路。
   
   

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