JPH11252909A - 電流検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 スイッチング制御方式のパワー回路にあっ
て、パワー素子をなすパワーＭＯＳトランジスタに流れ
る出力電流を、電力損失および電圧損失を伴うことな
く、かつ検出精度の悪化を伴いやすいカレントミラー動
作に依存することなく、高精度かつ高感度に電圧変換し
て検出する。 【解決手段】 電圧検出点と上記パワーＭＯＳトランジ
スタのドレインとの間に介在する第１のＭＯＳトランジ
スタと、上記電圧検出点と上記パワーＭＯＳトランジス
タのソースとの間に介在する第２のＭＯＳトランジスタ
を有し、第１のＭＯＳトランジスタを上記パワーＭＯＳ
トランジスタのオン／オフと同相でオン／オフ動作させ
るとともに、第２のＭＯＳトランジスタを上記パワーＭ
ＯＳトランジスタのオン／オフと逆相でオン／オフ動作
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電流検出回路、さ
らにはパワーＭＯＳトランジスタによってスイッチング
制御される電流を電圧変換して検出する電流検出回路に
適用して有効な技術に関するものであって、たとえばス
イッチングレギュレータの過電流検出や過電流保護に利
用して有効な技術に関するものである。

【０００２】

【従来の技術】スイッチングレギュレータなどのパワー
回路では、過電流によるパワー素子の破壊を防止するた
めに、そのパワー素子に流れる出力電流を電圧に変換し
て検出し、この電流変換電圧が規定電圧を越えたとき
に、上記パワー素子を強制的に遮断させる制御が行われ
る（たとえば、ＣＱ出版社刊行「トランジスタ技術 １
９９８年１月号」３００，３０１ページ参照）。

【０００３】パワー素子の電流を電圧変換して検出する
手段としては、図６に示すように、出力電流経路にシャ
ント抵抗Ｒｓを直列に介在させる方法がある。

【０００４】図６に示すのはパワーＭＯＳトランジスタ
Ｑｍを用いたスイッチング方式のパワー回路であって、
パワー素子であるＭＯＳトランジスタＱｍに直列に介在
するシャント抵抗Ｒｓが、そのトランジスタＱｍの電流
Ｉｄｓを電圧Ｖｃｓ（＝Ｒｓ×Ｉｄｓ）に変換して検出
する電流検出回路２をなす。

【０００５】シャント抵抗Ｒｓに分圧された電圧Ｖｃｓ
（＝Ｒｓ×Ｉｄｓ）は電圧比較回路３にて所定の基準電
圧Ｖｒｅｆと比較され、ＶｃｓがＶｒｅｆを越えると、
その比較回路３の出力によりパワーＭＯＳトランジスタ
Ｑｍを強制的に遮断する保護動作が行われる。

【０００６】同図において、１は駆動パルス発生回路で
あって、パワーＭＯＳトランジスタＱｍをオン／オフ制
御する駆動パルス信号Ｐｇを生成する。４は出力制御回
路であって、比較回路３がＶｃｓ＞Ｖｒｅｆを検出した
ときに上記駆動パルス信号Ｐｇの出力を強制停止させ
る。Ｌはトランスなどの負荷回路であって、直流電源電
位ＶＢとパワーＭＯＳトランジスタＱｍの間に直列に接
続されている。

【０００７】しかし、上述した電流検出回路２では、出
力電流経路にシャント抵抗Ｒｓが直列に介在するため、
このシャント抵抗Ｒｓでの電力損失（Ｖｃｓ×Ｉｄｓ）
および電圧損失（Ｉｄｓ×Ｒｓ）が大きな問題となる。
電力損失を少なくするためには、シャント抵抗Ｒｓの抵
抗値を、たとえば０．１Ωといったような低い値にする
必要があるが、このような低抵抗値を半導体集積回路と
して形成することは非常に困難である。

【０００８】仮に、電力損失および電圧損失を無視でき
るほどにシャント抵抗Ｒｓの抵抗値を低くすることがで
きたとしても、今度は、そのシャント抵抗Ｒｓにより分
圧される電圧Ｖｃｓ（＝Ｒｓ×Ｉｄｓ）が小さくなって
十分な検出感度が得られなくなるという背反が生じる。

【０００９】そこで、図７に示すように、出力電流経路
にシャント抵抗を直列に介在させない方式の電流検出回
路が提案されている。

【００１０】図７に示す電流検出回路２は、パワーＭＯ
ＳトランジスタＱｍに対して１／ｎにサイズ縮小された
ＭＯＳトランジスタＱｓを、そのパワーＭＯＳトランジ
スタＱｍにドレイン同士およびゲート同士で共通接続さ
せることにより、トランジスタＱｍに流れるドレイン・
ソース電流Ｉｄｓの一定割合（１／ｎ）をトランジスタ
Ｑｓに分流させるような一種のカレントミラー回路を形
成し、このカレントミラー回路による分流電流（Ｉｄｓ
／ｎ）が流れるトランジスタＱｓのソース側に、シャン
ト抵抗Ｒｓを直列に介在させるようにしたものである。

【００１１】これにより、パワーＭＯＳトランジスタＱ
ｍの電流経路にシャント抵抗を直列に介在させなくて
も、そのトランジスタＱｍのドレイン・ソース電流Ｉｄ
ｓに応じた電流検出電圧Ｖｃｓ（＝Ｒｓ×Ｉｄｓ／ｎ）
を取り出すことができる。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。

【００１３】すなわち、図７に示した電流検出回路で
は、トランジスタＱｍにはシャント抵抗Ｒｓが介在して
しないが、そのトランジスタＱｍからの分流電流（Ｉｄ
ｓ／ｎ）を流すトランジスタＱｓにはシャント抵抗Ｒｓ
が直列に介在しており、これによる電力損失（Ｖｃｓ×
Ｉｄｓ／ｎ）が依然として残る。

【００１４】上記電力損失（Ｖｃｓ×Ｉｄｓ／ｎ）を低
減させるためには、トランジスタＱｍとＱｓ間のサイズ
比（ｎ）を十分に大きくして、Ｑｓに分流される電流の
割合（１／ｎ）をできるだけ小さくするとともに、所定
の検出感度を得るためにシャント抵抗Ｒｓの抵抗値を十
分に高くする必要がある。

【００１５】しかし、この場合は、検出精度を確保する
ために、両トランジスタＱｍとＱｓのサイズ比（ｎ）を
高精度に定めなければならない面倒が生じる。さらに、
この場合は、Ｑｓのソース側だけに直列に介在する高抵
抗値のシャント抵抗ＲｓがＱｍとＱｓ間でのカレントミ
ラー動作に大きく干渉し、これにより、ＱｍとＱｓ間の
分流比を一定に保つことができなくなって、電流検出精
度が悪くなるという問題が生じる。

【００１６】本発明の目的は、スイッチング制御方式の
パワー回路にあって、パワー素子をなすパワーＭＯＳト
ランジスタに流れる出力電流を、電力損失および電圧損
失を伴うことなく、かつ検出精度の悪化を伴いやすいカ
レントミラー動作に依存することなく、高精度かつ高感
度に電圧変換して検出することを可能にする、という技
術を提供することにある。

【００１７】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１９】すなわち、パワーＭＯＳトランジスタ（Ｑ
ｍ）によってスイッチング制御される電流（Ｉｄｓ）を
電圧（Ｖｃｓ）に変換して検出する電流検出回路（２）
であって、上記電流（Ｉｄｓ）からの変換電圧（Ｖｃ
ｓ）を取り出すための電圧検出点（ｏｕｔ）と上記パワ
ーＭＯＳトランジスタ（Ｑｍ）のドレインとの間に介在
する第１のＭＯＳトランジスタ（Ｑ１）と、上記電圧検
出点（ｏｕｔ）と上記パワーＭＯＳトランジスタ（Ｑ
ｍ）のソースとの間に介在する第２のＭＯＳトランジス
タ（Ｑ２）と、第１のＭＯＳトランジスタ（Ｑ１）を上
記パワーＭＯＳトランジスタ（Ｑｍ）のオン／オフと同
相でオン／オフ動作させるとともに、第２のＭＯＳトラ
ンジスタ（Ｑ２）を上記パワーＭＯＳトランジスタ（Ｑ
ｍ）のオン／オフと逆相でオン／オフ動作させる相補制
御手段（２１）とを設けるようにしたものである。

【００２０】上述した手段によれば、パワーＭＯＳトラ
ンジスタのドレイン・ソース電流を、そのパワーＭＯＳ
トランジスタのドレイン・ソース間オン抵抗との積によ
り与えられる電圧の形で取り出すことができる。これに
より、スイッチング制御方式のパワー回路にあって、パ
ワー素子をなすパワーＭＯＳトランジスタに流れる出力
電流を、電力損失および電圧損失を伴うことなく、かつ
検出精度の悪化を伴いやすいカレントミラー動作に依存
することなく、高精度かつ高感度に電圧変換して検出す
ることを可能にするという目的が達成される。

【００２１】また、上記パワーＭＯＳトランジスタ（Ｑ
ｍ）のゲートに入力されるパルス制御信号（Ｐｇ）を用
いて第１および第２のＭＯＳトランジスタ（Ｑ１，Ｑ
２）を相補的にオン／オフ動作させるようにした。これ
により、第１および第２のＭＯＳトランジスタ（Ｑ１，
Ｑ２）のオン／オフをパワーＭＯＳトランジスタ（Ｑ
ｍ）のオン／オフに簡単かつ確実に連動させることがで
きる。

【００２２】さらに、上記パワーＭＯＳトランジスタ
（Ｑｍ）、第１のＭＯＳトランジスタ（Ｑ１）、第２の
ＭＯＳトランジスタ（Ｑ２）を共にＮチャンネル型また
はＰチャンネルのいずれか一方のタイプに揃えるととも
に、第１のＭＯＳトランジスタ（Ｑ１）のゲートには上
記パワーＭＯＳトランジスタ（Ｑｍ）のゲートに入力さ
れるパルス信号（Ｐｇ）を直接与え、第２のＭＯＳトラ
ンジスタ（Ｑ２）のゲートには上記パワーＭＯＳトラン
ジスタ（Ｑｍ）のゲートに入力されるパルス信号（Ｐ
ｇ）を位相反転回路（２１）を介して与えるようにし
た。これにより、第１と第２のＭＯＳトランジスタ（Ｑ
１，Ｑ２）の相補的にオン／オフ動作を確実に行わせる
ことができる。

【００２３】また、上記第２のＭＯＳトランジスタ（Ｑ
２）のオンからオフへの切り換えを第１のＭＯＳトラン
ジスタ（Ｑ１）のオフからオンへの切り換えよりも遅ら
せる遅延手段（２１）を設けるようにした。これによ
り、パワーＭＯＳトランジスタ（Ｑｍ）がオフからオン
に切り替わった直後のドレイン・ソース電圧（Ｖｄｓ）
に瞬時的に生じるグリッジ（Ｖｐ）を取り除くことがで
きる。

【００２４】さらにまた、上記第１のＭＯＳトランジス
タ（Ｑ１）をパワーＭＯＳトランジスタ（Ｑｍ）と同じ
チャンネルタイプにするとともに、第２のＭＯＳトラン
ジスタ（Ｑ２）を第１のＭＯＳトランジスタ（Ｑ１）に
対して反対のチャンネルタイプとすることにより、第１
のＭＯＳトランジスタ（Ｑ１）を上記パワーＭＯＳトラ
ンジスタ（Ｑｍ）のオン／オフと同相でオン／オフ動作
させるとともに、第２のＭＯＳトランジスタ（Ｑ２）を
上記パワーＭＯＳトランジスタ（Ｑｍ）のオン／オフと
逆相でオン／オフ動作させる相補制御手段を設けるよう
にした。これにより、位相反転回路（インバータ）を使
わずに相補制御手段を構成することができる。

【００２５】

【発明の実施の形態】以下、本発明の好適な実施態様を
図面を参照しながら説明する。

【００２６】図１は本発明の技術が適用された電流検出
回路の一実施態様を示す。

【００２７】同図に示す電流検出回路２は、スイッチン
グ制御方式の直流定電圧電源装置いわゆるスイッチング
レギュレータの過電流保護に使用されている。

【００２８】同図において、Ｑｍはパワー素子をなすＮ
チャンネル型パワーＭＯＳトランジスタであって、直流
電源電位ＶＢから負荷（トランスの一次側）Ｌに流れる
電流Ｉｄｓをスイッチング制御する。このパワーＭＯＳ
トランジスタＱｍのソースは電源の基準側電位（接地側
電位）に直接接続されている。

【００２９】１は駆動パルス発生回路であって、パワー
ＭＯＳトランジスタＱｍをオン／オフ制御する駆動パル
ス信号Ｐｇを生成する。この駆動パルス信号Ｐｇはパワ
ーＭＯＳトランジスタＱｍを確実にオンさせられるだけ
の十分な電圧振幅を持たせられている。

【００３０】１１はフィードバック回路（帰還回路）で
あって、スイッチングレギュレータの直流出力電圧（図
示省略）が所定の目標電圧Ｖｓｔとなるように、上記駆
動パルス信号Ｐｇのパルス幅（デューティ）をフィード
バック制御する。

【００３１】２は電流検出回路であって、第１のＭＯＳ
トランジスタＱ１、第２のＭＯＳトランジスタＱ２、お
よびインバータ（位相反転回路）２１により構成されて
いる。ｏｕｔは電流変換された電圧Ｖｃｓを取り出すた
めの電圧検出点すなわち電流検出出力点を示す。第１お
よび第２のＭＯＳトランジスタＱ１，Ｑ２はいずれも、
上記パワーＭＯＳトランジスタＱｍと同タイプのＮチャ
ンネル型が使用されている。ただし、そのサイズ（ある
いは電流容量）はいずれも、上記パワーＭＯＳトランジ
スタＱｍよりも十分に小さくてよい。

【００３２】ここで、第１のＭＯＳトランジスタＱ１
は、ドレインがパワーＭＯＳトランジスタＱｍのドレイ
ンに、ゲートが同トランジスタＱｍのゲートに、ソース
が上記電圧検出点ｏｕｔに、それぞれ接続されている。
つまり、第２のＭＯＳトランジスタＱ１は、電圧検出点
ｏｕｔとパワーＭＯＳトランジスタＱｍのドレイン間に
介在させられている。

【００３３】第２のＭＯＳトランジスタＱ２は、ドレイ
ンが電圧検出点ｏｕｔに、ゲートがインバータ２１の反
転出力に、ソースがパワーＭＯＳトランジスタＱｍのソ
ースと同電位の基準電位（接地電位）にそれぞれ接続さ
れている。つまり、第２のＭＯＳトランジスタＱ２は、
電圧検出点ｏｕｔとパワーＭＯＳトランジスタＱｍのソ
ース間に介在させられている。

【００３４】インバータ２１は、パワーＭＯＳトランジ
スタＱｍのゲートに印加されるパルス信号Ｐｇを位相反
転して第２のＭＯＳトランジスタＱ２のゲートに与え
る。つまり、インバータ２１は、第１のＭＯＳトランジ
スタＱ１をパワーＭＯＳトランジスタＱｍのオン／オフ
と同相でオン／オフ動作させるとともに、第２のＭＯＳ
トランジスタＱ２を上記パワーＭＯＳトランジスタＱｍ
のオン／オフと逆相でオン／オフ動作させる相補制御手
段を形成する。

【００３５】３は電圧比較回路であって、上記電圧検出
点ｏｕｔに現れる電流変換電圧Ｖｃｓを所定の基準電圧
Ｖｒｅｆと比較し、この比較結果を後述する出力制御回
路４へ出力する。

【００３６】４は出力制御回路であって、比較回路３が
Ｖｃｓ＞Ｖｒｅｆを検出したときに上記駆動パルス信号
Ｐｇの出力を強制停止させるように動作する。

【００３７】図２は、図１に示した回路の状態別等価回
路を示す。

【００３８】同図の（Ａ）はパルス信号Ｐｇが“Ｌ”
（低レベル）でパワーＭＯＳトランジスタＱｍがオフ状
態のときの等価回路を示し、（Ｂ）はパルス信号Ｐｇが
“Ｈ”（高レベル）でパワーＭＯＳトランジスタＱｍが
オン状態のときの等価回路を示す。

【００３９】図１および図において、まず、パワーＭＯ
ＳトランジスタＱｍがオフ状態のとき、第１のＭＯＳト
ランジスタＱ１がオフで、第２のＭＯＳトランジスタＱ
２がオンとなる。このとき、図２の（Ａ）に示すよう
に、電圧検出点ｏｕｔはパワーＭＯＳトランジスタＱｍ
のドレインから切り離される。

【００４０】次に、パワーＭＯＳトランジスタＱｍがオ
ンのとき、第１のＭＯＳトランジスタＱ１がオンで、第
２のＭＯＳトランジスタＱ２がオフとなる。このとき、
図２の（Ｂ）に示すように、電圧検出点ｏｕｔは第１の
ＭＯＳトランジスタＱ１を介してパワーＭＯＳトランジ
スタＱｍのドレインに接続される。

【００４１】このオン状態のパワーＭＯＳトランジスタ
Ｑｍのドレインには、そのパワーＭＯＳトランジスタＱ
ｍのドレイン・ソース電流Ｉｄｓと、そのパワーＭＯＳ
トランジスタＱｍのドレイン・ソース間オン抵抗Ｒｏｎ
との積に相当するドレイン電圧Ｖｄｓ（＝Ｉｄｓ×Ｒｏ
ｎ）が現れる。このときのドレイン電圧Ｖｄｓ（＝Ｉｄ
ｓ×Ｒｏｎ）が第１のＭＯＳトランジスタＱ１を介して
電圧検出点ｏｕｔに電流検出電圧Ｖｃｓとして取り出さ
れる。

【００４２】ここで、パワーＭＯＳトランジスタＱｍの
オン抵抗Ｒｏｎは、そのパワーＭＯＳトランジスタＱｍ
に固有の抵抗値であり、そのゲートに印加される駆動パ
ルス信号Ｐｇの電圧振幅が十分ならば、つまりパワーＭ
ＯＳトランジスタＱｍが確実にオン駆動されていれば、
そのパワーＭＯＳトランジスタＱｍのドレインには、ド
レイン・ソース電流（すなわち出力電流）Ｉｄｓに対し
て一定の比例関係を持った電圧Ｖｄｓ（＝Ｒｏｎ×Ｉｄ
ｓ）が現れる。

【００４３】したがって、パワーＭＯＳトランジスタＱ
ｍがオン状態のときのドレイン電圧Ｖｄｓを第２のＭＯ
ＳトランジスタＱ１を介して取り出すことにより、その
パワーＭＯＳトランジスタＱｍに流れる電流Ｉｄを忠実
に反映した電圧Ｖｃｓ（＝Ｒｏｎ×Ｉｄｓ）を電圧検出
点ｏｕｔに得ることができる。

【００４４】このとき、Ｑｍのドレインと電圧検出点ｏ
ｕｔの間には第２のＭＯＳトランジスタＱ１のオン抵抗
が直列に介在することになるが、検出点ｏｕｔに取り出
すのは電流ではなく電圧である。したがって、その検出
点ｏｕｔでの入力インピーダンスを十分に高くすれば、
Ｑ１のオン抵抗の影響はほとんど無視することができ
る。また、確実にオン駆動されたＱ１のオン抵抗も、そ
のＱ１に固有の抵抗値を呈するので、仮に上記検出点ｏ
ｕｔに抵抗が並列に接続されていたとしても、その並列
に接続されている抵抗とＱ１のオン抵抗とによる一定率
の分圧により、出力電流Ｉｄｓと一定の比例関係にある
電流検出電圧を取り出すことができる。

【００４５】図３は、図１に示した回路の要部における
動作波形チャートを示す。

【００４６】同図に示すように、パワーＭＯＳトランジ
スタＱｍは、そのゲートに印加されるパルス信号Ｐｇに
よりオン／オフ制御される。このパワーＭＯＳトランジ
スタＱｍのオン／オフに連動して、第１および第２のＭ
ＯＳトランジスタＱ１，Ｑ２が相補的にオン／オフ制御
される。これにより、パワーＭＯＳトランジスタＱｍが
オンのときのドレイン・ソース電圧Ｖｄｓだけが抽出さ
れて上記電圧検出点ｏｕｔに取り出されるようになる。
つまり、パワーＭＯＳトランジスタＱｍによってスイッ
チング制御される電流Ｉｄｓを電圧Ｖｃｓ（＝Ｉｄｓ×
Ｒｏｎ）に変換して電圧検出点ｏｕｔに取り出すことが
できる。

【００４７】以上のようにして、電力損失および電圧損
失を伴うシャント抵抗を出力電流経路に直列に接続する
ことなく、また検出精度の悪化を伴いやすいカレントミ
ラー動作にも依存することなく、パワー素子をなすパワ
ーＭＯＳトランジスタＱｍに流れる出力電流ＩｄｓをB4
高精度かつ高感度に電圧変換して検出することができ
る。

【００４８】図４は、本発明の別の実施態様を示すため
の動作波形チャートを示す。

【００４９】同図に示すように、パワーＭＯＳトランジ
スタＱｍがオフからオンに切り替わった直後のドレイン
・ソース電圧Ｖｄｓは、瞬時的な電圧上昇であるグリッ
ジＶｐを伴うことがある。このグリッジＶｐは瞬時的な
ので、電圧検出点ｏｕｔから取り出した後のフィルタ処
理などにより取り除くこともできるが、次のようにすれ
ば、電圧検出点ｏｕｔにて取り除くことができる。

【００５０】すなわち、同図に示すように、第２のＭＯ
ＳトランジスタＱ２のオンからオフへの切り換えを第１
のＭＯＳトランジスタＱ１のオフからオンへの切り換え
よりも若干（ｄｔ）遅らせる。この遅延期間ｄｔでのＱ
２のオンにより、上記グリッジＶｐがバイパスされて電
圧検出点ｏｕｔから取り除かれるようになる。

【００５１】上記遅延を行わせる遅延手段として、図１
に示した回路では、第２のＭＯＳトランジスタＱ２のゲ
ートに位相反転パルス信号を与えるインバータ２１を利
用することができる。具体的には、伝達速度の遅いイン
バータ２１を使用するか、あるいは複数（奇数）段のイ
ンバータを直列多段接続することにより、上記遅延手段
を構成することができる。

【００５２】図５は、本発明のさらに別の実施態様を示
す。

【００５３】同図に示す回路では、第１のＭＯＳトラン
ジスタＱ１をパワーＭＯＳトランジスタＱｍと同じＮチ
ャンネルタイプにするとともに、第２のＭＯＳトランジ
スタＱ２を第１のＭＯＳトランジスタＱ１に対して反対
のＮチャンネルタイプとすることにより、第１のＭＯＳ
トランジスタＱ１を上記パワーＭＯＳトランジスタＱｍ
のオン／オフと同相でオン／オフ動作させるとともに、
第２のＭＯＳトランジスタＱ２を上記パワーＭＯＳトラ
ンジスタＱｍのオン／オフと逆相でオン／オフ動作させ
る相補制御手段を構成している。これにより、図１のイ
ンバータ２１を省略することができる。

【００５４】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００５５】たとえば、ＭＯＳトランジスタＱｍ，Ｑ
１，Ｑ２の各チャンネルタイプを反対にした構成も可能
である。

【００５６】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるスイ
ッチングレギュレータの過電流検出回路に適用した場合
について説明したが、それに限定されるものではなく、
たとえばパルスモータドライバなどのパワー駆動装置に
おける出力電流検出にも適用できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５８】すなわち、スイッチング制御方式のパワー
回路にあって、パワー素子をなすパワーＭＯＳトランジ
スタに流れる出力電流を、電力損失および電圧損失を伴
うことなく、かつ検出精度の悪化を伴いやすいカレント
ミラー動作に依存することなく、高精度かつ高感度に電
圧変換して検出することできる。

【図面の簡単な説明】

【図１】本発明の技術が適用された電流検出回路の一実
施態様を示す回路図

【図２】図１に示した回路の状態別等価回路

【図３】図１に示した回路の要部における動作波形チャ
ート

【図４】本発明の別の実施態様を示すための動作波形チ
ャート

【図５】本発明のさらに別の実施態様を示す回路図

【図６】本発明以前の電流検出回路の一例を示す回路図

【図７】本発明以前の電流検出回路の別の例を示す回路
図

【符号の説明】

１ 駆動パルス発生回路 １１ フィードバック回路（帰還回路） ２ 電流検出回路 ２１ インバータ ３ 電圧比較回路 ４ 出力制御回路 Ｑｍ パワーＭＯＳトランジスタ Ｑ１ 第１のＭＯＳトランジスタ Ｑ２ 第２のＭＯＳトランジスタ ＶＢ 直流電源電位 Ｌ 負荷（トランスの一次側） Ｉｄｓ 出力電流（ドレイン・ソース電流） Ｐｇ 駆動パルス信号Ｐ Ｖｓｔ 目標電圧Ｖ ｏｕｔ 電圧検出点 Ｖｃｓ 電流変換電圧 Ｖｒｅｆ 基準電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 千葉 真 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 パワーＭＯＳトランジスタによってスイ
   ッチング制御される電流を電圧に変換して検出する電流
   検出回路であって、上記電流からの変換電圧を取り出す
   ための電圧検出点と上記パワーＭＯＳトランジスタのド
   レインとの間に介在する第１のＭＯＳトランジスタと、
   上記電圧検出点と上記パワーＭＯＳトランジスタのソー
   スとの間に介在する第２のＭＯＳトランジスタと、第１
   のＭＯＳトランジスタを上記パワーＭＯＳトランジスタ
   のオン／オフと同相でオン／オフ動作させるとともに、
   第２のＭＯＳトランジスタを上記パワーＭＯＳトランジ
   スタのオン／オフと逆相でオン／オフ動作させる相補制
   御手段とを備えたことを特徴とする電流検出回路。
2. 【請求項２】 パワーＭＯＳトランジスタのゲートに入
   力されるパルス制御信号を用いて第１および第２のＭＯ
   Ｓトランジスタを相補的にオン／オフ動作させるように
   したことを特徴とする請求項１に記載の電流検出回路。
3. 【請求項３】 パワーＭＯＳトランジスタ、第１のＭＯ
   Ｓトランジスタ、第２のＭＯＳトランジスタを共にＮチ
   ャンネル型またはＰチャンネルのいずれか一方のタイプ
   に揃えるとともに、第１のＭＯＳトランジスタのゲート
   には上記パワーＭＯＳトランジスタのゲートに入力され
   るパルス信号を直接与え、第２のＭＯＳトランジスタの
   ゲートには上記パワーＭＯＳトランジスタのゲートに入
   力されるパルス信号を位相反転回路を介して与えるよう
   にしたことを特徴とする請求項１または２に記載の電流
   検出回路。
4. 【請求項４】 第２のＭＯＳトランジスタのオンからオ
   フへの切り換えを第１のＭＯＳトランジスタのオフから
   オンへの切り換えよりも遅らせる遅延手段を備えたこと
   を特徴とする請求項１から３のいずれかに記載の電流検
   出回路。
5. 【請求項５】 第１のＭＯＳトランジスタをパワーＭＯ
   Ｓトランジスタと同じチャンネルタイプにするととも
   に、第２のＭＯＳトランジスタを第１のＭＯＳトランジ
   スタに対して反対のチャンネルタイプとすることによ
   り、第１のＭＯＳトランジスタを上記パワーＭＯＳトラ
   ンジスタのオン／オフと同相でオン／オフ動作させると
   ともに、第２のＭＯＳトランジスタを上記パワーＭＯＳ
   トランジスタのオン／オフと逆相でオン／オフ動作させ
   る相補制御手段を構成したことを特徴とする請求項１か
   ら４のいずれかに記載の電流検出回路。