JP2004282959A - 電圧制御型駆動素子の駆動装置 - Google Patents
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Abstract
【課題】短絡異常の発生から回路保護動作への応答時間を速くすることができる電圧制御型駆動素子の駆動装置を提供する。
【解決手段】駆動・保護装置は、ゲート電源供給線3からの電力を駆動パルス信号Sdpに基づいてスイッチ素子Q1のゲート端子Gに印加して、スイッチ素子Q1のスイッチング動作を制御するバッファ回路2を備える。駆動・保護装置は、スイッチ素子Q1のゲート電圧VGEの時間変化量を検出すると共に、バッファ回路2における入力端子電圧の時間変化量を検出し、これら検出された電圧時間変化量に基づいて、スイッチ素子Q1のゲート短絡故障を検出する。
【選択図】 図1
【解決手段】駆動・保護装置は、ゲート電源供給線3からの電力を駆動パルス信号Sdpに基づいてスイッチ素子Q1のゲート端子Gに印加して、スイッチ素子Q1のスイッチング動作を制御するバッファ回路2を備える。駆動・保護装置は、スイッチ素子Q1のゲート電圧VGEの時間変化量を検出すると共に、バッファ回路2における入力端子電圧の時間変化量を検出し、これら検出された電圧時間変化量に基づいて、スイッチ素子Q1のゲート短絡故障を検出する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、駆動パルスに基づいて電圧制御型駆動素子をスイッチング制御して、負荷に電力供給をするための電圧制御型駆動素子の駆動装置に関する。
【0002】
【従来の技術】
従来より、電圧制御型駆動素子をスイッチング駆動する駆動回路では、電圧制御型駆動素子のスイッチング時間を短縮して損失を低減させるために、スイッチング時のゲートに対する電荷の充放電を迅速に行う必要があることが知られている。このため、電圧制御型駆動素子には、大きなゲート電流を供給する必要がある。
【0003】
しかしながら、電圧制御型駆動素子のゲート端子とエミッタ端子との間が短絡によって故障した場合には、ゲート電流が流れる経路の回路素子やゲート電源へのダメージが大きくなってしまう。したがって、上述した回路素子等の破壊を回避するために、ゲート端子とエミッタ端子との間の故障を検出する動作を迅速に行うと共に、ゲート端子に供給する電流の制限を行う等の保護動作を行う必要がある。
【0004】
このような電圧制御型駆動素子のゲート端子とエミッタ端子との間の故障に対する対策としては、例えば下記の特許文献1に記載された技術が提案されている。
【0005】
この特許文献1に記載された駆動装置は、電圧制御型駆動素子を駆動する際に発生するゲート電圧を整流してフィルタ回路に出力し、このフィルタ回路の出力に基づいて、ゲート−エミッタ間の短絡故障を検出するものである。
【0006】
【特許文献1】
特開平9−285104号公報
【0007】
【発明が解決しようとする課題】
ところで、特許文献1に記載された駆動装置による従来の短絡故障検出手法では、電圧制御型駆動素子のスイッチング動作時に、ゲート電圧が正電源から負電源へと切り替わる動作、又はゲート電圧が負電源から正電源へと切り替わる動作を行うので、整流回路で整流されたゲート電圧がスイッチングの過渡期間停止してしまう。このため、この短絡故障検出手法においては、整流されたゲート電圧が低下しないように、フィルタ回路によってゲート電圧低下を抑制して誤検出を防止する構成としている。
【0008】
しかしながら、この短絡故障検出手法においては、フィルタの時定数以内に発生するゲート端子とエミッタ端子との間の短絡故障を検出することができないので、短絡故障が発生してからの検出時間が遅延してしまうという問題があった。
【0009】
そこで、本発明は、上述した実情に鑑みて提案されたものであり、短絡異常の発生から回路保護動作への応答時間を速くすることができる電圧制御型駆動素子の駆動装置を提供するものである。
【0010】
【課題を解決するための手段】
本発明では、電圧制御型駆動素子のゲート電圧の時間変化量と、制御回路における入力端子電圧の時間変化量とを検出し、これら電圧時間変化量に基づいて、電圧制御型駆動素子のゲート短絡故障を検出することで、上述の課題を解決する。
【0011】
【発明の効果】
本発明に係る電圧制御型駆動素子の駆動装置によれば、短絡異常の発生から回路保護動作への応答時間を速くすることができ、また、駆動電源が単電源であるシステムにも適用することができる。
【0012】
【発明の実施の形態】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
【0013】
本発明は、電圧制御型駆動素子の1つである絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor;以下、IGBTという。)を用いて所定の負荷を駆動する際の駆動回路及びその保護回路からなる負荷駆動回路に適用される。
【0014】
[負荷駆動回路の構成]
この負荷駆動回路は、図1に示すように、例えばIGBTで構成された電圧制御型駆動素子であるスイッチ素子Q1をオンオフ制御して、負荷駆動電源VBから負荷1に電力供給をして駆動させるものである。
【0015】
負荷1は、一方端が負荷駆動電源VBと接続されると共に、他方端がスイッチ素子Q1を介して接地端子に接続されている。また、この負荷1は、スイッチ素子Q1のコレクタ端子Cに接続されている。この負荷1は、スイッチ素子Q1のオンオフ動作によって供給される電源で駆動されるように構成されている。
【0016】
スイッチ素子Q1は、ゲート端子Gにゲート抵抗R1及びバッファ回路2が接続され、当該ゲート抵抗R1及びバッファ回路2を介して、ゲート端子Gがゲート電源供給線3に接続されると共に、エミッタ端子Eが接地されて構成されている。このスイッチ素子Q1は、ゲート電源供給線3によって生成されるゲート電源消費電流Iccをバッファ回路2及びゲート抵抗R1を介してゲート電流Igとしてゲート端子に入力してオンオフ動作する。
【0017】
このゲート電流Igは、入力電源4(スイッチ素子Q1を駆動するための駆動電源)がPNPトランジスタQ2により制限されたゲート電源消費電流Iccがバッファ回路2及びゲート抵抗R1を通過することで生成されてゲート端子Gに供給される。PNPトランジスタQ2は、入力電源4とスイッチ素子Q1のゲート駆動用の電源であるゲート電源供給線3との間に接続される。より具体的には、PNPトランジスタQ2は、エミッタ端子が入力電源4に接続されると共にコレクタ端子がゲート電源供給線3を介してバッファ回路2に接続される。このPNPトランジスタQ2は、後述する故障検出手段としてのオペアンプI1の出力をベース端子にて入力し、このオペアンプI1の出力に応じて、ゲート電源消費電流Iccを制限する。
【0018】
バッファ回路2は、ゲート電源供給線3からの電力を駆動パルス信号Sdpに基づいてスイッチ素子Q1のゲート端子Gに印加して、スイッチ素子Q1のスイッチング動作を制御する制御回路である。
【0019】
具体的には、このバッファ回路2は、ゲート電源供給線3と接地端子との間にコンプリメンタリ構成とされるP型金属酸化物半導体電界効果トランジスタ(Pch− Metal Oxide Semiconductor Field Effect Transistor;以下、Pch−MOSFETという。)Q3及びN型金属酸化物半導体電界効果トランジスタ(Nch− Metal Oxide Semiconductor Field Effect Transistor;以下、Nch−MOSFETという。)Q4と、同じくゲート電源供給線3と接地端子との間にコンプリメンタリ構成とされるPch−MOSFETQ5及びNch−MOSFETQ6とから構成される。また、バッファ回路2は、抵抗R7を介してCPU(Central Processing Unit)5と接続される。
【0020】
このバッファ回路2は、CPU5から供給される駆動パルス信号Sdpを抵抗R7を介して入力し、Pch−MOSFETQ3及びNch−MOSFETQ4によって反転増幅して出力する。さらに、バッファ回路2は、これらPch−MOSFETQ3及びNch−MOSFETQ4からの出力信号を、Pch−MOSFETQ5及びNch−MOSFETQ6によって反転増幅して出力する。これにより、このバッファ回路2は、CPU5から供給される駆動パルス信号Sdpを増幅すると同時にインピーダンス変換する。
【0021】
また、バッファ回路2に駆動パルス信号Sdpが入力されている時に、ゲート電圧VGEの時間変化量を検出するために、スイッチ素子Q1におけるゲート端子Gと接地端子との間に、第1の電圧変化量検出手段としてのカップリング用のコンデンサC1と抵抗R2とが接続される。より具体的には、スイッチ素子Q1におけるゲート端子Gに接続された第1のコンデンサC1と、一端がコンデンサC1に接続されると共に他端が接地された第1の抵抗R2とから第1の電圧変化量検出手段が構成される。
【0022】
同様に、バッファ回路2における入力端子の端子電圧Vbin、すなわち、内部のNch−MOSFETQ4におけるゲート端子と接地端子との間に発生する電圧の変化を検出するために、バッファ回路2における入力端子と接地端子との間に、第2の電圧変化量検出手段としてのカップリング用のコンデンサC2と抵抗R4とが接続される。より具体的には、バッファ回路2における入力端子に接続された第2のコンデンサC2と、一端がコンデンサC2に接続されると共に他端が接地された第2の抵抗R4とから第2の変化量検出手段が構成される。
【0023】
そして、バッファ回路2における入力端子の端子電圧Vbinとスイッチ素子Q1のゲート電圧VGEとの変化を検出するための抵抗R4及び抵抗R2は、それぞれ、抵抗R5及び抵抗R3を介して、オペアンプI1における入力プラス端子及び入力マイナス端子に接続される。
【0024】
また、オペアンプI1における入力マイナス端子と出力端子との間には抵抗R6が接続される。これにより、オペアンプI1における入力プラス端子の端子電圧V(+)と入力マイナス端子の端子電圧V(−)との差分は、抵抗R6によって決まる増幅率で増幅される。
【0025】
さらに、PNPトランジスタQ2のベース電流を制限するために、オペアンプI1における出力端子とPNPトランジスタQ2におけるベース端子との間に、抵抗R8が接続される。
【0026】
[負荷駆動回路の動作]
このような構成とされる負荷駆動回路における各部は、CPU5からバッファ回路2に駆動パルス信号Sdpが入力されると、図2に示すように動作する。
【0027】
なお、図2には、CPU5から供給される駆動パルス信号Sdp(図2(a))と、バッファ回路2における入力端子の端子電圧Vbin(図2(b))と、Pch−MOSFETQ3、Nch−MOSFETQ4、Pch−MOSFETQ5、及びNch−MOSFETQ6のそれぞれの動作状態(図2(c))と、バッファ回路2における出力端子の端子電圧Vbout(図2(d))と、ゲート電源供給線3から供給されるゲート電流Ig(図2(e))と、スイッチ素子Q1のゲート電圧VGE(図2(f))と、スイッチ素子Q1の動作状態(図2(g))と、オペアンプI1における入力マイナス端子の端子電圧V(−)(図2(h))と、オペアンプI1における入力プラス端子の端子電圧V(+)(図2(i))と、オペアンプI1における出力端子の端子電圧Vout(図2(j))と、ゲート電源消費電流Icc(図2(k))とについての時間変化を示している。ここで、図2に示すゲート電流Ig及びゲート電源消費電流Iccは、ともに、ゲート電源供給線3からスイッチ素子Q1へと流れる方向を正(+)とし、スイッチ素子Q1から接地端子へと流れる方向を負(−)としている。
【0028】
[正常時のターンオン動作]
まず、スイッチ素子Q1に故障が発生しておらず正常である場合におけるターンオン動作について説明する。
【0029】
負荷駆動回路においては、CPU5からバッファ回路2に対して駆動パルス信号Sdpが入力され、当該駆動パルス信号Sdpがローレベルからハイレベルになる時間t1において(図2(a))、バッファ回路2の入力端子に端子電圧Vbinが印加されることで(図2(b))、バッファ回路2内のNch−MOSFETQ4がオフ状態からオン状態となる(図2(c))。また、負荷駆動回路においては、Nch−MOSFETQ4がオン状態となるのに応じて、Pch−MOSFETQ5もオフ状態からオン状態となる(図2(c))。なお、このとき、Pch−MOSFETQ3及びNch−MOSFETQ6は、ともに、オン状態からオフ状態となる(図2(c))。
【0030】
これにより、バッファ回路2からの出力信号(端子電圧Vbout)は、ハイレベルとなり(図2(d))、スイッチ素子Q1におけるゲート端子Gには、ゲート電源供給線3からPch−MOSFETQ5を介してゲート電流Igが流れ込む(図2(e))。
【0031】
そして、負荷駆動回路においては、このゲート電流Igにより、スイッチ素子Q1のゲート電圧VGEが所定の時定数をもって上昇し(図2(f))、スイッチ素子Q1がオン状態となる(図2(g))。これにより、負荷駆動電源VBが接地端子と導通状態となり、負荷1に負荷駆動電源VBからの電力が印加されることになる。なお、スイッチ素子Q1におけるゲート端子Gとエミッタ端子Eとの間は、コンデンサ容量と考えることができるので、ゲート電流Igは、正方向への微分波形形状となる(図2(e))。
【0032】
[正常時のターンオフ動作]
つぎに、スイッチ素子Q1に故障が発生しておらず正常である場合におけるターンオフ動作について説明する。
【0033】
負荷駆動回路においては、駆動パルス信号Sdpがハイレベルからローレベルになる時間t2において(図2(a))、バッファ回路2の端子電圧Vbinが低下することで(図2(b))、バッファ回路2内のPch−MOSFETQ3がオフ状態からオン状態となる(図2(c))。また、負荷駆動回路においては、Pch−MOSFETQ3がオン状態となるのに応じて、Nch−MOSFETQ6もオフ状態からオン状態となる(図2(c))。なお、このとき、Nch−MOSFETQ4及びPch−MOSFETQ5は、ともに、オン状態からオフ状態となる(図2(c))。
【0034】
これにより、スイッチ素子Q1におけるゲート端子Gからは、Nch−MOSFETQ6を介して接地端子方向へとゲート電流Igが流れることになる(図2(e))。
【0035】
そして、負荷駆動回路においては、このゲート電流Igにより、スイッチ素子Q1のゲート電圧VGEが所定の時定数をもって下降し(図2(f))、スイッチ素子Q1がオフ状態となる(図2(g))。これにより、負荷駆動電源VBと接地端子とが遮断状態となり、負荷1に負荷駆動電源VBからの電力供給が停止することになる。
【0036】
[IGBT正常時の回路動作]
つぎに、スイッチ素子Q1が正常である場合における回路動作について説明する。
【0037】
負荷駆動回路においては、スイッチ素子Q1のスイッチング時において、バッファ回路2における入力端子電圧の時間変化量が、コンデンサC2及び抵抗R4によってカップリングされて検出される。この検出された電圧は、オペアンプI1における入力プラス端子に入力される(図2(i))。同様に、負荷駆動回路においては、スイッチ素子Q1のスイッチング時において、ゲート電圧VGEの時間変化量が、コンデンサC1及び抵抗R2によってカップリングされて検出される。この検出された電圧は、オペアンプI1における入力マイナス端子に入力される(図2(h))。
【0038】
ここで、オペアンプI1における入力プラス端子の端子電圧V(+)及び入力マイナス端子の端子電圧V(−)は、スイッチ素子Q1が正常動作時の時間t1,t2において、互いに同レベルとなるように、コンデンサC1及び抵抗R2、又はコンデンサC2及び抵抗R4によってゲイン調整される(図2(h)、(i))。したがって、負荷駆動回路においては、差動増幅するように構成されたオペアンプI1における出力端子の端子電圧Voutは、相殺されて0ボルトとなる(図2(j))。
【0039】
[IGBT異常時の回路動作]
つぎに、スイッチ素子Q1が異常である場合における回路動作について説明する。
【0040】
時間t3において、スイッチ素子Q1におけるゲート端子Gとエミッタ端子(E)との間が短絡故障したものとする。この場合、負荷駆動回路においては、短絡故障が発生した時間t3において、ゲート抵抗(R1)のみによって制限されたゲート電流Igが、ゲート電源供給線3からバッファ回路2を介して接地端子へと流れ込む(図2(e))。
【0041】
このとき、ゲート電圧VGEは、0ボルト近傍にまで低下するので(図2(f))、オペアンプI1における入力マイナス端子の端子電圧V(−)は、急激にローレベルとなる(図2(h))。一方,バッファ回路2に対する入力信号である駆動パルス信号Sdpは、ハイレベルを維持した状態が継続するので(図2(a))、オペアンプI1における入力プラス端子の端子電圧V(+)は、ハイレベルを維持し続けることになる(図2(i))。
【0042】
これらのオペアンプI1における入力プラス端子及び入力マイナス端子の端子電圧V(+),V(−)の差動増幅の結果となる出力端子の端子電圧Voutは、異常ゲート電流の時間変化量に相当して出力されるので(図2(j))、これに応じてゲート電源消費電流Iccを、PNPトランジスタQ2によって抑制することが可能となる。
【0043】
また、負荷駆動回路においては、ゲート電圧VGEの時間変化量に応じて、ゲート電源消費電流Iccを抑制制御することが可能であるため、スイッチ素子Q1におけるゲート端子Gとエミッタ端子(E)との間にハーフショート等の中間故障が発生した場合であっても、リニアにゲート電源消費電流Iccを抑制することができる。
【0044】
[比較例]
ここで、上述した本発明を適用した負荷駆動回路に対する、異常検出動作及び保護動作の比較例について図3を参照して説明する。
【0045】
なお、図3には、上述した駆動パルス信号Sdpに相当する駆動パルス信号Sdp’(図3(a))と、上述したゲート電圧VGEに相当するゲート電圧VGE’と(図3(b))、異常を検出した旨をローレベルで示す異常検出信号(図3(c))と、上述したゲート電源消費電流Iccに相当するゲート電源消費電流Icc’(図3(d))とについての時間変化を示している。また、図3に示す時間t1’,t2’,t3’は、それぞれ、図2に示した時間t1,t2,t3に相当し、時間t3’において異常が発生するものとする。さらに、図3に示すゲート電源消費電流Icc’は、ともに、ゲート電源から素子へと流れる方向を正(+)とし、素子から接地端子へと流れる方向を負(−)としている。
【0046】
IGBTのターンオン動作及びターンオフ動作は、特に図示しないが、図2に示したものと同様である。ただし、比較例においては、異常検出回路を成立させるために、ゲート電源として、正負の両電源を有する構成となっており、図3に示す時間t2’におけるゲート電源消費電流Icc’は、負方向に発生することになる(図3(d))。
【0047】
比較例においては、IGBTがオン状態又はオフ状態のいずれかの安定動作状態におけるゲート電圧VGE’を検出し(図3(b))、このゲート電圧VGE’が所定のレベルにあるか否かに基づいて異常の有無を判定している。このため、比較例においては、IGBTのスイッチング時には、ゲート電圧VGE’が、所定の+Vgeから−Vgeへと遷移する期間、又は−Vgeから+Vgeへと遷移する期間taのような過渡的な動作時間を無視する必要があるので、フィルタ回路を設ける必要がある。
【0048】
したがって、比較例においては、時間t3’にて異常が検出され、ゲート電源消費電流Icc’の抑制を開始する時間t4’までの間に、(図3(d))における実線で示すように、フィルタ回路の時定数τ(≧ta)に相当する時間の遅延が生じ、短絡時に発生するゲート電流を維持する時間が長くなる。また、比較例においては、フィルタ回路の時定数以内に発生するゲート端子とエミッタ端子との間の短絡故障を検出することができないので、検出時間が遅延する。さらに、比較例においては、異常検出後に抵抗の切り替えによって抑制したゲート電源消費電流Icc’が、制限用の抵抗とゲート電源とによって決定されるので、(図3(d))における実線で示すように、“0”とはならずに一定値を有し、条件によっては回路素子を破壊する可能性が否めない。
【0049】
これに対して、本発明を適用した負荷駆動回路においては、スイッチ素子Q1のゲート電圧VGEの時間変化量を検出するので、異常発生時等であっても、(図3(d))における一点鎖線で示すように、検出時間の遅延を大幅に少なくすることができ、また、ゲート電源消費電流Iccも大幅に抑制することができる。
【0050】
[実施形態の効果]
以上詳細に説明したように、本発明を適用したスイッチ素子Q1の負荷駆動回路は、スイッチ素子Q1におけるゲート電圧VGEの時間変化量と、バッファ回路2における入力端子電圧の時間変化量とを検出し、これら電圧時間変化量に基づいて、スイッチ素子Q1のゲート短絡故障を検出することができる。これにより、負荷駆動回路は、短絡異常時のゲート電圧VGEの時間変化量を、基準電流との比較検出で求めるので、短絡異常の発生から回路保護動作への応答時間を速くすることができる。
【0051】
ここで、比較例は、ゲート電源として正負の両電源を用いることにより、ゲートオフ期間もフィルタ回路からの出力電圧が発生するので、単電源のみでIGBTのスイッチングを行うシステムには適用できなかったが、これに対して、本発明を適用した負荷駆動回路は、短絡異常時のゲート電圧VGEの時間変化量を検出するので、ゲート電源供給線3が単電源であるシステムにも適用することができる。
【0052】
また、比較例は、ゲート端子とエミッタ端子との間の短絡時に、フィルタ回路後段に設けられる低電圧検出回路によって異常検出した後、ゲート電源の出力ラインの制限抵抗を大きいものに切り替え、ゲート電流を小さく絞ることで回路素子の破壊を防止するものであったが、制限抵抗が固定定数であるので、スイッチング回路構成毎に定数調整を要していた。これに対して、負荷駆動回路は、スイッチ素子Q1のゲート短絡故障が検出された場合にゲート電源消費電流Iccを制限するものである。これにより、負荷駆動回路は、短絡異常時のゲート電圧VGEの時間変化量を検出すると共に、この変化量に応じてリニアに異常ゲート電流を制限することができ、確実に回路素子の保護を図ることができる。
【0053】
さらに、負荷駆動回路は、スイッチ素子Q1におけるゲート端子Gに接続されたコンデンサC1と、一端がコンデンサC1に接続されると共に他端が接地された抵抗R2とから第1の電圧変化量検出手段を構成すると共に、バッファ回路2における入力端子に接続されたコンデンサC2と、一端がコンデンサC2に接続されると共に他端が接地された抵抗R4とから第2の変化量検出手段を構成し、コンデンサC1と抵抗R2との間の電圧と、コンデンサC2と抵抗R4との間の電圧とをオペアンプI1によって比較し、スイッチ素子Q1のゲート短絡故障を検出することにより、極めて簡易な構成のもとに、短絡異常の発生から回路保護動作への応答時間が速いシステムを構築することができる。
【0054】
さらにまた、負荷駆動回路は、コンデンサC1と抵抗R2との間の電圧と、コンデンサC2と抵抗R4との間の電圧とを入力してこれら電圧の差分を増幅して出力するオペアンプI1を用いて故障検出手段を構成し、このオペアンプI1の出力に応じて、ゲート電源消費電流Iccを制限することにより、極めて簡易な構成のもとに、短絡異常の発生を検出し、回路素子の保護を図ることができる。
【0055】
また、負荷駆動回路は、入力電源4にエミッタ端子が接続されると共にゲート電源供給線3にコレクタ端子が接続されたPNPトランジスタQ2を用いて制限手段を構成し、オペアンプI1の出力をこのPNPトランジスタQ2におけるベース端子に入力してゲート電源消費電流Iccを制限することにより、極めて簡易な構成のもとに回路素子の保護を図ることができる。
【0056】
なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【図1】本発明を適用した負荷駆動回路の構成を示す回路図である。
【図2】本発明を適用した負荷駆動回路の動作を示すタイムチャートである。
【図3】比較例の動作を示すタイムチャートである。
【符号の説明】
1 負荷
2 バッファ回路
3 ゲート電源供給線
4 入力電源
5 CPU
C コレクタ端子
C1,C2 コンデンサ
E エミッタ端子
G ゲート端子
I1 オペアンプ
Icc ゲート電源消費電流
Ig ゲート電流
Q1 スイッチ素子
Q2 PNPトランジスタ
Q3〜Q6 MOSFET
R1〜R8 抵抗
【発明の属する技術分野】
本発明は、駆動パルスに基づいて電圧制御型駆動素子をスイッチング制御して、負荷に電力供給をするための電圧制御型駆動素子の駆動装置に関する。
【0002】
【従来の技術】
従来より、電圧制御型駆動素子をスイッチング駆動する駆動回路では、電圧制御型駆動素子のスイッチング時間を短縮して損失を低減させるために、スイッチング時のゲートに対する電荷の充放電を迅速に行う必要があることが知られている。このため、電圧制御型駆動素子には、大きなゲート電流を供給する必要がある。
【0003】
しかしながら、電圧制御型駆動素子のゲート端子とエミッタ端子との間が短絡によって故障した場合には、ゲート電流が流れる経路の回路素子やゲート電源へのダメージが大きくなってしまう。したがって、上述した回路素子等の破壊を回避するために、ゲート端子とエミッタ端子との間の故障を検出する動作を迅速に行うと共に、ゲート端子に供給する電流の制限を行う等の保護動作を行う必要がある。
【0004】
このような電圧制御型駆動素子のゲート端子とエミッタ端子との間の故障に対する対策としては、例えば下記の特許文献1に記載された技術が提案されている。
【0005】
この特許文献1に記載された駆動装置は、電圧制御型駆動素子を駆動する際に発生するゲート電圧を整流してフィルタ回路に出力し、このフィルタ回路の出力に基づいて、ゲート−エミッタ間の短絡故障を検出するものである。
【0006】
【特許文献1】
特開平9−285104号公報
【0007】
【発明が解決しようとする課題】
ところで、特許文献1に記載された駆動装置による従来の短絡故障検出手法では、電圧制御型駆動素子のスイッチング動作時に、ゲート電圧が正電源から負電源へと切り替わる動作、又はゲート電圧が負電源から正電源へと切り替わる動作を行うので、整流回路で整流されたゲート電圧がスイッチングの過渡期間停止してしまう。このため、この短絡故障検出手法においては、整流されたゲート電圧が低下しないように、フィルタ回路によってゲート電圧低下を抑制して誤検出を防止する構成としている。
【0008】
しかしながら、この短絡故障検出手法においては、フィルタの時定数以内に発生するゲート端子とエミッタ端子との間の短絡故障を検出することができないので、短絡故障が発生してからの検出時間が遅延してしまうという問題があった。
【0009】
そこで、本発明は、上述した実情に鑑みて提案されたものであり、短絡異常の発生から回路保護動作への応答時間を速くすることができる電圧制御型駆動素子の駆動装置を提供するものである。
【0010】
【課題を解決するための手段】
本発明では、電圧制御型駆動素子のゲート電圧の時間変化量と、制御回路における入力端子電圧の時間変化量とを検出し、これら電圧時間変化量に基づいて、電圧制御型駆動素子のゲート短絡故障を検出することで、上述の課題を解決する。
【0011】
【発明の効果】
本発明に係る電圧制御型駆動素子の駆動装置によれば、短絡異常の発生から回路保護動作への応答時間を速くすることができ、また、駆動電源が単電源であるシステムにも適用することができる。
【0012】
【発明の実施の形態】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
【0013】
本発明は、電圧制御型駆動素子の1つである絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor;以下、IGBTという。)を用いて所定の負荷を駆動する際の駆動回路及びその保護回路からなる負荷駆動回路に適用される。
【0014】
[負荷駆動回路の構成]
この負荷駆動回路は、図1に示すように、例えばIGBTで構成された電圧制御型駆動素子であるスイッチ素子Q1をオンオフ制御して、負荷駆動電源VBから負荷1に電力供給をして駆動させるものである。
【0015】
負荷1は、一方端が負荷駆動電源VBと接続されると共に、他方端がスイッチ素子Q1を介して接地端子に接続されている。また、この負荷1は、スイッチ素子Q1のコレクタ端子Cに接続されている。この負荷1は、スイッチ素子Q1のオンオフ動作によって供給される電源で駆動されるように構成されている。
【0016】
スイッチ素子Q1は、ゲート端子Gにゲート抵抗R1及びバッファ回路2が接続され、当該ゲート抵抗R1及びバッファ回路2を介して、ゲート端子Gがゲート電源供給線3に接続されると共に、エミッタ端子Eが接地されて構成されている。このスイッチ素子Q1は、ゲート電源供給線3によって生成されるゲート電源消費電流Iccをバッファ回路2及びゲート抵抗R1を介してゲート電流Igとしてゲート端子に入力してオンオフ動作する。
【0017】
このゲート電流Igは、入力電源4(スイッチ素子Q1を駆動するための駆動電源)がPNPトランジスタQ2により制限されたゲート電源消費電流Iccがバッファ回路2及びゲート抵抗R1を通過することで生成されてゲート端子Gに供給される。PNPトランジスタQ2は、入力電源4とスイッチ素子Q1のゲート駆動用の電源であるゲート電源供給線3との間に接続される。より具体的には、PNPトランジスタQ2は、エミッタ端子が入力電源4に接続されると共にコレクタ端子がゲート電源供給線3を介してバッファ回路2に接続される。このPNPトランジスタQ2は、後述する故障検出手段としてのオペアンプI1の出力をベース端子にて入力し、このオペアンプI1の出力に応じて、ゲート電源消費電流Iccを制限する。
【0018】
バッファ回路2は、ゲート電源供給線3からの電力を駆動パルス信号Sdpに基づいてスイッチ素子Q1のゲート端子Gに印加して、スイッチ素子Q1のスイッチング動作を制御する制御回路である。
【0019】
具体的には、このバッファ回路2は、ゲート電源供給線3と接地端子との間にコンプリメンタリ構成とされるP型金属酸化物半導体電界効果トランジスタ(Pch− Metal Oxide Semiconductor Field Effect Transistor;以下、Pch−MOSFETという。)Q3及びN型金属酸化物半導体電界効果トランジスタ(Nch− Metal Oxide Semiconductor Field Effect Transistor;以下、Nch−MOSFETという。)Q4と、同じくゲート電源供給線3と接地端子との間にコンプリメンタリ構成とされるPch−MOSFETQ5及びNch−MOSFETQ6とから構成される。また、バッファ回路2は、抵抗R7を介してCPU(Central Processing Unit)5と接続される。
【0020】
このバッファ回路2は、CPU5から供給される駆動パルス信号Sdpを抵抗R7を介して入力し、Pch−MOSFETQ3及びNch−MOSFETQ4によって反転増幅して出力する。さらに、バッファ回路2は、これらPch−MOSFETQ3及びNch−MOSFETQ4からの出力信号を、Pch−MOSFETQ5及びNch−MOSFETQ6によって反転増幅して出力する。これにより、このバッファ回路2は、CPU5から供給される駆動パルス信号Sdpを増幅すると同時にインピーダンス変換する。
【0021】
また、バッファ回路2に駆動パルス信号Sdpが入力されている時に、ゲート電圧VGEの時間変化量を検出するために、スイッチ素子Q1におけるゲート端子Gと接地端子との間に、第1の電圧変化量検出手段としてのカップリング用のコンデンサC1と抵抗R2とが接続される。より具体的には、スイッチ素子Q1におけるゲート端子Gに接続された第1のコンデンサC1と、一端がコンデンサC1に接続されると共に他端が接地された第1の抵抗R2とから第1の電圧変化量検出手段が構成される。
【0022】
同様に、バッファ回路2における入力端子の端子電圧Vbin、すなわち、内部のNch−MOSFETQ4におけるゲート端子と接地端子との間に発生する電圧の変化を検出するために、バッファ回路2における入力端子と接地端子との間に、第2の電圧変化量検出手段としてのカップリング用のコンデンサC2と抵抗R4とが接続される。より具体的には、バッファ回路2における入力端子に接続された第2のコンデンサC2と、一端がコンデンサC2に接続されると共に他端が接地された第2の抵抗R4とから第2の変化量検出手段が構成される。
【0023】
そして、バッファ回路2における入力端子の端子電圧Vbinとスイッチ素子Q1のゲート電圧VGEとの変化を検出するための抵抗R4及び抵抗R2は、それぞれ、抵抗R5及び抵抗R3を介して、オペアンプI1における入力プラス端子及び入力マイナス端子に接続される。
【0024】
また、オペアンプI1における入力マイナス端子と出力端子との間には抵抗R6が接続される。これにより、オペアンプI1における入力プラス端子の端子電圧V(+)と入力マイナス端子の端子電圧V(−)との差分は、抵抗R6によって決まる増幅率で増幅される。
【0025】
さらに、PNPトランジスタQ2のベース電流を制限するために、オペアンプI1における出力端子とPNPトランジスタQ2におけるベース端子との間に、抵抗R8が接続される。
【0026】
[負荷駆動回路の動作]
このような構成とされる負荷駆動回路における各部は、CPU5からバッファ回路2に駆動パルス信号Sdpが入力されると、図2に示すように動作する。
【0027】
なお、図2には、CPU5から供給される駆動パルス信号Sdp(図2(a))と、バッファ回路2における入力端子の端子電圧Vbin(図2(b))と、Pch−MOSFETQ3、Nch−MOSFETQ4、Pch−MOSFETQ5、及びNch−MOSFETQ6のそれぞれの動作状態(図2(c))と、バッファ回路2における出力端子の端子電圧Vbout(図2(d))と、ゲート電源供給線3から供給されるゲート電流Ig(図2(e))と、スイッチ素子Q1のゲート電圧VGE(図2(f))と、スイッチ素子Q1の動作状態(図2(g))と、オペアンプI1における入力マイナス端子の端子電圧V(−)(図2(h))と、オペアンプI1における入力プラス端子の端子電圧V(+)(図2(i))と、オペアンプI1における出力端子の端子電圧Vout(図2(j))と、ゲート電源消費電流Icc(図2(k))とについての時間変化を示している。ここで、図2に示すゲート電流Ig及びゲート電源消費電流Iccは、ともに、ゲート電源供給線3からスイッチ素子Q1へと流れる方向を正(+)とし、スイッチ素子Q1から接地端子へと流れる方向を負(−)としている。
【0028】
[正常時のターンオン動作]
まず、スイッチ素子Q1に故障が発生しておらず正常である場合におけるターンオン動作について説明する。
【0029】
負荷駆動回路においては、CPU5からバッファ回路2に対して駆動パルス信号Sdpが入力され、当該駆動パルス信号Sdpがローレベルからハイレベルになる時間t1において(図2(a))、バッファ回路2の入力端子に端子電圧Vbinが印加されることで(図2(b))、バッファ回路2内のNch−MOSFETQ4がオフ状態からオン状態となる(図2(c))。また、負荷駆動回路においては、Nch−MOSFETQ4がオン状態となるのに応じて、Pch−MOSFETQ5もオフ状態からオン状態となる(図2(c))。なお、このとき、Pch−MOSFETQ3及びNch−MOSFETQ6は、ともに、オン状態からオフ状態となる(図2(c))。
【0030】
これにより、バッファ回路2からの出力信号(端子電圧Vbout)は、ハイレベルとなり(図2(d))、スイッチ素子Q1におけるゲート端子Gには、ゲート電源供給線3からPch−MOSFETQ5を介してゲート電流Igが流れ込む(図2(e))。
【0031】
そして、負荷駆動回路においては、このゲート電流Igにより、スイッチ素子Q1のゲート電圧VGEが所定の時定数をもって上昇し(図2(f))、スイッチ素子Q1がオン状態となる(図2(g))。これにより、負荷駆動電源VBが接地端子と導通状態となり、負荷1に負荷駆動電源VBからの電力が印加されることになる。なお、スイッチ素子Q1におけるゲート端子Gとエミッタ端子Eとの間は、コンデンサ容量と考えることができるので、ゲート電流Igは、正方向への微分波形形状となる(図2(e))。
【0032】
[正常時のターンオフ動作]
つぎに、スイッチ素子Q1に故障が発生しておらず正常である場合におけるターンオフ動作について説明する。
【0033】
負荷駆動回路においては、駆動パルス信号Sdpがハイレベルからローレベルになる時間t2において(図2(a))、バッファ回路2の端子電圧Vbinが低下することで(図2(b))、バッファ回路2内のPch−MOSFETQ3がオフ状態からオン状態となる(図2(c))。また、負荷駆動回路においては、Pch−MOSFETQ3がオン状態となるのに応じて、Nch−MOSFETQ6もオフ状態からオン状態となる(図2(c))。なお、このとき、Nch−MOSFETQ4及びPch−MOSFETQ5は、ともに、オン状態からオフ状態となる(図2(c))。
【0034】
これにより、スイッチ素子Q1におけるゲート端子Gからは、Nch−MOSFETQ6を介して接地端子方向へとゲート電流Igが流れることになる(図2(e))。
【0035】
そして、負荷駆動回路においては、このゲート電流Igにより、スイッチ素子Q1のゲート電圧VGEが所定の時定数をもって下降し(図2(f))、スイッチ素子Q1がオフ状態となる(図2(g))。これにより、負荷駆動電源VBと接地端子とが遮断状態となり、負荷1に負荷駆動電源VBからの電力供給が停止することになる。
【0036】
[IGBT正常時の回路動作]
つぎに、スイッチ素子Q1が正常である場合における回路動作について説明する。
【0037】
負荷駆動回路においては、スイッチ素子Q1のスイッチング時において、バッファ回路2における入力端子電圧の時間変化量が、コンデンサC2及び抵抗R4によってカップリングされて検出される。この検出された電圧は、オペアンプI1における入力プラス端子に入力される(図2(i))。同様に、負荷駆動回路においては、スイッチ素子Q1のスイッチング時において、ゲート電圧VGEの時間変化量が、コンデンサC1及び抵抗R2によってカップリングされて検出される。この検出された電圧は、オペアンプI1における入力マイナス端子に入力される(図2(h))。
【0038】
ここで、オペアンプI1における入力プラス端子の端子電圧V(+)及び入力マイナス端子の端子電圧V(−)は、スイッチ素子Q1が正常動作時の時間t1,t2において、互いに同レベルとなるように、コンデンサC1及び抵抗R2、又はコンデンサC2及び抵抗R4によってゲイン調整される(図2(h)、(i))。したがって、負荷駆動回路においては、差動増幅するように構成されたオペアンプI1における出力端子の端子電圧Voutは、相殺されて0ボルトとなる(図2(j))。
【0039】
[IGBT異常時の回路動作]
つぎに、スイッチ素子Q1が異常である場合における回路動作について説明する。
【0040】
時間t3において、スイッチ素子Q1におけるゲート端子Gとエミッタ端子(E)との間が短絡故障したものとする。この場合、負荷駆動回路においては、短絡故障が発生した時間t3において、ゲート抵抗(R1)のみによって制限されたゲート電流Igが、ゲート電源供給線3からバッファ回路2を介して接地端子へと流れ込む(図2(e))。
【0041】
このとき、ゲート電圧VGEは、0ボルト近傍にまで低下するので(図2(f))、オペアンプI1における入力マイナス端子の端子電圧V(−)は、急激にローレベルとなる(図2(h))。一方,バッファ回路2に対する入力信号である駆動パルス信号Sdpは、ハイレベルを維持した状態が継続するので(図2(a))、オペアンプI1における入力プラス端子の端子電圧V(+)は、ハイレベルを維持し続けることになる(図2(i))。
【0042】
これらのオペアンプI1における入力プラス端子及び入力マイナス端子の端子電圧V(+),V(−)の差動増幅の結果となる出力端子の端子電圧Voutは、異常ゲート電流の時間変化量に相当して出力されるので(図2(j))、これに応じてゲート電源消費電流Iccを、PNPトランジスタQ2によって抑制することが可能となる。
【0043】
また、負荷駆動回路においては、ゲート電圧VGEの時間変化量に応じて、ゲート電源消費電流Iccを抑制制御することが可能であるため、スイッチ素子Q1におけるゲート端子Gとエミッタ端子(E)との間にハーフショート等の中間故障が発生した場合であっても、リニアにゲート電源消費電流Iccを抑制することができる。
【0044】
[比較例]
ここで、上述した本発明を適用した負荷駆動回路に対する、異常検出動作及び保護動作の比較例について図3を参照して説明する。
【0045】
なお、図3には、上述した駆動パルス信号Sdpに相当する駆動パルス信号Sdp’(図3(a))と、上述したゲート電圧VGEに相当するゲート電圧VGE’と(図3(b))、異常を検出した旨をローレベルで示す異常検出信号(図3(c))と、上述したゲート電源消費電流Iccに相当するゲート電源消費電流Icc’(図3(d))とについての時間変化を示している。また、図3に示す時間t1’,t2’,t3’は、それぞれ、図2に示した時間t1,t2,t3に相当し、時間t3’において異常が発生するものとする。さらに、図3に示すゲート電源消費電流Icc’は、ともに、ゲート電源から素子へと流れる方向を正(+)とし、素子から接地端子へと流れる方向を負(−)としている。
【0046】
IGBTのターンオン動作及びターンオフ動作は、特に図示しないが、図2に示したものと同様である。ただし、比較例においては、異常検出回路を成立させるために、ゲート電源として、正負の両電源を有する構成となっており、図3に示す時間t2’におけるゲート電源消費電流Icc’は、負方向に発生することになる(図3(d))。
【0047】
比較例においては、IGBTがオン状態又はオフ状態のいずれかの安定動作状態におけるゲート電圧VGE’を検出し(図3(b))、このゲート電圧VGE’が所定のレベルにあるか否かに基づいて異常の有無を判定している。このため、比較例においては、IGBTのスイッチング時には、ゲート電圧VGE’が、所定の+Vgeから−Vgeへと遷移する期間、又は−Vgeから+Vgeへと遷移する期間taのような過渡的な動作時間を無視する必要があるので、フィルタ回路を設ける必要がある。
【0048】
したがって、比較例においては、時間t3’にて異常が検出され、ゲート電源消費電流Icc’の抑制を開始する時間t4’までの間に、(図3(d))における実線で示すように、フィルタ回路の時定数τ(≧ta)に相当する時間の遅延が生じ、短絡時に発生するゲート電流を維持する時間が長くなる。また、比較例においては、フィルタ回路の時定数以内に発生するゲート端子とエミッタ端子との間の短絡故障を検出することができないので、検出時間が遅延する。さらに、比較例においては、異常検出後に抵抗の切り替えによって抑制したゲート電源消費電流Icc’が、制限用の抵抗とゲート電源とによって決定されるので、(図3(d))における実線で示すように、“0”とはならずに一定値を有し、条件によっては回路素子を破壊する可能性が否めない。
【0049】
これに対して、本発明を適用した負荷駆動回路においては、スイッチ素子Q1のゲート電圧VGEの時間変化量を検出するので、異常発生時等であっても、(図3(d))における一点鎖線で示すように、検出時間の遅延を大幅に少なくすることができ、また、ゲート電源消費電流Iccも大幅に抑制することができる。
【0050】
[実施形態の効果]
以上詳細に説明したように、本発明を適用したスイッチ素子Q1の負荷駆動回路は、スイッチ素子Q1におけるゲート電圧VGEの時間変化量と、バッファ回路2における入力端子電圧の時間変化量とを検出し、これら電圧時間変化量に基づいて、スイッチ素子Q1のゲート短絡故障を検出することができる。これにより、負荷駆動回路は、短絡異常時のゲート電圧VGEの時間変化量を、基準電流との比較検出で求めるので、短絡異常の発生から回路保護動作への応答時間を速くすることができる。
【0051】
ここで、比較例は、ゲート電源として正負の両電源を用いることにより、ゲートオフ期間もフィルタ回路からの出力電圧が発生するので、単電源のみでIGBTのスイッチングを行うシステムには適用できなかったが、これに対して、本発明を適用した負荷駆動回路は、短絡異常時のゲート電圧VGEの時間変化量を検出するので、ゲート電源供給線3が単電源であるシステムにも適用することができる。
【0052】
また、比較例は、ゲート端子とエミッタ端子との間の短絡時に、フィルタ回路後段に設けられる低電圧検出回路によって異常検出した後、ゲート電源の出力ラインの制限抵抗を大きいものに切り替え、ゲート電流を小さく絞ることで回路素子の破壊を防止するものであったが、制限抵抗が固定定数であるので、スイッチング回路構成毎に定数調整を要していた。これに対して、負荷駆動回路は、スイッチ素子Q1のゲート短絡故障が検出された場合にゲート電源消費電流Iccを制限するものである。これにより、負荷駆動回路は、短絡異常時のゲート電圧VGEの時間変化量を検出すると共に、この変化量に応じてリニアに異常ゲート電流を制限することができ、確実に回路素子の保護を図ることができる。
【0053】
さらに、負荷駆動回路は、スイッチ素子Q1におけるゲート端子Gに接続されたコンデンサC1と、一端がコンデンサC1に接続されると共に他端が接地された抵抗R2とから第1の電圧変化量検出手段を構成すると共に、バッファ回路2における入力端子に接続されたコンデンサC2と、一端がコンデンサC2に接続されると共に他端が接地された抵抗R4とから第2の変化量検出手段を構成し、コンデンサC1と抵抗R2との間の電圧と、コンデンサC2と抵抗R4との間の電圧とをオペアンプI1によって比較し、スイッチ素子Q1のゲート短絡故障を検出することにより、極めて簡易な構成のもとに、短絡異常の発生から回路保護動作への応答時間が速いシステムを構築することができる。
【0054】
さらにまた、負荷駆動回路は、コンデンサC1と抵抗R2との間の電圧と、コンデンサC2と抵抗R4との間の電圧とを入力してこれら電圧の差分を増幅して出力するオペアンプI1を用いて故障検出手段を構成し、このオペアンプI1の出力に応じて、ゲート電源消費電流Iccを制限することにより、極めて簡易な構成のもとに、短絡異常の発生を検出し、回路素子の保護を図ることができる。
【0055】
また、負荷駆動回路は、入力電源4にエミッタ端子が接続されると共にゲート電源供給線3にコレクタ端子が接続されたPNPトランジスタQ2を用いて制限手段を構成し、オペアンプI1の出力をこのPNPトランジスタQ2におけるベース端子に入力してゲート電源消費電流Iccを制限することにより、極めて簡易な構成のもとに回路素子の保護を図ることができる。
【0056】
なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【図1】本発明を適用した負荷駆動回路の構成を示す回路図である。
【図2】本発明を適用した負荷駆動回路の動作を示すタイムチャートである。
【図3】比較例の動作を示すタイムチャートである。
【符号の説明】
1 負荷
2 バッファ回路
3 ゲート電源供給線
4 入力電源
5 CPU
C コレクタ端子
C1,C2 コンデンサ
E エミッタ端子
G ゲート端子
I1 オペアンプ
Icc ゲート電源消費電流
Ig ゲート電流
Q1 スイッチ素子
Q2 PNPトランジスタ
Q3〜Q6 MOSFET
R1〜R8 抵抗
Claims (5)
- 駆動電源からの電力を駆動パルスに基づいて電圧制御型駆動素子のゲート端子に印加して、前記電圧制御型駆動素子のスイッチング動作を制御する制御回路と、
前記電圧制御型駆動素子のゲート電圧の時間変化量を検出する第1の電圧変化量検出手段と、
前記制御回路における入力端子電圧の時間変化量を検出する第2の電圧変化量検出手段と、
前記第1の電圧変化量検出手段と前記第2の電圧変化量検出手段とによって検出された時間変化量に基づいて、前記電圧制御型駆動素子のゲート短絡故障を検出する故障検出手段とを備えることを特徴とする電圧制御型駆動素子の駆動装置。 - 前記故障検出手段によって前記電圧制御型駆動素子のゲート短絡故障が検出された場合に前記駆動電源から前記制御回路へ入力して消費される消費電流を制限する制限手段を更に備えることを特徴とする請求項1に記載の電圧制御型駆動素子の駆動装置。
- 前記第1の電圧変化量検出手段は、前記ゲート端子に接続された第1のコンデンサと、一端が前記第1のコンデンサに接続されると共に他端が接地された第1の抵抗とからなり、
前記第2の電圧変化量検出手段は、前記制御回路における入力端子に接続された第2のコンデンサと、一端が前記第2のコンデンサに接続されると共に他端が接地された第2の抵抗とからなり、
前記故障検出手段は、前記第1のコンデンサと前記第1の抵抗との間の電圧と、前記第2のコンデンサと前記第2の抵抗との間の電圧とを比較し、前記電圧制御型駆動素子のゲート短絡故障を検出することを特徴とする請求項1又は請求項2に記載の電圧制御型駆動素子の駆動装置。 - 前記故障検出手段は、前記第1のコンデンサと前記第1の抵抗との間の電圧と、前記第2のコンデンサと前記第2の抵抗との間の電圧とを入力し、これら電圧の差分を増幅して出力する差動増幅器であり、
前記制限手段は、前記差動増幅器の出力に応じて、前記消費電流を制限することを特徴とする請求項2又は請求項3に記載の電圧制御型駆動素子の駆動装置。 - 前記制限手段は、前記駆動電源にエミッタ端子が接続されると共にコレクタ端子が前記制御回路に接続されたPNPトランジスタであり、
前記PNPトランジスタは、前記差動増幅器の出力をベース端子に入力し、前記差動増幅器の出力に応じて、前記消費電流を制限することを特徴とする請求項4に記載の電圧制御型駆動素子の駆動装置。
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