JP2001238347A - 電源制御回路 - Google Patents
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
Abstract
(57)【要約】
【課題】異常時に制限された過電流が負荷に流れ続ける
ため、スイッチトランジスタには許容損失が大きくなる
ことを防止する。 【解決手段】前記入力端子ＩＮから電流切断回路へ流入
する電流が所定値より大きくなることを検出して並列回
路へ制御電流を供給する過電流検出回路と、前記過電流
検出回路１の出力と前記出力端子ＯＵＴ間に流れる電流
をオンオフする電流切断回路と、制御電流を流入させる
ために前記過電流検出回路１を一端を接続し他端を接地
した抵抗とコンデンサからなる並列回路と、並列回路の
一端と入力を接続した、ヒステリシス入出力特性を持つ
ヒステリシス比較回路とを備え、ヒステリシス比較回路
の出力がハイレベルのときは電流切断回路をオフさせ、
ローレベルのときは電流切断回路をオンさせる。
ため、スイッチトランジスタには許容損失が大きくなる
ことを防止する。 【解決手段】前記入力端子ＩＮから電流切断回路へ流入
する電流が所定値より大きくなることを検出して並列回
路へ制御電流を供給する過電流検出回路と、前記過電流
検出回路１の出力と前記出力端子ＯＵＴ間に流れる電流
をオンオフする電流切断回路と、制御電流を流入させる
ために前記過電流検出回路１を一端を接続し他端を接地
した抵抗とコンデンサからなる並列回路と、並列回路の
一端と入力を接続した、ヒステリシス入出力特性を持つ
ヒステリシス比較回路とを備え、ヒステリシス比較回路
の出力がハイレベルのときは電流切断回路をオフさせ、
ローレベルのときは電流切断回路をオンさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、負荷の過電流を検
出し、負荷への電流を制御する電源制御回路に関する。
出し、負荷への電流を制御する電源制御回路に関する。
【０００２】
【従来の技術】従来の電源制御回路を図３、図４を参照
して説明する。この電源制御回路は、電源の出力を入力
する入力端子ＩＮをその一端に接続した抵抗Ｒ１１と、
ソースＳを抵抗１１の他端に接続しドレインＤを負荷と
つながる出力端子ＯＵＴに接続したＰＭＯＳトランジス
タＭ１１と、エミッタとベースをそれぞれＲ１１の入力
端子側と反対側に接続しコレクタをＭ１１のゲートＧに
接続したＰＮＰトランジスタＱ１１と、ベースを制御端
子ＣＴＬに接続しコレクタを抵抗Ｒ１５と抵抗Ｒ１６を
介してそれぞれＭ１１のソースＳとゲートＧに接続しそ
のエミッタを接地したＮＰＮトランジスタＱ１２から構
成される。
して説明する。この電源制御回路は、電源の出力を入力
する入力端子ＩＮをその一端に接続した抵抗Ｒ１１と、
ソースＳを抵抗１１の他端に接続しドレインＤを負荷と
つながる出力端子ＯＵＴに接続したＰＭＯＳトランジス
タＭ１１と、エミッタとベースをそれぞれＲ１１の入力
端子側と反対側に接続しコレクタをＭ１１のゲートＧに
接続したＰＮＰトランジスタＱ１１と、ベースを制御端
子ＣＴＬに接続しコレクタを抵抗Ｒ１５と抵抗Ｒ１６を
介してそれぞれＭ１１のソースＳとゲートＧに接続しそ
のエミッタを接地したＮＰＮトランジスタＱ１２から構
成される。
【０００３】以下に図３を参照してこの電源制御回路の
動作を説明する。以降、Ｒ１１での電圧降下をＶ(R11)
と表す。電源から負荷へ過電流が流れると、Ｖ(R11)が
大きくなりＱ１１がオンしＣ点の電圧を上昇させる。こ
れによりＭ１１のオン抵抗が増大し、電源から負荷に流
れる電流を減少させる。Ｒ１１、Ｑ１１、Ｍ１１を含む
フィードバックループにより電源から負荷に流れる電流
値はＶ(R1)＝０．７Ｖ（ボルト）（以下、単にＶと記載
する）となるような電流値に制限される。このときのＭ
１１のドレイン電流の概略を図４に示す。
動作を説明する。以降、Ｒ１１での電圧降下をＶ(R11)
と表す。電源から負荷へ過電流が流れると、Ｖ(R11)が
大きくなりＱ１１がオンしＣ点の電圧を上昇させる。こ
れによりＭ１１のオン抵抗が増大し、電源から負荷に流
れる電流を減少させる。Ｒ１１、Ｑ１１、Ｍ１１を含む
フィードバックループにより電源から負荷に流れる電流
値はＶ(R1)＝０．７Ｖ（ボルト）（以下、単にＶと記載
する）となるような電流値に制限される。このときのＭ
１１のドレイン電流の概略を図４に示す。
【０００４】ここでＱ１１がオンするベースエミッタ間
電圧を０．７Ｖとしている。例えば、負荷電流が正常状
態のときにＶ(R1)＝０．１Ｖとなるよう設定したとする
と負荷に流れる過電流は正常状態の７倍に制限されるこ
とになる。
電圧を０．７Ｖとしている。例えば、負荷電流が正常状
態のときにＶ(R1)＝０．１Ｖとなるよう設定したとする
と負荷に流れる過電流は正常状態の７倍に制限されるこ
とになる。
【０００５】
【発明が解決しようとする課題】第１の問題点は、従来
の電源制御回路では、正常状態のときの負荷電流値と、
過電流を制限しているときの電流値の差が大きく、その
制限された過電流が負荷に流れ続けるため、トランジス
タＭ１１には許容損失が大きいものを使用しなければな
らないというということである。その結果、パワートラ
ンジスタの許容損失はおもに、素子で消費されるエネル
ギーを放熱する性能で決定されるので、許容損失の大き
いものを使用すると実装スペースが大きくなり、装置が
大型化する。
の電源制御回路では、正常状態のときの負荷電流値と、
過電流を制限しているときの電流値の差が大きく、その
制限された過電流が負荷に流れ続けるため、トランジス
タＭ１１には許容損失が大きいものを使用しなければな
らないというということである。その結果、パワートラ
ンジスタの許容損失はおもに、素子で消費されるエネル
ギーを放熱する性能で決定されるので、許容損失の大き
いものを使用すると実装スペースが大きくなり、装置が
大型化する。
【０００６】第２の問題点は、従来の電源制御回路では
制限された過電流が流れるときに、電流が流れ続けるた
め負荷の損傷が大きくなるという問題があった。その理
由は電流が流れ続けるため、負荷における消費電力が大
きくなるからである。
制限された過電流が流れるときに、電流が流れ続けるた
め負荷の損傷が大きくなるという問題があった。その理
由は電流が流れ続けるため、負荷における消費電力が大
きくなるからである。
【０００７】本発明の目的は、少ない素子で、負荷の過
電流を検出し負荷への電流経路を切断することにより、
電流制御回路の実装スペースを小さくするとともに、負
荷の損傷を最小限にとどめることにある。
電流を検出し負荷への電流経路を切断することにより、
電流制御回路の実装スペースを小さくするとともに、負
荷の損傷を最小限にとどめることにある。
【０００８】
【課題を解決するための手段】本願の請求項１に係る発
明は、外部電源の出力を入力する入力端子ＩＮから出力
端子ＯＵＴを介して外部負荷へ供給する電流が過電流に
なることを検出して電流を制御する電源制御回路であ
り、前記入力端子ＩＮから電流切断回路５へ流入する電
流が所定値より大きくなることを検出して並列回路へ制
御電流を供給する過電流検出回路１と、前記過電流検出
回路１の出力と前記出力端子ＯＵＴ間に流れる電流をオ
ンオフする前記電流切断回路５と、前記制御電流を流入
させるために前記過電流検出回路１を一端を接続し他端
を接地した並列回路２と、前記並列回路２の一端と入力
を接続した、ヒステリシス入出力特性を持つヒステリシ
ス比較回路３とを備え、前記並列回路２は抵抗とコンデ
ンサからなる並列回路であり、前記ヒステリシス比較回
路の出力がハイレベルのときは前記電流切断回路５をオ
フさせ、ローレベルのときは前記電流切断回路５をオン
させることを特徴とする。
明は、外部電源の出力を入力する入力端子ＩＮから出力
端子ＯＵＴを介して外部負荷へ供給する電流が過電流に
なることを検出して電流を制御する電源制御回路であ
り、前記入力端子ＩＮから電流切断回路５へ流入する電
流が所定値より大きくなることを検出して並列回路へ制
御電流を供給する過電流検出回路１と、前記過電流検出
回路１の出力と前記出力端子ＯＵＴ間に流れる電流をオ
ンオフする前記電流切断回路５と、前記制御電流を流入
させるために前記過電流検出回路１を一端を接続し他端
を接地した並列回路２と、前記並列回路２の一端と入力
を接続した、ヒステリシス入出力特性を持つヒステリシ
ス比較回路３とを備え、前記並列回路２は抵抗とコンデ
ンサからなる並列回路であり、前記ヒステリシス比較回
路の出力がハイレベルのときは前記電流切断回路５をオ
フさせ、ローレベルのときは前記電流切断回路５をオン
させることを特徴とする。
【０００９】本願の請求項２に係る発明は、請求項１の
特徴に加え、コントロール入力により、前記電流切断回
路５を常にオフにする第１の状態と、前記ヒステリシス
比較回路３の出力により前記電流切断回路５をオンかオ
フか制御可能とする第２の状態とを相互に切り替えられ
るようにした切断制御回路４をさらに備えることを特徴
とする。
特徴に加え、コントロール入力により、前記電流切断回
路５を常にオフにする第１の状態と、前記ヒステリシス
比較回路３の出力により前記電流切断回路５をオンかオ
フか制御可能とする第２の状態とを相互に切り替えられ
るようにした切断制御回路４をさらに備えることを特徴
とする。
【００１０】本願の請求項３に係る発明は、請求項１ま
たは２の特徴に加え、前記過電流検出回路１が、前記入
力端子ＩＮを一端に接続した抵抗Ｒ１と、エミッタとベ
ースをそれぞれ前記抵抗Ｒ１の入力端子側と反対側に接
続し、コレクタを前記並列回路２の一端に接続したＰＮ
ＰトランジスタＱ１とを備えることを特徴とする。
たは２の特徴に加え、前記過電流検出回路１が、前記入
力端子ＩＮを一端に接続した抵抗Ｒ１と、エミッタとベ
ースをそれぞれ前記抵抗Ｒ１の入力端子側と反対側に接
続し、コレクタを前記並列回路２の一端に接続したＰＮ
ＰトランジスタＱ１とを備えることを特徴とする。
【００１１】本願の請求項４に係る発明の電源制御回路
は、請求項１または２の特徴に加え、前記ヒステリシス
比較回路３は、前記並列回路２の一端と前記ヒステリシ
ス比較回路３の正入力を両端に接続した抵抗Ｒ３と、前
記ヒステリシス比較回路３の出力と正入力を両端に接続
した抵抗Ｒ４と、その負入力に外部からの基準電圧Ｖre
f を与えたコンパレータＣＯＭＰ１とを備えることを特
徴とする。
は、請求項１または２の特徴に加え、前記ヒステリシス
比較回路３は、前記並列回路２の一端と前記ヒステリシ
ス比較回路３の正入力を両端に接続した抵抗Ｒ３と、前
記ヒステリシス比較回路３の出力と正入力を両端に接続
した抵抗Ｒ４と、その負入力に外部からの基準電圧Ｖre
f を与えたコンパレータＣＯＭＰ１とを備えることを特
徴とする。
【００１２】本願の請求項５に係る発明の電流制御回路
は、請求項２の特徴に加え、前記電流切断回路５は、前
記電流検出回路をソースＳに接続しドレインＤを負荷に
つなげる出力端子ＯＵＴに接続したＰＭＯＳトランジス
タＭ１とを備え、前記切断制御回路４は、外部からのコ
ントロール入力ＣＴＬをベースに接続し、エミッタを接
地したＮＰＮのトランジスタＱ２と、前記ＰＭＯＳトラ
ンジスタＭ１のソースＳと前記ＮＰＮトランジスタＱ２
のコレクタを両端に接続した抵抗Ｒ５と、前記ＰＭＯＳ
トランジスタＭ１のゲートＧと前記ＮＰＮトランジスタ
Ｑ２のコレクタを両端に接続した抵抗Ｒ６と、コンパレ
ータＣＯＭＰ１の出力をアノードに、Ｍ１のゲートＧを
カソードに接続したダイオードＤ１とを備えることを特
徴とする。
は、請求項２の特徴に加え、前記電流切断回路５は、前
記電流検出回路をソースＳに接続しドレインＤを負荷に
つなげる出力端子ＯＵＴに接続したＰＭＯＳトランジス
タＭ１とを備え、前記切断制御回路４は、外部からのコ
ントロール入力ＣＴＬをベースに接続し、エミッタを接
地したＮＰＮのトランジスタＱ２と、前記ＰＭＯＳトラ
ンジスタＭ１のソースＳと前記ＮＰＮトランジスタＱ２
のコレクタを両端に接続した抵抗Ｒ５と、前記ＰＭＯＳ
トランジスタＭ１のゲートＧと前記ＮＰＮトランジスタ
Ｑ２のコレクタを両端に接続した抵抗Ｒ６と、コンパレ
ータＣＯＭＰ１の出力をアノードに、Ｍ１のゲートＧを
カソードに接続したダイオードＤ１とを備えることを特
徴とする。
【００１３】本願の請求項６に係る発明は請求項１また
は２の特徴に加え、前記過電流検出回路１は、前記入力
端子ＩＮを一端に接続した抵抗Ｒ１と、エミッタとベー
スをそれぞれ前記抵抗Ｒ１の入力端子側と反対側に接続
し、コレクタを前記並列回路２の一端に接続したＰＮＰ
トランジスタＱ１とを備え、前記ヒステリシス比較回路
３は、前記並列回路２の一端と前記ヒステリシス比較回
路３の正入力を両端に接続した抵抗Ｒ３と、前記ヒステ
リシス比較回路３の出力と正入力を両端に接続した抵抗
Ｒ４と、その負入力に外部からの基準電圧Ｖref を与え
たコンパレータＣＯＭＰ１とを備えることを特徴とす
る。
は２の特徴に加え、前記過電流検出回路１は、前記入力
端子ＩＮを一端に接続した抵抗Ｒ１と、エミッタとベー
スをそれぞれ前記抵抗Ｒ１の入力端子側と反対側に接続
し、コレクタを前記並列回路２の一端に接続したＰＮＰ
トランジスタＱ１とを備え、前記ヒステリシス比較回路
３は、前記並列回路２の一端と前記ヒステリシス比較回
路３の正入力を両端に接続した抵抗Ｒ３と、前記ヒステ
リシス比較回路３の出力と正入力を両端に接続した抵抗
Ｒ４と、その負入力に外部からの基準電圧Ｖref を与え
たコンパレータＣＯＭＰ１とを備えることを特徴とす
る。
【００１４】本願の請求項７に係る発明は、請求項２の
特徴に加え、前記過電流検出回路１は、前記入力端子Ｉ
Ｎを一端に接続した抵抗Ｒ１と、エミッタとベースをそ
れぞれ前記抵抗Ｒ１の入力端子側と反対側に接続し、コ
レクタを前記並列回路２の一端に接続したＰＮＰトラン
ジスタＱ１とを備え、前記ヒステリシス比較回路３は、
前記並列回路２の一端と前記ヒステリシス比較回路３の
正入力を両端に接続した抵抗Ｒ３と、前記ヒステリシス
比較回路３の出力と正入力を両端に接続した抵抗Ｒ４
と、その負入力に外部からの基準電圧Ｖref を与えたコ
ンパレータＣＯＭＰ１とを備え、前記電流切断回路５
は、前記電流検出回路をソースＳに接続しドレインＤを
負荷につなげる出力端子ＯＵＴに接続したＰＭＯＳトラ
ンジスタＭ１とを備え、前記切断制御回路４は、外部か
らのコントロール入力ＣＴＬをベースに接続し、エミッ
タを接地したＮＰＮのトランジスタＱ２と、前記ＰＭＯ
ＳトランジスタＭ１のソースＳと前記ＮＰＮトランジス
タＱ２のコレクタを両端に接続した抵抗Ｒ５と、前記Ｐ
ＭＯＳトランジスタＭ１のゲートＧと前記ＮＰＮトラン
ジスタＱ２のコレクタを両端に接続した抵抗Ｒ６と、コ
ンパレータＣＯＭＰ１の出力をアノードに、Ｍ１のゲー
トＧをカソードに接続したダイオードＤ１とを備えるこ
とを特徴とする。
特徴に加え、前記過電流検出回路１は、前記入力端子Ｉ
Ｎを一端に接続した抵抗Ｒ１と、エミッタとベースをそ
れぞれ前記抵抗Ｒ１の入力端子側と反対側に接続し、コ
レクタを前記並列回路２の一端に接続したＰＮＰトラン
ジスタＱ１とを備え、前記ヒステリシス比較回路３は、
前記並列回路２の一端と前記ヒステリシス比較回路３の
正入力を両端に接続した抵抗Ｒ３と、前記ヒステリシス
比較回路３の出力と正入力を両端に接続した抵抗Ｒ４
と、その負入力に外部からの基準電圧Ｖref を与えたコ
ンパレータＣＯＭＰ１とを備え、前記電流切断回路５
は、前記電流検出回路をソースＳに接続しドレインＤを
負荷につなげる出力端子ＯＵＴに接続したＰＭＯＳトラ
ンジスタＭ１とを備え、前記切断制御回路４は、外部か
らのコントロール入力ＣＴＬをベースに接続し、エミッ
タを接地したＮＰＮのトランジスタＱ２と、前記ＰＭＯ
ＳトランジスタＭ１のソースＳと前記ＮＰＮトランジス
タＱ２のコレクタを両端に接続した抵抗Ｒ５と、前記Ｐ
ＭＯＳトランジスタＭ１のゲートＧと前記ＮＰＮトラン
ジスタＱ２のコレクタを両端に接続した抵抗Ｒ６と、コ
ンパレータＣＯＭＰ１の出力をアノードに、Ｍ１のゲー
トＧをカソードに接続したダイオードＤ１とを備えるこ
とを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の第１の実施形態に
ついて詳細に説明する。
ついて詳細に説明する。
【００１６】図１に本発明の第１の実施形態の電源制御
回路を示す。この電源制御回路は、電源の出力を入力す
る入力端子ＩＮに接続しＩＮから電流切断回路へ流入す
る電流が所定値より大きくなることを検出して電流を並
列回路へ制御電流を供給する過電流検出回路１と、過電
流検出回路１の出力と出力端子間に流れる電流をオンオ
フする電流切断回路５と、制御電流を流入させるために
前記過電流検出回路１を一端を接続し他端を接地した並
列回路２と、前記並列回路２の一端と入力を接続した、
ヒステリシス入出力性を持つヒステリシス比較回路３
と、コントロール入力により電流切断回路５を常にオフ
にするか、ヒステリシス比較回路３の出力により電流切
断回路５をオンかオフかに切り替えられるようにした電
流制御回路４とを備える。
回路を示す。この電源制御回路は、電源の出力を入力す
る入力端子ＩＮに接続しＩＮから電流切断回路へ流入す
る電流が所定値より大きくなることを検出して電流を並
列回路へ制御電流を供給する過電流検出回路１と、過電
流検出回路１の出力と出力端子間に流れる電流をオンオ
フする電流切断回路５と、制御電流を流入させるために
前記過電流検出回路１を一端を接続し他端を接地した並
列回路２と、前記並列回路２の一端と入力を接続した、
ヒステリシス入出力性を持つヒステリシス比較回路３
と、コントロール入力により電流切断回路５を常にオフ
にするか、ヒステリシス比較回路３の出力により電流切
断回路５をオンかオフかに切り替えられるようにした電
流制御回路４とを備える。
【００１７】さらに詳細に説明すれば、この電源制御回
路は、電源の出力を入力する入力端子ＩＮを一端に接続
した抵抗Ｒ１と、ソースＳを抵抗１の他端に接続しドレ
インＤを負荷につなげる出力端子ＯＵＴに接続したＰＭ
ＯＳトランジスタＭ１と、エミッタとベースをそれぞれ
Ｒ１の入力端子側と反対側に接続しコレクタを抵抗Ｒ２
とコンデンサＣ１からなる並列回路２の一端に接続した
ＰＮＰトランジスタＱ１と、他端を接地した前記並列回
路２と、抵抗Ｒ３を介して並列回路２の一端と正入力を
接続し、負入力に外部からの基準電圧Ｖref を接続し、
出力と正入力の両側に抵抗Ｒ４を接続したコンパレータ
ＣＯＭＰ１と、外部からのコントロール入力ＣＴＬをベ
ースに接続し、ＰＭＯＳトランジスタＭ１のソースＳと
抵抗Ｒ５を介してコレクタに接続し、Ｍ１のゲートＧと
抵抗Ｒ６を介してコレクタに接続したＮＰＮのトランジ
スタＱ２と、コンパレータＣＯＭＰ１の出力をアノード
に、Ｍ１のゲートＧをカソードに接続したダイオードＤ
１とを備える。
路は、電源の出力を入力する入力端子ＩＮを一端に接続
した抵抗Ｒ１と、ソースＳを抵抗１の他端に接続しドレ
インＤを負荷につなげる出力端子ＯＵＴに接続したＰＭ
ＯＳトランジスタＭ１と、エミッタとベースをそれぞれ
Ｒ１の入力端子側と反対側に接続しコレクタを抵抗Ｒ２
とコンデンサＣ１からなる並列回路２の一端に接続した
ＰＮＰトランジスタＱ１と、他端を接地した前記並列回
路２と、抵抗Ｒ３を介して並列回路２の一端と正入力を
接続し、負入力に外部からの基準電圧Ｖref を接続し、
出力と正入力の両側に抵抗Ｒ４を接続したコンパレータ
ＣＯＭＰ１と、外部からのコントロール入力ＣＴＬをベ
ースに接続し、ＰＭＯＳトランジスタＭ１のソースＳと
抵抗Ｒ５を介してコレクタに接続し、Ｍ１のゲートＧと
抵抗Ｒ６を介してコレクタに接続したＮＰＮのトランジ
スタＱ２と、コンパレータＣＯＭＰ１の出力をアノード
に、Ｍ１のゲートＧをカソードに接続したダイオードＤ
１とを備える。
【００１８】入力端子ＩＮ、出力端子ＯＵＴ、基準電圧
Ｖref 、コントロール入力ＣＴＬは外部と接続する接続
端子であり、ＣＯＭＰ１はコンパレータ、Ｑ１、Ｑ２は
バイポーラトランジスタ、Ｍ１はＰＭＯＳトランジス
タ、Ｄ１はダイオード、Ｒ１〜Ｒ６は抵抗、Ｃ１はコン
デンサである。
Ｖref 、コントロール入力ＣＴＬは外部と接続する接続
端子であり、ＣＯＭＰ１はコンパレータ、Ｑ１、Ｑ２は
バイポーラトランジスタ、Ｍ１はＰＭＯＳトランジス
タ、Ｄ１はダイオード、Ｒ１〜Ｒ６は抵抗、Ｃ１はコン
デンサである。
【００１９】ＰＭＯＳトランジスタＭ１には、スレッシ
ョルド電圧が１Ｖよりは大きく、電源電圧をＶccとする
とＶcc−０．７ボルトよりは小さいものを使用する。入
力端子ＩＮには電源、出力端子ＯＵＴには負荷が接続さ
れ、Ｍ１により電源負荷間の接続及び切断を実行する。
ＶrefにはＶcc／２程度の電圧を与える。
ョルド電圧が１Ｖよりは大きく、電源電圧をＶccとする
とＶcc−０．７ボルトよりは小さいものを使用する。入
力端子ＩＮには電源、出力端子ＯＵＴには負荷が接続さ
れ、Ｍ１により電源負荷間の接続及び切断を実行する。
ＶrefにはＶcc／２程度の電圧を与える。
【００２０】ＣＴＬはＭ１をオン、オフさせるためのコ
ントロール入力であり、外部からＣＴＬにハイレベルを
与えると、Ｂ点（ＣＯＭＰ１の出力）がローレベルであ
るならＭ１のゲート端子がローレベルになり、Ｍ１はオ
ンし入力端子ＩＮから出力端子ＯＵＴから電流を流すこ
とができる。逆にＢ点がハイレベルであるならＭ１のゲ
ートＧはＶcc−０．７Ｖとなり、Ｍ１はオフになり出力
端子ＯＵＴへの電流は流れなくなる。
ントロール入力であり、外部からＣＴＬにハイレベルを
与えると、Ｂ点（ＣＯＭＰ１の出力）がローレベルであ
るならＭ１のゲート端子がローレベルになり、Ｍ１はオ
ンし入力端子ＩＮから出力端子ＯＵＴから電流を流すこ
とができる。逆にＢ点がハイレベルであるならＭ１のゲ
ートＧはＶcc−０．７Ｖとなり、Ｍ１はオフになり出力
端子ＯＵＴへの電流は流れなくなる。
【００２１】そして外部からＣＴＬにローレベルを与え
ると、Ｑ２がオフとなるのでＱ２のコレクタがＶccレベ
ルになってＤ１がオフになりＢ点のレベル如何に関わら
ず、Ｍ１のゲートＧはＶccレベルでありＭ１はオフとな
って入力端子ＩＮから出力端子ＯＵＴへの電流を遮断す
る。
ると、Ｑ２がオフとなるのでＱ２のコレクタがＶccレベ
ルになってＤ１がオフになりＢ点のレベル如何に関わら
ず、Ｍ１のゲートＧはＶccレベルでありＭ１はオフとな
って入力端子ＩＮから出力端子ＯＵＴへの電流を遮断す
る。
【００２２】Ｒ１は負荷に流れる電流を検出するための
抵抗であり、過電流が流れた場合にはＱ１がオンする。
Ｒ２はＱ１の負荷抵抗である。Ｑ１がオンしたときコン
デンサＣ１にある程度充電がされるとＣＯＭＰ１の出力
はＶccレベルになる。Ｒ３,Ｒ４は、図５に示すように
Ａ点からＢ点をみたときのコンパレータＣＯＭＰ１の入
出力特性にヒステリシスを与える。
抵抗であり、過電流が流れた場合にはＱ１がオンする。
Ｒ２はＱ１の負荷抵抗である。Ｑ１がオンしたときコン
デンサＣ１にある程度充電がされるとＣＯＭＰ１の出力
はＶccレベルになる。Ｒ３,Ｒ４は、図５に示すように
Ａ点からＢ点をみたときのコンパレータＣＯＭＰ１の入
出力特性にヒステリシスを与える。
【００２３】Ｄ１はアノードがＣＯＭＰ１の出力に、カ
ソードがＭ１のゲートに接続されており、ＣＯＭＰ１の
出力がローレベル（ほぼ０Ｖ）のときは、Ｄ１はオフま
たは逆バイアスされた状態となる。
ソードがＭ１のゲートに接続されており、ＣＯＭＰ１の
出力がローレベル（ほぼ０Ｖ）のときは、Ｄ１はオフま
たは逆バイアスされた状態となる。
【００２４】次に図１と図２を用いて本発明の実施形態
の動作を説明する。簡単のため、Ｒ２、Ｒ３、Ｒ４の値
を、Ｒ２≪(Ｒ３+Ｒ４) と設定する。すなわち、Ｒ２が
Ｒ３＋Ｒ４の値より十分小さい。また、ＣＯＭＰ１の出
力のローレベルは０Ｖ、ハイレベルはＶccとする。通常
の運用状態ではＱ２がオンしてＭ１のゲート電圧が０Ｖ
付近にあり、Ｍ１がオンして電源側（入力端子ＩＮ）か
ら負荷側（出力端子ＯＵＴ）へ電流が流れる状態になっ
ている。
の動作を説明する。簡単のため、Ｒ２、Ｒ３、Ｒ４の値
を、Ｒ２≪(Ｒ３+Ｒ４) と設定する。すなわち、Ｒ２が
Ｒ３＋Ｒ４の値より十分小さい。また、ＣＯＭＰ１の出
力のローレベルは０Ｖ、ハイレベルはＶccとする。通常
の運用状態ではＱ２がオンしてＭ１のゲート電圧が０Ｖ
付近にあり、Ｍ１がオンして電源側（入力端子ＩＮ）か
ら負荷側（出力端子ＯＵＴ）へ電流が流れる状態になっ
ている。
【００２５】ここで負荷に短絡的な異常が発生し図２の
Ｅ点以降においてＲ１に過電流が流れた場合、Ｒ１の電
圧降下が大きくなって０．７Ｖ程度になるとＱ１がオン
し、Ｒ２に電流を流すと同時にＣ１を充電するため、Ａ
点の電圧が上昇する。図５においてＡ点の電圧が０Ｖか
ら上昇してＶ２に達するとＣＯＭＰ１の出力がローから
ハイへ変化し、Ｄ１の電圧降下が０．７Ｖ程度なのでＭ
１のゲート電圧はＶcc−０．７Ｖになり、Ｍ１はオフと
なり図２のＦ点に示すようにＩＮからＯＵＴへ向かう電
流を切断する。
Ｅ点以降においてＲ１に過電流が流れた場合、Ｒ１の電
圧降下が大きくなって０．７Ｖ程度になるとＱ１がオン
し、Ｒ２に電流を流すと同時にＣ１を充電するため、Ａ
点の電圧が上昇する。図５においてＡ点の電圧が０Ｖか
ら上昇してＶ２に達するとＣＯＭＰ１の出力がローから
ハイへ変化し、Ｄ１の電圧降下が０．７Ｖ程度なのでＭ
１のゲート電圧はＶcc−０．７Ｖになり、Ｍ１はオフと
なり図２のＦ点に示すようにＩＮからＯＵＴへ向かう電
流を切断する。
【００２６】Ｍ１がオフするとＲ１の電圧降下も０Ｖと
なるのでＱ１がオフし、Ｃ１はＲ２により放電されるた
め、Ａ点の電圧は下降していく。Ａ点の電圧がＶ１に達
した時点でＣＯＭＰ１の出力がハイからローへ変化し、
Ｍ１はオンしてＭ１のドレイン電流が図２のＨ点で流れ
始め増加していく。
なるのでＱ１がオフし、Ｃ１はＲ２により放電されるた
め、Ａ点の電圧は下降していく。Ａ点の電圧がＶ１に達
した時点でＣＯＭＰ１の出力がハイからローへ変化し、
Ｍ１はオンしてＭ１のドレイン電流が図２のＨ点で流れ
始め増加していく。
【００２７】ここで上述のようにＣＯＭＰ１の出力がロ
ーからハイへ切り替わる時のＡ点の電圧をＶ２、ハイか
らローへ切り替わる時のＡ点の電圧をＶ１とすると、Ａ
点からＣＯＭＰ１の出力をみたときの入力ヒステリシス
電圧はＶhyst＝Ｖ２−Ｖ１は例えば、Ｖref＝Ｖcc／２
とした場合、 Ｖhyst＝Ｖcc×(Ｒ３/Ｒ４) である。
ーからハイへ切り替わる時のＡ点の電圧をＶ２、ハイか
らローへ切り替わる時のＡ点の電圧をＶ１とすると、Ａ
点からＣＯＭＰ１の出力をみたときの入力ヒステリシス
電圧はＶhyst＝Ｖ２−Ｖ１は例えば、Ｖref＝Ｖcc／２
とした場合、 Ｖhyst＝Ｖcc×(Ｒ３/Ｒ４) である。
【００２８】いま Ｒ２≪(Ｒ３+Ｒ４) と仮定している
ので、Ｃ１の放電経路はＲ２だけと考え、Ｃ１の充電経
路はＱ１だけと考えられる。したがって、Ｑ１がオンし
た時のＣ１への充電電流に対し、Ｑ１がオフした時にＲ
２に流れるＣ１からの放電電流が十分小さくなるように
Ｒ２の値を設定すれば、負荷の短絡的な異常が継続して
いる最中のＭ１のドレイン電流は図２のようになり、間
欠的に電流が流れるだけで電流が流れない切断状態の期
間が大部分となるので、負荷に流れる過電流のエネルギ
ー総量を非常に小さくできる為、負荷に与える損傷を小
さくできるという効果がある。なお、図２において間欠
的にＭ１のドレイン電流が流れている間に負荷の装置側
で異常電流を検出し、その後良品の交換が行われ、正常
状態に復帰すると図２のＪのように正常な電流が流れ続
けることになる。
ので、Ｃ１の放電経路はＲ２だけと考え、Ｃ１の充電経
路はＱ１だけと考えられる。したがって、Ｑ１がオンし
た時のＣ１への充電電流に対し、Ｑ１がオフした時にＲ
２に流れるＣ１からの放電電流が十分小さくなるように
Ｒ２の値を設定すれば、負荷の短絡的な異常が継続して
いる最中のＭ１のドレイン電流は図２のようになり、間
欠的に電流が流れるだけで電流が流れない切断状態の期
間が大部分となるので、負荷に流れる過電流のエネルギ
ー総量を非常に小さくできる為、負荷に与える損傷を小
さくできるという効果がある。なお、図２において間欠
的にＭ１のドレイン電流が流れている間に負荷の装置側
で異常電流を検出し、その後良品の交換が行われ、正常
状態に復帰すると図２のＪのように正常な電流が流れ続
けることになる。
【００２９】
【発明の効果】本発明の第１の効果は、電源制御回路の
電源経路をオンオフするためのスイッチ用のトランジス
タを、許容損失が必要最小限の物とすることが可能であ
り、電源制御回路の実装スペースを小さくすることがで
きるという効果がある。
電源経路をオンオフするためのスイッチ用のトランジス
タを、許容損失が必要最小限の物とすることが可能であ
り、電源制御回路の実装スペースを小さくすることがで
きるという効果がある。
【００３０】その理由は、過電流を検出すると電流経路
を切断するので、一定時間ごとに一時的に電流が負荷に
流れる期間が若干あるが電流経路が切断された状態の期
間を長くすることができるため、スイッチ用のトランジ
スタの消費電力が小さくなるからである。
を切断するので、一定時間ごとに一時的に電流が負荷に
流れる期間が若干あるが電流経路が切断された状態の期
間を長くすることができるため、スイッチ用のトランジ
スタの消費電力が小さくなるからである。
【００３１】第２の効果は、負荷に流れる過電流のエネ
ルギー総量を非常に小さくできるため、負荷に与える損
傷を小さくできるという効果がある。
ルギー総量を非常に小さくできるため、負荷に与える損
傷を小さくできるという効果がある。
【００３２】その理由は、過電流を検出すると電流経路
を切断するので、一定時間ごとに一時的に電流が負荷に
流れる期間が若干あるが電流経路が切断された状態の期
間を長くすることができるため、負荷における消費電力
が小さくなるからである。
を切断するので、一定時間ごとに一時的に電流が負荷に
流れる期間が若干あるが電流経路が切断された状態の期
間を長くすることができるため、負荷における消費電力
が小さくなるからである。
【図１】本発明の実施形態の構成を表す回路図
【図２】本発明の実施形態のスイッチ用トランジスタの
ドレイン電流の波形図
ドレイン電流の波形図
【図３】従来の電源制御回路の構成を表す回路図
【図４】従来の電源制御回路のスイッチ用トランジスタ
のドレイン電流の波形図
のドレイン電流の波形図
【図５】本発明のヒステリシス比較回路の入出力特性を
示す図
示す図
１ 過電流検出回路 ２ 並列回路 ３ ヒステリシス比較回路 ４ 切断制御回路 ５ 電流切断回路 Ｑ１、Ｑ２ トランジスタ ＣＯＭＰ１ コンパレータ Ｍ１ ＰＭＯＳトランジスタ Ｃ１ コンデンサ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６ 抵抗 Ｄ１ ダイオード
Claims (7)
- 【請求項１】 外部電源の出力を入力する入力端子ＩＮ
から出力端子ＯＵＴを介して外部負荷へ供給する電流が
過電流になることを検出して電流を制御する電源制御回
路であり、 前記入力端子ＩＮから電流切断回路５へ流入する電流が
所定値より大きくなることを検出して並列回路へ制御電
流を供給する過電流検出回路１と、 前記過電流検出回路１の出力と前記出力端子ＯＵＴ間に
流れる電流をオンオフする前記電流切断回路５と、 前記制御電流を流入させるために前記過電流検出回路１
を一端を接続し他端を接地した並列回路２と、 前記並列回路２の一端と入力を接続した、ヒステリシス
入出力特性を持つヒステリシス比較回路３とを備え、 前記並列回路２は抵抗とコンデンサからなる並列回路で
あり、 前記ヒステリシス比較回路の出力がハイレベルのときは
前記電流切断回路５をオフさせ、ローレベルのときは前
記電流切断回路５をオンさせることを特徴とする電流制
御回路。 - 【請求項２】 コントロール入力により、前記電流切断
回路５を常にオフにする第１の状態と、前記ヒステリシ
ス比較回路３の出力により前記電流切断回路５をオンか
オフか制御可能とする第２の状態とを相互に切り替えら
れるようにした切断制御回路４をさらに備えることを特
徴とする請求項１記載の電流制御回路。 - 【請求項３】 前記過電流検出回路１は、前記入力端子
ＩＮを一端に接続した抵抗Ｒ１と、エミッタとベースを
それぞれ前記抵抗Ｒ１の入力端子側と反対側に接続し、
コレクタを前記並列回路２の一端に接続したＰＮＰトラ
ンジスタＱ１とを備えることを特徴とする請求項１また
は２記載の電流制御回路。 - 【請求項４】 前記ヒステリシス比較回路３は、前記並
列回路２の一端と前記ヒステリシス比較回路３の正入力
を両端に接続した抵抗Ｒ３と、前記ヒステリシス比較回
路３の出力と正入力を両端に接続した抵抗Ｒ４と、その
負入力に外部からの基準電圧Ｖref を与えたコンパレー
タＣＯＭＰ１とを備えることを特徴とする請求項１また
は２記載の電流制御回路。 - 【請求項５】 前記電流切断回路５は、前記電流検出回
路をソースＳに接続しドレインＤを負荷につなげる出力
端子ＯＵＴに接続したＰＭＯＳトランジスタＭ１とを備
え、 前記切断制御回路４は、外部からのコントロール入力Ｃ
ＴＬをベースに接続し、エミッタを接地したＮＰＮのト
ランジスタＱ２と、 前記ＰＭＯＳトランジスタＭ１のソースＳと前記ＮＰＮ
トランジスタＱ２のコレクタを両端に接続した抵抗Ｒ５
と、 前記ＰＭＯＳトランジスタＭ１のゲートＧと前記ＮＰＮ
トランジスタＱ２のコレクタを両端に接続した抵抗Ｒ６
と、 コンパレータＣＯＭＰ１の出力をアノードに、Ｍ１のゲ
ートＧをカソードに接続したダイオードＤ１とを備える
ことを特徴とする請求項２記載の電流制御回路。 - 【請求項６】 前記過電流検出回路１は、前記入力端子
ＩＮを一端に接続した抵抗Ｒ１と、エミッタとベースを
それぞれ前記抵抗Ｒ１の入力端子側と反対側に接続し、
コレクタを前記並列回路２の一端に接続したＰＮＰトラ
ンジスタＱ１とを備え、 前記ヒステリシス比較回路３は、前記並列回路２の一端
と前記ヒステリシス比較回路３の正入力を両端に接続し
た抵抗Ｒ３と、前記ヒステリシス比較回路３の出力と正
入力を両端に接続した抵抗Ｒ４と、その負入力に外部か
らの基準電圧Ｖref を与えたコンパレータＣＯＭＰ１と
を備えることを特徴とする請求項１または２記載の電流
制御回路。 - 【請求項７】 前記過電流検出回路１は、前記入力端子
ＩＮを一端に接続した抵抗Ｒ１と、エミッタとベースを
それぞれ前記抵抗Ｒ１の入力端子側と反対側に接続し、
コレクタを前記並列回路２の一端に接続したＰＮＰトラ
ンジスタＱ１とを備え、 前記ヒステリシス比較回路３は、前記並列回路２の一端
と前記ヒステリシス比較回路３の正入力を両端に接続し
た抵抗Ｒ３と、前記ヒステリシス比較回路３の出力と正
入力を両端に接続した抵抗Ｒ４と、その負入力に外部か
らの基準電圧Ｖref を与えたコンパレータＣＯＭＰ１と
を備え、 前記電流切断回路５は、前記電流検出回路をソースＳに
接続しドレインＤを負荷につなげる出力端子ＯＵＴに接
続したＰＭＯＳトランジスタＭ１とを備え、 前記切断制御回路４は、外部からのコントロール入力Ｃ
ＴＬをベースに接続し、エミッタを接地したＮＰＮのト
ランジスタＱ２と、 前記ＰＭＯＳトランジスタＭ１のソースＳと前記ＮＰＮ
トランジスタＱ２のコレクタを両端に接続した抵抗Ｒ５
と、 前記ＰＭＯＳトランジスタＭ１のゲートＧと前記ＮＰＮ
トランジスタＱ２のコレクタを両端に接続した抵抗Ｒ６
と、 コンパレータＣＯＭＰ１の出力をアノードに、Ｍ１のゲ
ートＧをカソードに接続したダイオードＤ１とを備える
ことを特徴とする請求項２記載の電流制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044693A JP2001238347A (ja) | 2000-02-22 | 2000-02-22 | 電源制御回路 |
| US09/788,564 US6384584B2 (en) | 2000-02-22 | 2001-02-21 | Current control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044693A JP2001238347A (ja) | 2000-02-22 | 2000-02-22 | 電源制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001238347A true JP2001238347A (ja) | 2001-08-31 |
Family
ID=18567413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044693A Pending JP2001238347A (ja) | 2000-02-22 | 2000-02-22 | 電源制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6384584B2 (ja) |
| JP (1) | JP2001238347A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006205936A (ja) * | 2005-01-28 | 2006-08-10 | Denso Corp | エンジン始動制御システム |
| JPWO2015129049A1 (ja) * | 2014-02-28 | 2017-03-30 | 株式会社安川電機 | 電力変換装置、及び、電力変換装置の短絡保護方法 |
| CN109149509A (zh) * | 2018-09-27 | 2019-01-04 | 郑州云海信息技术有限公司 | 一种供电保护装置与方法 |
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|---|---|---|---|---|
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| KR100648260B1 (ko) * | 2004-08-09 | 2006-11-23 | 삼성전자주식회사 | 자기 차폐 기능을 갖는 반도체 웨이퍼 및 그것의 테스트방법 |
| US7508165B2 (en) * | 2004-10-19 | 2009-03-24 | Denso Corporation | Cell voltage equalization apparatus for combined battery pack including circuit driven by power supplied by the combined battery pack |
| US7627109B2 (en) | 2005-02-04 | 2009-12-01 | At&T Intellectual Property I, Lp | Call center system for multiple transaction selections |
| US20100061028A1 (en) * | 2005-07-29 | 2010-03-11 | Guy J. Lestician | System for managing electrical consumption with coaxial communication line protection |
| JP2008158064A (ja) * | 2006-12-21 | 2008-07-10 | Funai Electric Co Ltd | 情報機器 |
| US8493097B2 (en) * | 2011-08-16 | 2013-07-23 | Nxp B.V. | Current-sensing circuit |
| JP6049290B2 (ja) * | 2012-04-11 | 2016-12-21 | キヤノン株式会社 | Ｄｃ／ｄｃコンバータ及びｄｃ／ｄｃコンバータを搭載した画像形成装置 |
| TWI729835B (zh) * | 2020-06-03 | 2021-06-01 | 亞源科技股份有限公司 | 遲滯電壓偵測電路 |
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|---|---|---|---|---|
| JPH0360319A (ja) | 1989-07-28 | 1991-03-15 | Toshiba Corp | 給電保護回路 |
| JPH056366A (ja) | 1991-06-27 | 1993-01-14 | Canon Inc | 文書処理方法及び装置 |
| JPH06187055A (ja) | 1993-08-01 | 1994-07-08 | Fuji Electric Corp Res & Dev Ltd | 過電流保護回路 |
| US5570004A (en) * | 1994-01-03 | 1996-10-29 | Seiko Instruments Inc. | Supply voltage regulator and an electronic apparatus |
| JPH10243544A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 過電流保護回路と過電流保護回路の過電流保護方法 |
-
2000
- 2000-02-22 JP JP2000044693A patent/JP2001238347A/ja active Pending
-
2001
- 2001-02-21 US US09/788,564 patent/US6384584B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006205936A (ja) * | 2005-01-28 | 2006-08-10 | Denso Corp | エンジン始動制御システム |
| JPWO2015129049A1 (ja) * | 2014-02-28 | 2017-03-30 | 株式会社安川電機 | 電力変換装置、及び、電力変換装置の短絡保護方法 |
| CN109149509A (zh) * | 2018-09-27 | 2019-01-04 | 郑州云海信息技术有限公司 | 一种供电保护装置与方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010015638A1 (en) | 2001-08-23 |
| US6384584B2 (en) | 2002-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030812 |