JP2001216033A - 電源供給制御装置および電源供給制御方法 - Google Patents
電源供給制御装置および電源供給制御方法Info
- Publication number
- JP2001216033A JP2001216033A JP2000025572A JP2000025572A JP2001216033A JP 2001216033 A JP2001216033 A JP 2001216033A JP 2000025572 A JP2000025572 A JP 2000025572A JP 2000025572 A JP2000025572 A JP 2000025572A JP 2001216033 A JP2001216033 A JP 2001216033A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- semiconductor switch
- voltage
- fet
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0003—Details of control, feedback or regulation circuits
- H02M1/0009—Devices or circuits for detecting current in a converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Electronic Switches (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Voltage And Current In General (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 装置の熱損失を抑え、不完全短絡（レアショ
ート）発生時の異常電流に対しても高速応答を可能とし
た電源供給制御装置および電源供給制御方法を提供す
る。 【解決手段】 電源１０１から負荷１０２への電力供給
を半導体スイッチＱＡによってスイッチング制御する際
に、基準電流生成手段（Ｒ１１，Ｑ２，Ｑ３）によって
基準電流を生成し、基準電圧生成手段（ＱＢ）により該
基準電流に基づき基準電圧（ＶDSB ）を生成し、半導体
スイッチＱＡの端子間電圧（ＶDSA ）と基準電圧との差
を検出手段ＣＭＰ１によって検出し、制御手段１１１に
より該検出された端子間電圧（ＶDSA ）と基準電圧（Ｖ
DSB ）との差に応じて半導体スイッチＱＡをオン／オフ
制御する。
ート）発生時の異常電流に対しても高速応答を可能とし
た電源供給制御装置および電源供給制御方法を提供す
る。 【解決手段】 電源１０１から負荷１０２への電力供給
を半導体スイッチＱＡによってスイッチング制御する際
に、基準電流生成手段（Ｒ１１，Ｑ２，Ｑ３）によって
基準電流を生成し、基準電圧生成手段（ＱＢ）により該
基準電流に基づき基準電圧（ＶDSB ）を生成し、半導体
スイッチＱＡの端子間電圧（ＶDSA ）と基準電圧との差
を検出手段ＣＭＰ１によって検出し、制御手段１１１に
より該検出された端子間電圧（ＶDSA ）と基準電圧（Ｖ
DSB ）との差に応じて半導体スイッチＱＡをオン／オフ
制御する。
Description
【０００１】
【発明の属する技術分野】本発明は電源供給制御装置お
よび電源供給制御方法に関し、より詳しくは、制御信号
に応じてスイッチング制御により、電源から負荷への電
力供給を制御する半導体スイッチを備えた電源供給制御
装置および電源供給制御方法に関する。
よび電源供給制御方法に関し、より詳しくは、制御信号
に応じてスイッチング制御により、電源から負荷への電
力供給を制御する半導体スイッチを備えた電源供給制御
装置および電源供給制御方法に関する。
【０００２】
【従来の技術】従来の半導体スイッチを備えた電源供給
制御装置としては、例えば図８に示すようなものがあ
る。本従来例の電源供給制御装置は、自動車においてバ
ッテリからの電源を選択的に各負荷に供給して、負荷へ
の電力供給を制御する装置である。
制御装置としては、例えば図８に示すようなものがあ
る。本従来例の電源供給制御装置は、自動車においてバ
ッテリからの電源を選択的に各負荷に供給して、負荷へ
の電力供給を制御する装置である。
【０００３】同図において、本従来例の電源供給制御装
置は、電源１０１の出力電圧ＶＢをヘッドライトやパワ
ーウィンドウの駆動モータ等々の負荷１０２に供給する
経路にシャント抵抗ＲＳおよびサーマルＦＥＴＱＦのド
レインＤ−ソースＳを直列接続した構成である。また、
シャント抵抗ＲＳを流れる電流を検出してハードウェア
回路によりサーマルＦＥＴＱＦの駆動を制御するドライ
バ９０１と、ドライバ９０１でモニタした電流値に基づ
いてサーマルＦＥＴＱＦの駆動信号をオン／オフ制御す
るＡ／Ｄ変換器９０２およびマイコン（ＣＰＵ）９０３
とを備えている。
置は、電源１０１の出力電圧ＶＢをヘッドライトやパワ
ーウィンドウの駆動モータ等々の負荷１０２に供給する
経路にシャント抵抗ＲＳおよびサーマルＦＥＴＱＦのド
レインＤ−ソースＳを直列接続した構成である。また、
シャント抵抗ＲＳを流れる電流を検出してハードウェア
回路によりサーマルＦＥＴＱＦの駆動を制御するドライ
バ９０１と、ドライバ９０１でモニタした電流値に基づ
いてサーマルＦＥＴＱＦの駆動信号をオン／オフ制御す
るＡ／Ｄ変換器９０２およびマイコン（ＣＰＵ）９０３
とを備えている。
【０００４】半導体スイッチとしてのサーマルＦＥＴＱ
Ｆは、図示しない温度センサを内蔵してサーマルＦＥＴ
ＱＦが規定以上の温度まで上昇した場合には、内蔵する
ゲート遮断回路によってサーマルＦＥＴＱＦを強制的に
オフ制御する過熱遮断機能を備えている。また、図中の
ＲＧは抵抗であり、ＺＤ１はゲートＧ−ソースＳ間を１
２［Ｖ］に保ってゲートＧに過電圧が印加されようとし
た場合にこれをバイパスさせるツェナーダイオードであ
る。
Ｆは、図示しない温度センサを内蔵してサーマルＦＥＴ
ＱＦが規定以上の温度まで上昇した場合には、内蔵する
ゲート遮断回路によってサーマルＦＥＴＱＦを強制的に
オフ制御する過熱遮断機能を備えている。また、図中の
ＲＧは抵抗であり、ＺＤ１はゲートＧ−ソースＳ間を１
２［Ｖ］に保ってゲートＧに過電圧が印加されようとし
た場合にこれをバイパスさせるツェナーダイオードであ
る。
【０００５】また、本従来例の電源供給制御装置では、
負荷１０２またはサーマルＦＥＴＱＦのドレインＤ−ソ
ースＳ間における過電流に対する保護機能をも備えてい
る。即ち、ドライバ９０１は、電流モニタ回路としての
差動増幅器９１１，９１３と、電流制限回路としての差
動増幅器９１２と、チャージポンプ回路９１５と、マイ
コン９０３からのオン／オフ制御信号および電流制限回
路からの過電流判定結果に基づき、抵抗ＲＧを介してサ
ーマルＦＥＴＱＦのゲートＧを駆動する駆動回路９１４
を備えて構成されている。
負荷１０２またはサーマルＦＥＴＱＦのドレインＤ−ソ
ースＳ間における過電流に対する保護機能をも備えてい
る。即ち、ドライバ９０１は、電流モニタ回路としての
差動増幅器９１１，９１３と、電流制限回路としての差
動増幅器９１２と、チャージポンプ回路９１５と、マイ
コン９０３からのオン／オフ制御信号および電流制限回
路からの過電流判定結果に基づき、抵抗ＲＧを介してサ
ーマルＦＥＴＱＦのゲートＧを駆動する駆動回路９１４
を備えて構成されている。
【０００６】シャント抵抗ＲＳの電圧降下に基づき差動
増幅器９１２を介して、電流が判定値（上限）を超えた
として過電流が検出された場合には、駆動回路９１４に
よってサーマルＦＥＴＱＦをオフ動作とし、その後電流
が低下して判定値（下限）を下回ったらサーマルＦＥＴ
ＱＦをオン動作させる。
増幅器９１２を介して、電流が判定値（上限）を超えた
として過電流が検出された場合には、駆動回路９１４に
よってサーマルＦＥＴＱＦをオフ動作とし、その後電流
が低下して判定値（下限）を下回ったらサーマルＦＥＴ
ＱＦをオン動作させる。
【０００７】一方、マイコン９０３は、電流モニタ回路
（差動増幅器９１１，９１３）を介して電流を常時モニ
タしており、正常値を上回る異常電流が流れていれば、
サーマルＦＥＴＱＦの駆動信号をオフすることによりサ
ーマルＦＥＴＱＦをオフ動作させる。なお、マイコン９
０３からオフ制御の駆動信号が出力される前に、サーマ
ルＦＥＴＱＦの温度が規定値を超えていれば、過熱遮断
機能によってサーマルＦＥＴＱＦはオフ動作となる。
（差動増幅器９１１，９１３）を介して電流を常時モニ
タしており、正常値を上回る異常電流が流れていれば、
サーマルＦＥＴＱＦの駆動信号をオフすることによりサ
ーマルＦＥＴＱＦをオフ動作させる。なお、マイコン９
０３からオフ制御の駆動信号が出力される前に、サーマ
ルＦＥＴＱＦの温度が規定値を超えていれば、過熱遮断
機能によってサーマルＦＥＴＱＦはオフ動作となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年のサーマルＦＥＴＱＦのオ
ン抵抗の低減に伴う負荷の大電流化により、シャント抵
抗の熱損失が無視できないという問題点がある。
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年のサーマルＦＥＴＱＦのオ
ン抵抗の低減に伴う負荷の大電流化により、シャント抵
抗の熱損失が無視できないという問題点がある。
【０００９】また、上述の過熱遮断機能や過電流制限回
路は、負荷１０２や配線にほぼ完全な短絡状態が発生し
て大電流が流れる場合には機能するが、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートが発生して小
さい短絡電流が流れた場合には機能せず、電流のモニタ
回路を介してマイコン９０３により異常電流を検出して
サーマルＦＥＴＱＦをオフ制御するしかなく、このよう
な異常電流に対するマイコン制御による応答性が悪いと
いう事情もあった。
路は、負荷１０２や配線にほぼ完全な短絡状態が発生し
て大電流が流れる場合には機能するが、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートが発生して小
さい短絡電流が流れた場合には機能せず、電流のモニタ
回路を介してマイコン９０３により異常電流を検出して
サーマルＦＥＴＱＦをオフ制御するしかなく、このよう
な異常電流に対するマイコン制御による応答性が悪いと
いう事情もあった。
【００１０】また、シャント抵抗ＲＳ、マイコン９０３
等が必要であるため、大きな実装スペースが必要であ
り、またこれらの比較的高価な部品により装置コストが
高くなってしまうという問題点もある。
等が必要であるため、大きな実装スペースが必要であ
り、またこれらの比較的高価な部品により装置コストが
高くなってしまうという問題点もある。
【００１１】本発明の目的は、上記従来の問題点や事情
を解決することにあり、電流検出を行うために電力の供
給経路に直列接続されるシャント抵抗を不要として装置
の熱損失を抑え、ある程度の短絡抵抗を持つ不完全短絡
などのレアショートが発生した場合の異常電流に対して
も高速応答を可能とし、集積化が容易で安価な電源供給
制御装置および電源供給制御方法を提供することにあ
る。
を解決することにあり、電流検出を行うために電力の供
給経路に直列接続されるシャント抵抗を不要として装置
の熱損失を抑え、ある程度の短絡抵抗を持つ不完全短絡
などのレアショートが発生した場合の異常電流に対して
も高速応答を可能とし、集積化が容易で安価な電源供給
制御装置および電源供給制御方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記目的を解決するため
に、本発明の請求項１に係る電源供給制御装置は、制御
信号入力端子へ供給される制御信号に応じてスイッチン
グ制御され電源から負荷への電力供給を制御する半導体
スイッチと、基準電流を生成する基準電流生成手段と、
前記基準電流に基づき基準電圧を生成する基準電圧生成
手段と、前記半導体スイッチの端子間電圧と前記基準電
圧との差を検出する検出手段と、検出された端子間電圧
と基準電圧との差に応じて前記半導体スイッチをオン／
オフ制御する制御手段とを具備するものである。
に、本発明の請求項１に係る電源供給制御装置は、制御
信号入力端子へ供給される制御信号に応じてスイッチン
グ制御され電源から負荷への電力供給を制御する半導体
スイッチと、基準電流を生成する基準電流生成手段と、
前記基準電流に基づき基準電圧を生成する基準電圧生成
手段と、前記半導体スイッチの端子間電圧と前記基準電
圧との差を検出する検出手段と、検出された端子間電圧
と基準電圧との差に応じて前記半導体スイッチをオン／
オフ制御する制御手段とを具備するものである。
【００１３】また、請求項２に係る電源供給制御装置
は、請求項１に記載の電源供給制御装置において、前記
基準電圧生成手段は、前記制御信号に応じてスイッチン
グ制御される第２半導体スイッチを備え、該第２半導体
スイッチと前記基準電流生成手段とを直列接続した回路
は、前記半導体スイッチおよび前記負荷に並列接続さ
れ、前記第２半導体スイッチの端子間電圧を前記基準電
圧として生成するものである。
は、請求項１に記載の電源供給制御装置において、前記
基準電圧生成手段は、前記制御信号に応じてスイッチン
グ制御される第２半導体スイッチを備え、該第２半導体
スイッチと前記基準電流生成手段とを直列接続した回路
は、前記半導体スイッチおよび前記負荷に並列接続さ
れ、前記第２半導体スイッチの端子間電圧を前記基準電
圧として生成するものである。
【００１４】また、請求項３に係る電源供給制御装置
は、請求項１または２に記載の電源供給制御装置におい
て、前記基準電流生成手段は、前記電源の出力電圧に依
存した基準電流を生成するものである。
は、請求項１または２に記載の電源供給制御装置におい
て、前記基準電流生成手段は、前記電源の出力電圧に依
存した基準電流を生成するものである。
【００１５】また、請求項４に係る電源供給制御装置
は、請求項１または２に記載の電源供給制御装置におい
て、前記基準電流生成手段を、定電流源としたものであ
る。
は、請求項１または２に記載の電源供給制御装置におい
て、前記基準電流生成手段を、定電流源としたものであ
る。
【００１６】また、請求項５に係る電源供給制御装置
は、請求項１、２、３または４に記載の電源供給制御装
置において、前記基準電圧生成手段の基準電圧が持つ電
圧特性を、前記半導体スイッチおよび前記負荷に正常動
作範囲での最大電流を超える目標電流が流れる状態にお
ける電圧特性とほぼ等価としたものである。
は、請求項１、２、３または４に記載の電源供給制御装
置において、前記基準電圧生成手段の基準電圧が持つ電
圧特性を、前記半導体スイッチおよび前記負荷に正常動
作範囲での最大電流を超える目標電流が流れる状態にお
ける電圧特性とほぼ等価としたものである。
【００１７】また、請求項６に係る電源供給制御装置
は、請求項２、３、４または５に記載の電源供給制御装
置において、前記半導体スイッチと前記第２半導体スイ
ッチは、オフ状態からオン状態へ遷移する際の端子間電
圧の過渡的な電圧特性について等価な特性を持つもので
ある。
は、請求項２、３、４または５に記載の電源供給制御装
置において、前記半導体スイッチと前記第２半導体スイ
ッチは、オフ状態からオン状態へ遷移する際の端子間電
圧の過渡的な電圧特性について等価な特性を持つもので
ある。
【００１８】また、請求項７に係る電源供給制御装置
は、請求項１、２、３、４、５または６に記載の電源供
給制御装置において、前記半導体スイッチが過熱した場
合に該半導体スイッチをオフ制御して保護する過熱保護
手段を具備するものである。
は、請求項１、２、３、４、５または６に記載の電源供
給制御装置において、前記半導体スイッチが過熱した場
合に該半導体スイッチをオフ制御して保護する過熱保護
手段を具備するものである。
【００１９】また、請求項８に係る電源供給制御装置
は、請求項１、２、３、４、５、６または７に記載の電
源供給制御装置において、前記半導体スイッチ、前記基
準電圧生成手段、前記検出手段、前記制御手段、前記第
２基準電圧生成手段または前記過熱保護手段は、同一チ
ップ上に形成されるものである。
は、請求項１、２、３、４、５、６または７に記載の電
源供給制御装置において、前記半導体スイッチ、前記基
準電圧生成手段、前記検出手段、前記制御手段、前記第
２基準電圧生成手段または前記過熱保護手段は、同一チ
ップ上に形成されるものである。
【００２０】また、請求項９に係る電源供給制御装置
は、請求項８に記載の電源供給制御装置において、前記
基準電流生成手段は、前記チップ外部に設置されるもの
である。
は、請求項８に記載の電源供給制御装置において、前記
基準電流生成手段は、前記チップ外部に設置されるもの
である。
【００２１】また、請求項１０に係る電源供給制御装置
は、請求項１、２、３、４、５、６、７、８または９に
記載の電源供給制御装置において、前記半導体スイッチ
がオン状態となった後の一定期間、前記制御手段による
前記半導体スイッチのオン／オフ制御を禁止する禁止手
段を具備するものである。
は、請求項１、２、３、４、５、６、７、８または９に
記載の電源供給制御装置において、前記半導体スイッチ
がオン状態となった後の一定期間、前記制御手段による
前記半導体スイッチのオン／オフ制御を禁止する禁止手
段を具備するものである。
【００２２】また、請求項１１に係る電源供給制御装置
は、請求項１、２、３、４、５、６、７、８、９または
１０に記載の電源供給制御装置において、前記制御手段
による前記半導体スイッチのオン／オフ制御回数を積算
し、該制御回数が所定回数に達したときに前記半導体ス
イッチをオフ制御する回数制御手段を具備するものであ
る。
は、請求項１、２、３、４、５、６、７、８、９または
１０に記載の電源供給制御装置において、前記制御手段
による前記半導体スイッチのオン／オフ制御回数を積算
し、該制御回数が所定回数に達したときに前記半導体ス
イッチをオフ制御する回数制御手段を具備するものであ
る。
【００２３】さらに、請求項１２に係る電源供給制御方
法は、制御信号入力端子へ供給される制御信号に応じて
スイッチング制御され電源から負荷への電力供給を制御
する半導体スイッチを備えた電源供給制御装置の電源供
給制御方法において、基準電流を生成する基準電流生成
ステップと、前記基準電流に基づき基準電圧を生成する
基準電圧生成ステップと、前記半導体スイッチの端子間
電圧と前記基準電圧との差を検出する検出ステップと、
検出された端子間電圧と基準電圧との差に応じて前記半
導体スイッチをオン／オフ制御する制御ステップとを具
備するものである。
法は、制御信号入力端子へ供給される制御信号に応じて
スイッチング制御され電源から負荷への電力供給を制御
する半導体スイッチを備えた電源供給制御装置の電源供
給制御方法において、基準電流を生成する基準電流生成
ステップと、前記基準電流に基づき基準電圧を生成する
基準電圧生成ステップと、前記半導体スイッチの端子間
電圧と前記基準電圧との差を検出する検出ステップと、
検出された端子間電圧と基準電圧との差に応じて前記半
導体スイッチをオン／オフ制御する制御ステップとを具
備するものである。
【００２４】本発明の請求項１、２、３、４、５、６、
７に係る電源供給制御装置および請求項１２に係る電源
供給制御方法では、電源から負荷への電力供給を半導体
スイッチによってスイッチング制御する際に、基準電流
生成手段（基準電流生成ステップ）により基準電流を生
成し、基準電圧生成手段（基準電圧生成ステップ）によ
り基準電圧を基準電流に基づき生成して、半導体スイッ
チの端子間電圧と基準電圧との差を検出手段（検出ステ
ップ）によって検出し、制御手段（制御ステップ）によ
り該検出された端子間電圧と基準電圧との差に応じて半
導体スイッチをオン／オフ制御する。
７に係る電源供給制御装置および請求項１２に係る電源
供給制御方法では、電源から負荷への電力供給を半導体
スイッチによってスイッチング制御する際に、基準電流
生成手段（基準電流生成ステップ）により基準電流を生
成し、基準電圧生成手段（基準電圧生成ステップ）によ
り基準電圧を基準電流に基づき生成して、半導体スイッ
チの端子間電圧と基準電圧との差を検出手段（検出ステ
ップ）によって検出し、制御手段（制御ステップ）によ
り該検出された端子間電圧と基準電圧との差に応じて半
導体スイッチをオン／オフ制御する。
【００２５】ここで、半導体スイッチ（並びに、後述の
第２半導体スイッチおよび第３半導体スイッチ）には、
電界効果型トランジスタ（ＦＥＴ：Field-Effect Trans
istor）や静電誘導型トランジスタ（ＳＩＴ：Static In
ducted Transistor）、或いは、エミッタスイッチド・
サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ）等のＭＯＳ複合型デバイスやＩＧＢＴ（Insulated
Gate Bipolar Transistor）等の他の絶縁ゲート型パワ
ーデバイス等のスイッチング素子が該当する。なお、こ
れらのスイッチング素子はｎチャネル型、ｐチャネル型
の何れであってもかまわない。
第２半導体スイッチおよび第３半導体スイッチ）には、
電界効果型トランジスタ（ＦＥＴ：Field-Effect Trans
istor）や静電誘導型トランジスタ（ＳＩＴ：Static In
ducted Transistor）、或いは、エミッタスイッチド・
サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ）等のＭＯＳ複合型デバイスやＩＧＢＴ（Insulated
Gate Bipolar Transistor）等の他の絶縁ゲート型パワ
ーデバイス等のスイッチング素子が該当する。なお、こ
れらのスイッチング素子はｎチャネル型、ｐチャネル型
の何れであってもかまわない。
【００２６】特に、請求項２に係る電源供給制御装置で
は、基準電圧生成手段を、制御信号に応じてスイッチン
グ制御される第２半導体スイッチを備えて構成し、該第
２半導体スイッチと基準電流生成手段とを直列接続した
回路を、半導体スイッチおよび負荷に並列に接続して構
成し、第２半導体スイッチの端子間電圧を基準電圧とし
て生成するのが望ましく、基準電流生成手段を、請求項
３に係る電源供給制御装置のように、電源の出力電圧に
依存した基準電流を生成するものとしたり、請求項４に
係る電源供給制御装置のように、定電流源とするのが望
ましい。
は、基準電圧生成手段を、制御信号に応じてスイッチン
グ制御される第２半導体スイッチを備えて構成し、該第
２半導体スイッチと基準電流生成手段とを直列接続した
回路を、半導体スイッチおよび負荷に並列に接続して構
成し、第２半導体スイッチの端子間電圧を基準電圧とし
て生成するのが望ましく、基準電流生成手段を、請求項
３に係る電源供給制御装置のように、電源の出力電圧に
依存した基準電流を生成するものとしたり、請求項４に
係る電源供給制御装置のように、定電流源とするのが望
ましい。
【００２７】また、請求項５に係る電源供給制御装置で
は、基準電圧生成手段における基準電圧が持つ電圧特性
を、半導体スイッチおよび負荷に正常動作範囲での最大
電流を超える目標電流が流れる状態における電圧特性と
ほぼ等価とするのが望ましく、また、請求項６に係る電
源供給制御装置では、半導体スイッチと第２半導体スイ
ッチは、オフ状態からオン状態へ遷移する際の端子間電
圧の過渡的な電圧特性について等価な特性を持つのが望
ましい。
は、基準電圧生成手段における基準電圧が持つ電圧特性
を、半導体スイッチおよび負荷に正常動作範囲での最大
電流を超える目標電流が流れる状態における電圧特性と
ほぼ等価とするのが望ましく、また、請求項６に係る電
源供給制御装置では、半導体スイッチと第２半導体スイ
ッチは、オフ状態からオン状態へ遷移する際の端子間電
圧の過渡的な電圧特性について等価な特性を持つのが望
ましい。
【００２８】半導体スイッチとして例えばＦＥＴを使用
した場合、電力供給経路の一部を成すＦＥＴの端子間電
圧（ドレイン−ソース間電圧）は、オフ状態からオン状
態へ遷移する際の（例えば、ｎチャネル型ＦＥＴの場合
の立ち下がり）電圧特性において、電力供給経路および
負荷の状態、即ち、経路が持つ配線インダクタンス並び
に配線抵抗および短絡抵抗に基づく時定数に応じて変化
する。例えば、短絡が発生していない通常動作では所定
電圧以下に速やかに収れんするが、完全短絡が発生して
いる場合には該所定電圧以下にならない。また、ある程
度の短絡抵抗を持つ不完全短絡が発生している場合に
は、該所定電圧に収れんするものの収れんするまでに長
い時間を要する。
した場合、電力供給経路の一部を成すＦＥＴの端子間電
圧（ドレイン−ソース間電圧）は、オフ状態からオン状
態へ遷移する際の（例えば、ｎチャネル型ＦＥＴの場合
の立ち下がり）電圧特性において、電力供給経路および
負荷の状態、即ち、経路が持つ配線インダクタンス並び
に配線抵抗および短絡抵抗に基づく時定数に応じて変化
する。例えば、短絡が発生していない通常動作では所定
電圧以下に速やかに収れんするが、完全短絡が発生して
いる場合には該所定電圧以下にならない。また、ある程
度の短絡抵抗を持つ不完全短絡が発生している場合に
は、該所定電圧に収れんするものの収れんするまでに長
い時間を要する。
【００２９】本発明は、このような半導体スイッチにお
けるオフ状態からオン状態に遷移する際の過渡的な半導
体スイッチの電圧特性を利用している。つまり、半導体
スイッチの端子間電圧と基準電圧生成手段（基準電圧生
成ステップ）によって生成された基準電圧との差を検出
することによって、電力供給経路の一部を成す半導体ス
イッチの端子間電圧（即ち、電力供給経路の電流）が正
常状態から逸脱している程度を判定するものである。す
なわち、基準電圧が持つ電圧特性を負荷に正常動作範囲
での最大電流を超える目標電流が流れる状態における電
圧特性と極力等価となるように設定すれば、検出手段
（検出ステップ）によって過大電流を検出することがで
きる。
けるオフ状態からオン状態に遷移する際の過渡的な半導
体スイッチの電圧特性を利用している。つまり、半導体
スイッチの端子間電圧と基準電圧生成手段（基準電圧生
成ステップ）によって生成された基準電圧との差を検出
することによって、電力供給経路の一部を成す半導体ス
イッチの端子間電圧（即ち、電力供給経路の電流）が正
常状態から逸脱している程度を判定するものである。す
なわち、基準電圧が持つ電圧特性を負荷に正常動作範囲
での最大電流を超える目標電流が流れる状態における電
圧特性と極力等価となるように設定すれば、検出手段
（検出ステップ）によって過大電流を検出することがで
きる。
【００３０】したがって、電流検出を行うために電力の
供給経路に直列接続される従来のようなシャント抵抗を
不要として装置の熱損失を抑えることができ、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出可能である。さらに、シ
ャント抵抗を用いずに過電流の検出が可能であり、特に
半導体スイッチのオン／オフ制御をハードウェア回路で
構成した場合はマイコンも不要であるため、実装スペー
スを縮小できるとともに、装置コストを大幅に削減可能
である。
供給経路に直列接続される従来のようなシャント抵抗を
不要として装置の熱損失を抑えることができ、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出可能である。さらに、シ
ャント抵抗を用いずに過電流の検出が可能であり、特に
半導体スイッチのオン／オフ制御をハードウェア回路で
構成した場合はマイコンも不要であるため、実装スペー
スを縮小できるとともに、装置コストを大幅に削減可能
である。
【００３１】特に、請求項７に係る電源供給制御装置の
ように、半導体スイッチが過熱した場合に該半導体スイ
ッチをオフ制御して保護する過熱保護手段を備える場合
には、ある程度の短絡抵抗を持つ不完全短絡が発生した
とき、制御手段により、半導体スイッチのオン／オフ制
御を繰り返し行って電流を大きく変動させ、半導体スイ
ッチの周期的な発熱作用によって過熱保護手段による半
導体スイッチの遮断を速めることができる。とりわけ電
源供給制御装置によれば、従来マイコン等のプログラム
処理によってしか行えなかった不完全短絡（レアショー
ト）発生時の異常電流に対して、マイコン等の外部から
の制御無しに電源供給制御装置自身のハードウェア回路
のみによる対処が可能であり、回路のシンプル化、並び
にそれによるコスト低減を実現できる。
ように、半導体スイッチが過熱した場合に該半導体スイ
ッチをオフ制御して保護する過熱保護手段を備える場合
には、ある程度の短絡抵抗を持つ不完全短絡が発生した
とき、制御手段により、半導体スイッチのオン／オフ制
御を繰り返し行って電流を大きく変動させ、半導体スイ
ッチの周期的な発熱作用によって過熱保護手段による半
導体スイッチの遮断を速めることができる。とりわけ電
源供給制御装置によれば、従来マイコン等のプログラム
処理によってしか行えなかった不完全短絡（レアショー
ト）発生時の異常電流に対して、マイコン等の外部から
の制御無しに電源供給制御装置自身のハードウェア回路
のみによる対処が可能であり、回路のシンプル化、並び
にそれによるコスト低減を実現できる。
【００３２】また、請求項８に係る電源供給制御装置で
は、半導体スイッチ、第２半導体スイッチを含む基準電
圧生成手段、検出手段、制御手段、第２基準電圧生成手
段または過熱保護手段を、同一チップ上に形成するのが
望ましく、請求項９に係る電源供給制御装置では、基準
電流生成手段を該チップ外部に設置するのが望ましい。
このように同一チップ上で集積化することにより、装置
の回路構成を小型化でき、実装スペースを縮小できると
ともに、装置コストを削減できる。また、本発明の電流
検出手法は、検出手段による半導体スイッチの端子間電
圧と基準電圧との差の検出によって行われることから、
同一チップ上に半導体スイッチおよび第２半導体スイッ
チを形成することにより、電流検出における同相的誤差
要因、即ち電源電圧、温度ドリフトやロット間のバラツ
キによる影響を除去（削減）することができる。さら
に、基準電流生成手段をチップ外部に設置することによ
り、基準電圧（基準電流）へのチップの温度変化の影響
を受け難くすることができ、高精度の電流検出を実現す
ることが可能となる。
は、半導体スイッチ、第２半導体スイッチを含む基準電
圧生成手段、検出手段、制御手段、第２基準電圧生成手
段または過熱保護手段を、同一チップ上に形成するのが
望ましく、請求項９に係る電源供給制御装置では、基準
電流生成手段を該チップ外部に設置するのが望ましい。
このように同一チップ上で集積化することにより、装置
の回路構成を小型化でき、実装スペースを縮小できると
ともに、装置コストを削減できる。また、本発明の電流
検出手法は、検出手段による半導体スイッチの端子間電
圧と基準電圧との差の検出によって行われることから、
同一チップ上に半導体スイッチおよび第２半導体スイッ
チを形成することにより、電流検出における同相的誤差
要因、即ち電源電圧、温度ドリフトやロット間のバラツ
キによる影響を除去（削減）することができる。さら
に、基準電流生成手段をチップ外部に設置することによ
り、基準電圧（基準電流）へのチップの温度変化の影響
を受け難くすることができ、高精度の電流検出を実現す
ることが可能となる。
【００３３】なお、半導体スイッチの電源側端子および
制御信号入力端子と、基準電圧生成手段の第２半導体ス
イッチの電源側端子および制御信号入力端子とをそれぞ
れ互いに接続し、第２半導体スイッチの負荷側端子を基
準電流生成手段に接続した構成とすれば、半導体スイッ
チの負荷側端子電位と第２半導体スイッチの負荷側端子
電位を比較することにより、電力供給経路に流れる電流
が正常範囲か異常範囲かの判定を行うことができる。こ
のように、半導体スイッチおよび第２半導体スイッチの
端子を共通化することにより、同一チップへの集積化を
容易に実現することが可能となる。
制御信号入力端子と、基準電圧生成手段の第２半導体ス
イッチの電源側端子および制御信号入力端子とをそれぞ
れ互いに接続し、第２半導体スイッチの負荷側端子を基
準電流生成手段に接続した構成とすれば、半導体スイッ
チの負荷側端子電位と第２半導体スイッチの負荷側端子
電位を比較することにより、電力供給経路に流れる電流
が正常範囲か異常範囲かの判定を行うことができる。こ
のように、半導体スイッチおよび第２半導体スイッチの
端子を共通化することにより、同一チップへの集積化を
容易に実現することが可能となる。
【００３４】また、請求項１０に係る電源供給制御装置
では、半導体スイッチがオン状態となった後の一定期
間、制御手段による半導体スイッチのオン／オフ制御を
禁止手段によって禁止する。通常、負荷立ち上げ時に
は、定常状態の何倍もの突入電流が電力供給経路に流れ
ることとなるが、この突入電流に対して制御手段による
過電流制御が行われると、負荷が定常状態に至るまでに
時間を要してしまい、負荷自身の応答が遅れてしまう場
合がある。本発明では、禁止手段の禁止制御によってこ
のような問題を解消することができる。
では、半導体スイッチがオン状態となった後の一定期
間、制御手段による半導体スイッチのオン／オフ制御を
禁止手段によって禁止する。通常、負荷立ち上げ時に
は、定常状態の何倍もの突入電流が電力供給経路に流れ
ることとなるが、この突入電流に対して制御手段による
過電流制御が行われると、負荷が定常状態に至るまでに
時間を要してしまい、負荷自身の応答が遅れてしまう場
合がある。本発明では、禁止手段の禁止制御によってこ
のような問題を解消することができる。
【００３５】さらに、請求項１１に係る電源供給制御装
置では、回数制御手段により、制御手段による半導体ス
イッチのオン／オフ制御回数を積算し、該制御回数が所
定回数に達したときに半導体スイッチをオフ制御する。
完全短絡による過電流が検出された場合には、すぐに過
熱保護手段が機能して半導体スイッチを過熱遮断（オフ
制御）することが可能であるが、不完全短絡の場合に
は、半導体スイッチのオン／オフ制御を繰り返し行っ
て、半導体スイッチの周期的な発熱作用によって過熱保
護手段を機能させるので、過熱遮断までの時間が相対的
に長くなることが考えられる。本発明では、半導体スイ
ッチのオン／オフ制御回数が所定回数に達したときにオ
フ制御させるので、不完全短絡の場合でも半導体スイッ
チの遮断を任意に設定した時間まで速めることができ
る。
置では、回数制御手段により、制御手段による半導体ス
イッチのオン／オフ制御回数を積算し、該制御回数が所
定回数に達したときに半導体スイッチをオフ制御する。
完全短絡による過電流が検出された場合には、すぐに過
熱保護手段が機能して半導体スイッチを過熱遮断（オフ
制御）することが可能であるが、不完全短絡の場合に
は、半導体スイッチのオン／オフ制御を繰り返し行っ
て、半導体スイッチの周期的な発熱作用によって過熱保
護手段を機能させるので、過熱遮断までの時間が相対的
に長くなることが考えられる。本発明では、半導体スイ
ッチのオン／オフ制御回数が所定回数に達したときにオ
フ制御させるので、不完全短絡の場合でも半導体スイッ
チの遮断を任意に設定した時間まで速めることができ
る。
【００３６】
【発明の実施の形態】以下、本発明に係る電源供給制御
装置および電源供給制御方法の実施の形態例について、
〔第１の実施形態〕、〔第２の実施形態〕、〔変形例〕
の順に図１乃至図７を参照して詳細に説明する。以下の
説明では、電源供給制御装置および電源供給制御方法
は、例えば自動車においてバッテリからの電源を選択的
にランプ等の各負荷に供給して、負荷への電力供給を制
御する装置に適用した実施の形態例について説明する
が、本発明はこのような形態に限定されるものではな
く、電源から負荷への電力供給をスイッチング制御する
電源供給制御装置および電源供給制御方法であればどの
ような形態であっても適用可能である。
装置および電源供給制御方法の実施の形態例について、
〔第１の実施形態〕、〔第２の実施形態〕、〔変形例〕
の順に図１乃至図７を参照して詳細に説明する。以下の
説明では、電源供給制御装置および電源供給制御方法
は、例えば自動車においてバッテリからの電源を選択的
にランプ等の各負荷に供給して、負荷への電力供給を制
御する装置に適用した実施の形態例について説明する
が、本発明はこのような形態に限定されるものではな
く、電源から負荷への電力供給をスイッチング制御する
電源供給制御装置および電源供給制御方法であればどの
ような形態であっても適用可能である。
【００３７】ここで、図１は本発明の第１の実施形態の
電源供給制御装置の回路構成図、図２は実施形態で使用
する半導体スイッチ（主制御ＦＥＴ）の詳細な回路構成
図、図３は実施形態の電源供給制御装置における主制御
ＦＥＴおよびリファレンスＦＥＴの動作特性を説明する
説明図、図４は短絡故障時および通常動作時の実施形態
の電源供給制御装置における半導体スイッチの電流と電
圧を例示する波形図、図５は本発明の第２の実施形態の
電源供給制御装置の回路構成図、図６は第１変形例の電
源供給制御装置において追加される回路の構成図、図７
は第２変形例の電源供給制御装置の回路構成図である。
電源供給制御装置の回路構成図、図２は実施形態で使用
する半導体スイッチ（主制御ＦＥＴ）の詳細な回路構成
図、図３は実施形態の電源供給制御装置における主制御
ＦＥＴおよびリファレンスＦＥＴの動作特性を説明する
説明図、図４は短絡故障時および通常動作時の実施形態
の電源供給制御装置における半導体スイッチの電流と電
圧を例示する波形図、図５は本発明の第２の実施形態の
電源供給制御装置の回路構成図、図６は第１変形例の電
源供給制御装置において追加される回路の構成図、図７
は第２変形例の電源供給制御装置の回路構成図である。
【００３８】〔第１の実施形態〕本発明の第１の実施形
態の電源供給制御装置について、図１を参照して説明す
ると、本実施形態の電源供給制御装置は、電源１０１の
出力電圧ＶＢを負荷１０２に供給する経路に、半導体ス
イッチとしての主制御ＦＥＴＱＡのドレインＤ−ソース
ＳＡを直列接続した構成である。ここで、主制御ＦＥＴ
ＱＡにはＤＭＯＳ構造のＮＭＯＳ型を使用しているがＰ
ＭＯＳ型でも実現可能である。
態の電源供給制御装置について、図１を参照して説明す
ると、本実施形態の電源供給制御装置は、電源１０１の
出力電圧ＶＢを負荷１０２に供給する経路に、半導体ス
イッチとしての主制御ＦＥＴＱＡのドレインＤ−ソース
ＳＡを直列接続した構成である。ここで、主制御ＦＥＴ
ＱＡにはＤＭＯＳ構造のＮＭＯＳ型を使用しているがＰ
ＭＯＳ型でも実現可能である。
【００３９】また同図において、主制御ＦＥＴＱＡを駆
動制御する部分については、リファレンスＦＥＴ（第２
半導体スイッチ）ＱＢ、抵抗Ｒ１〜Ｒ１２，ＲＧ、ツェ
ナーダイオードＺＤ１、ダイオードＤ１〜Ｄ３、トラン
ジスタＱ１〜Ｑ４、コンパレータＣＭＰ１、駆動回路１
１１およびスイッチＳＷ１を備えた構成である。なお、
参照符号として抵抗には“Ｒ”とそれに続く数字および
文字を使用しているが、以下の説明では参照符号として
使用すると共に、それぞれ該抵抗の抵抗値をも表すもの
とする。また、図１中の点線で囲った部分１１０ａはア
ナログ集積化されるチップ部分を示す。
動制御する部分については、リファレンスＦＥＴ（第２
半導体スイッチ）ＱＢ、抵抗Ｒ１〜Ｒ１２，ＲＧ、ツェ
ナーダイオードＺＤ１、ダイオードＤ１〜Ｄ３、トラン
ジスタＱ１〜Ｑ４、コンパレータＣＭＰ１、駆動回路１
１１およびスイッチＳＷ１を備えた構成である。なお、
参照符号として抵抗には“Ｒ”とそれに続く数字および
文字を使用しているが、以下の説明では参照符号として
使用すると共に、それぞれ該抵抗の抵抗値をも表すもの
とする。また、図１中の点線で囲った部分１１０ａはア
ナログ集積化されるチップ部分を示す。
【００４０】負荷１０２は例えばヘッドライトやパワー
ウィンドウの駆動モータ等々であり、ユーザ等がスイッ
チＳＷ１をオンさせることにより機能する。駆動回路１
１１には、コレクタ側が電位ＶＰに接続されたソースト
ランジスタと、エミッタ側が接地電位（ＧＮＤ）に接続
されたシンクトランジスタとを直列接続して備え、スイ
ッチＳＷ１のオン／オフ切換えによる切換え信号に基づ
き、ソーストランジスタおよびシンクトランジスタをオ
ン／オフ制御して、主制御ＦＥＴＱＡを駆動制御する信
号を出力する。なお図中、ＶＢは電源１０１の出力電圧
であり、例えば１２［Ｖ］である。また、ＶＰはチャー
ジポンプの出力電圧であり、例えばＶＢ＋１０［Ｖ］で
ある。
ウィンドウの駆動モータ等々であり、ユーザ等がスイッ
チＳＷ１をオンさせることにより機能する。駆動回路１
１１には、コレクタ側が電位ＶＰに接続されたソースト
ランジスタと、エミッタ側が接地電位（ＧＮＤ）に接続
されたシンクトランジスタとを直列接続して備え、スイ
ッチＳＷ１のオン／オフ切換えによる切換え信号に基づ
き、ソーストランジスタおよびシンクトランジスタをオ
ン／オフ制御して、主制御ＦＥＴＱＡを駆動制御する信
号を出力する。なお図中、ＶＢは電源１０１の出力電圧
であり、例えば１２［Ｖ］である。また、ＶＰはチャー
ジポンプの出力電圧であり、例えばＶＢ＋１０［Ｖ］で
ある。
【００４１】半導体スイッチとしての主制御ＦＥＴＱＡ
は、より詳しくは図２に示すような構成を備えている。
図２において、主制御ＦＥＴＱＡは、内蔵抵抗ＲＧ、温
度センサ１２１、ラッチ回路１２２および過熱遮断用Ｆ
ＥＴＱＳを備えている。なお、ＺＤ１はゲートＧ−ソー
スＳＡ間を１２［Ｖ］に保ってゲートＧに過電圧が印加
されようとした場合にこれをバイパスさせるツェナーダ
イオードである。
は、より詳しくは図２に示すような構成を備えている。
図２において、主制御ＦＥＴＱＡは、内蔵抵抗ＲＧ、温
度センサ１２１、ラッチ回路１２２および過熱遮断用Ｆ
ＥＴＱＳを備えている。なお、ＺＤ１はゲートＧ−ソー
スＳＡ間を１２［Ｖ］に保ってゲートＧに過電圧が印加
されようとした場合にこれをバイパスさせるツェナーダ
イオードである。
【００４２】つまり、本実施形態で使用する主制御ＦＥ
ＴＱＡは、主制御ＦＥＴＱＡが規定以上の温度まで上昇
したことが温度センサ１２１によって検出された場合に
は、その旨の検出情報がラッチ回路１２２に保持され、
ゲート遮断回路としての過熱遮断用ＦＥＴＱＳがオン動
作となることによって、主制御ＦＥＴＱＡを強制的にオ
フ制御する過熱遮断機能を備えている。
ＴＱＡは、主制御ＦＥＴＱＡが規定以上の温度まで上昇
したことが温度センサ１２１によって検出された場合に
は、その旨の検出情報がラッチ回路１２２に保持され、
ゲート遮断回路としての過熱遮断用ＦＥＴＱＳがオン動
作となることによって、主制御ＦＥＴＱＡを強制的にオ
フ制御する過熱遮断機能を備えている。
【００４３】温度センサ１２１は４個のダイオードが縦
続接続されてなり、実装上、温度センサ１２１は主制御
ＦＥＴＱＡの近傍に配置形成されている。主制御ＦＥＴ
ＱＡの温度が上昇するにつれて温度センサ１２１の各ダ
イオードの抵抗値が減少するので、ＦＥＴＱ５１のゲー
ト電位が“Ｌ”レベルとされる電位まで下がると、ＦＥ
ＴＱ５１がオン状態からオフ状態に遷移する。これによ
り、ＦＥＴＱ５４のゲート電位が主制御ＦＥＴＱＡのゲ
ート制御端子（Ｇ）の電位にプルアップされ、ＦＥＴＱ
５４がオフ状態からオン状態に遷移して、ラッチ回路１
２２に“１”がラッチされることとなる。このとき、ラ
ッチ回路１２２の出力が“Ｈ”レベルとなって過熱遮断
用ＦＥＴＱＳがオフ状態からオン状態に遷移するので、
主制御ＦＥＴＱＡの真のゲート（ＴＧ）と主制御ＦＥＴ
ＱＡのソース（ＳＡ）が同電位になって、主制御ＦＥＴ
ＱＡがオン状態からオフ状態に遷移して、過熱遮断され
ることとなる。
続接続されてなり、実装上、温度センサ１２１は主制御
ＦＥＴＱＡの近傍に配置形成されている。主制御ＦＥＴ
ＱＡの温度が上昇するにつれて温度センサ１２１の各ダ
イオードの抵抗値が減少するので、ＦＥＴＱ５１のゲー
ト電位が“Ｌ”レベルとされる電位まで下がると、ＦＥ
ＴＱ５１がオン状態からオフ状態に遷移する。これによ
り、ＦＥＴＱ５４のゲート電位が主制御ＦＥＴＱＡのゲ
ート制御端子（Ｇ）の電位にプルアップされ、ＦＥＴＱ
５４がオフ状態からオン状態に遷移して、ラッチ回路１
２２に“１”がラッチされることとなる。このとき、ラ
ッチ回路１２２の出力が“Ｈ”レベルとなって過熱遮断
用ＦＥＴＱＳがオフ状態からオン状態に遷移するので、
主制御ＦＥＴＱＡの真のゲート（ＴＧ）と主制御ＦＥＴ
ＱＡのソース（ＳＡ）が同電位になって、主制御ＦＥＴ
ＱＡがオン状態からオフ状態に遷移して、過熱遮断され
ることとなる。
【００４４】また、本実施形態の電源供給制御装置で
は、負荷１０２または主制御ＦＥＴＱＡのソース（Ｓ
Ａ）と負荷１０２間において発生する短絡故障による過
電流、或いは不完全短絡故障による異常電流に対する保
護機能をも備えている。以下、図１を参照して、この保
護機能を実現する構成について説明する。
は、負荷１０２または主制御ＦＥＴＱＡのソース（Ｓ
Ａ）と負荷１０２間において発生する短絡故障による過
電流、或いは不完全短絡故障による異常電流に対する保
護機能をも備えている。以下、図１を参照して、この保
護機能を実現する構成について説明する。
【００４５】先ず、特許請求の範囲にいう基準電流生成
手段は、抵抗Ｒ１１およびＮＰＮトランジスタＱ２，Ｑ
３で構成されている。２つのトランジスタＱ２，Ｑ３の
ベースを互いに接続し、トランジスタＱ２，Ｑ３のエミ
ッタを接地電位に接続し、一方のトランジスタＱ３のコ
レクタに抵抗Ｒ１１の一端並びにトランジスタＱ２，Ｑ
３のベースを接続し、抵抗Ｒ１１の他端を後述の暗電流
対策用のＰＮＰトランジスタＱ１のコレクタに接続し、
他方のトランジスタＱ２のコレクタをリファレンスＦＥ
ＴＱＢのソース（ＳＢ）に接続した構成である。
手段は、抵抗Ｒ１１およびＮＰＮトランジスタＱ２，Ｑ
３で構成されている。２つのトランジスタＱ２，Ｑ３の
ベースを互いに接続し、トランジスタＱ２，Ｑ３のエミ
ッタを接地電位に接続し、一方のトランジスタＱ３のコ
レクタに抵抗Ｒ１１の一端並びにトランジスタＱ２，Ｑ
３のベースを接続し、抵抗Ｒ１１の他端を後述の暗電流
対策用のＰＮＰトランジスタＱ１のコレクタに接続し、
他方のトランジスタＱ２のコレクタをリファレンスＦＥ
ＴＱＢのソース（ＳＢ）に接続した構成である。
【００４６】このような構成において、トランジスタＱ
３のコレクタ電流ＩＣ(Q3)は、ＩＣ(Q3)＝｛ＶＢ−（Ｑ
１のオン電圧）−（Ｑ３のオン電圧）｝／Ｒ１１となる
が、電源電圧ＶＢに比べて（Ｑ１のオン電圧）および
（Ｑ３のオン電圧）は小さいので、これらを無視するこ
とができ、ＩＣ(Q3)≒ＶＢ／Ｒ１１となる。即ち、コレ
クタ電流ＩＣ(Q3)は電源電圧ＶＢに比例し、電源電圧Ｖ
Ｂに依存することになる。
３のコレクタ電流ＩＣ(Q3)は、ＩＣ(Q3)＝｛ＶＢ−（Ｑ
１のオン電圧）−（Ｑ３のオン電圧）｝／Ｒ１１となる
が、電源電圧ＶＢに比べて（Ｑ１のオン電圧）および
（Ｑ３のオン電圧）は小さいので、これらを無視するこ
とができ、ＩＣ(Q3)≒ＶＢ／Ｒ１１となる。即ち、コレ
クタ電流ＩＣ(Q3)は電源電圧ＶＢに比例し、電源電圧Ｖ
Ｂに依存することになる。
【００４７】また、基準電流生成手段の回路構成は、カ
レントミラー（Current Mirror）回路の構成であるの
で、トランジスタＱ２のコレクタ電流ＩＣ(Q2)は、ＩＣ
(Q2)＝ＩＣ(Q3)であり、リファレンスＦＥＴＱＢに流れ
る基準電流Ｉref は、電源電圧ＶＢに依存した電流とな
る。なお、図１では、２つのトランジスタＱ２，Ｑ３を
チップ１１０ａ外部に構成しているが、ＩＣ(Q2)＝ＩＣ
(Q3)とするためには２つのトランジスタＱ２，Ｑ３の形
状が同一寸法である必要があり、２つのトランジスタＱ
２，Ｑ３をチップ１１０ａ内部に構成したほうが同一寸
法のものを構成しやすく、集積化を図る意味でも望まし
い。
レントミラー（Current Mirror）回路の構成であるの
で、トランジスタＱ２のコレクタ電流ＩＣ(Q2)は、ＩＣ
(Q2)＝ＩＣ(Q3)であり、リファレンスＦＥＴＱＢに流れ
る基準電流Ｉref は、電源電圧ＶＢに依存した電流とな
る。なお、図１では、２つのトランジスタＱ２，Ｑ３を
チップ１１０ａ外部に構成しているが、ＩＣ(Q2)＝ＩＣ
(Q3)とするためには２つのトランジスタＱ２，Ｑ３の形
状が同一寸法である必要があり、２つのトランジスタＱ
２，Ｑ３をチップ１１０ａ内部に構成したほうが同一寸
法のものを構成しやすく、集積化を図る意味でも望まし
い。
【００４８】また、基準電圧発生手段はリファレンスＦ
ＥＴＱＢで構成され、リファレンスＦＥＴＱＢのドレイ
ン−ソース間電圧ＶDSB が生成される基準電圧である。
リファレンスＦＥＴＱＢのドレインおよびゲートはそれ
ぞれ主制御ＦＥＴＱＡのドレイン（Ｄ）および真のゲー
ト（ＴＧ）に接続され、リファレンスＦＥＴＱＢのソー
ス（ＳＢ）は基準電流生成手段のトランジスタＱ２のコ
レクタに接続されている。このように、リファレンスＦ
ＥＴＱＢおよび主制御ＦＥＴＱＡのドレイン（Ｄ）およ
びゲート（ＴＧ）を共通化することにより同一チップ
（１１０ａ）への集積化を容易にすることができる。
ＥＴＱＢで構成され、リファレンスＦＥＴＱＢのドレイ
ン−ソース間電圧ＶDSB が生成される基準電圧である。
リファレンスＦＥＴＱＢのドレインおよびゲートはそれ
ぞれ主制御ＦＥＴＱＡのドレイン（Ｄ）および真のゲー
ト（ＴＧ）に接続され、リファレンスＦＥＴＱＢのソー
ス（ＳＢ）は基準電流生成手段のトランジスタＱ２のコ
レクタに接続されている。このように、リファレンスＦ
ＥＴＱＢおよび主制御ＦＥＴＱＡのドレイン（Ｄ）およ
びゲート（ＴＧ）を共通化することにより同一チップ
（１１０ａ）への集積化を容易にすることができる。
【００４９】また、リファレンスＦＥＴＱＢおよび主制
御ＦＥＴＱＡは同一プロセスで同一チップ（１１０ａ）
上に形成されたものを使用している。本実施形態におけ
る電流検出手法は、コンパレータＣＭＰ１による主制御
ＦＥＴＱＡのドレイン−ソース間電圧ＶDSA と基準電圧
（ＶDSB ）との差の検出によって行われることから、同
一チップ上にリファレンスＦＥＴＱＢおよび主制御ＦＥ
ＴＱＡを形成することにより、電流検出における同相的
誤差要因、即ち電源電圧、温度ドリフトやロット間のバ
ラツキによる影響を除去（削減）することができる。さ
らに、基準電流生成手段のカレントミラー回路（抵抗Ｒ
１１）をチップ１１０ａの外部に設置しているので、基
準電圧へのチップ１１０ａの温度変化の影響を受け難く
することができ、高精度の電流検出を実現することが可
能となる。
御ＦＥＴＱＡは同一プロセスで同一チップ（１１０ａ）
上に形成されたものを使用している。本実施形態におけ
る電流検出手法は、コンパレータＣＭＰ１による主制御
ＦＥＴＱＡのドレイン−ソース間電圧ＶDSA と基準電圧
（ＶDSB ）との差の検出によって行われることから、同
一チップ上にリファレンスＦＥＴＱＢおよび主制御ＦＥ
ＴＱＡを形成することにより、電流検出における同相的
誤差要因、即ち電源電圧、温度ドリフトやロット間のバ
ラツキによる影響を除去（削減）することができる。さ
らに、基準電流生成手段のカレントミラー回路（抵抗Ｒ
１１）をチップ１１０ａの外部に設置しているので、基
準電圧へのチップ１１０ａの温度変化の影響を受け難く
することができ、高精度の電流検出を実現することが可
能となる。
【００５０】また、リファレンスＦＥＴＱＢの電流容量
が主制御ＦＥＴＱＡの電流容量よりも小さくなるよう
に、それぞれのＦＥＴを構成する並列接続のトランジス
タ数の比を、例えば（リファレンスＦＥＴＱＢのトラン
ジスタ数：１個）＜（主制御ＦＥＴＱＡのトランジスタ
数：１０００個）となるように構成している。
が主制御ＦＥＴＱＡの電流容量よりも小さくなるよう
に、それぞれのＦＥＴを構成する並列接続のトランジス
タ数の比を、例えば（リファレンスＦＥＴＱＢのトラン
ジスタ数：１個）＜（主制御ＦＥＴＱＡのトランジスタ
数：１０００個）となるように構成している。
【００５１】さらに、抵抗Ｒ１１の抵抗値は、負荷１０
２の過電流判定値をＩＤＱＡLim としたとき、 ＩＣ(Q3)＝ＩＣ(Q2)＝Ｉref ＝ＩＤＱＡLim ×（リファレンスＦＥＴＱＢのトランジスタ数：１個／ 主制御ＦＥＴＱＡのトランジスタ数：１０００個） ＝ＩＤＱＡLim ／１０００ となるように設定される。主制御ＦＥＴＱＡに負荷電流
として過電流判定値ＩＤＱＡLim が流れているときの負
荷抵抗をＲLim とすると、 ＩＤＱＡLim ＝｛ＶＢ−（ＱＡのオン電圧）｝／ＲLim
≒ＶＢ／ＲLim となる。一方、ＩＣ(Q3)≒ＶＢ／Ｒ１１だから、ＶＢ／
Ｒ１１＝ＶＢ／（ＲLim×１０００）となり、Ｒ１１＝
ＲLim ×１０００となる。ここで、ＲLim は過負荷すな
わち異常状態と判定するときの負荷抵抗値であるので、
Ｒ１１はこの過負荷判定抵抗値ＲLim に対応して決めら
れる固定抵抗値である。
２の過電流判定値をＩＤＱＡLim としたとき、 ＩＣ(Q3)＝ＩＣ(Q2)＝Ｉref ＝ＩＤＱＡLim ×（リファレンスＦＥＴＱＢのトランジスタ数：１個／ 主制御ＦＥＴＱＡのトランジスタ数：１０００個） ＝ＩＤＱＡLim ／１０００ となるように設定される。主制御ＦＥＴＱＡに負荷電流
として過電流判定値ＩＤＱＡLim が流れているときの負
荷抵抗をＲLim とすると、 ＩＤＱＡLim ＝｛ＶＢ−（ＱＡのオン電圧）｝／ＲLim
≒ＶＢ／ＲLim となる。一方、ＩＣ(Q3)≒ＶＢ／Ｒ１１だから、ＶＢ／
Ｒ１１＝ＶＢ／（ＲLim×１０００）となり、Ｒ１１＝
ＲLim ×１０００となる。ここで、ＲLim は過負荷すな
わち異常状態と判定するときの負荷抵抗値であるので、
Ｒ１１はこの過負荷判定抵抗値ＲLim に対応して決めら
れる固定抵抗値である。
【００５２】また、上述のようにリファレンスＦＥＴＱ
Ｂに流れる基準電流値Ｉref はＶＢ／Ｒ１１であるか
ら、基準電流値Ｉref は電源電圧ＶＢに依存（比例）す
る。したがって、過電流判定値ＩＤＱＡLim は電源電圧
ＶＢに比例することになる。しかしながら、過負荷判定
抵抗値ＲLim は電源電圧ＶＢに関わらず一定である。
Ｂに流れる基準電流値Ｉref はＶＢ／Ｒ１１であるか
ら、基準電流値Ｉref は電源電圧ＶＢに依存（比例）す
る。したがって、過電流判定値ＩＤＱＡLim は電源電圧
ＶＢに比例することになる。しかしながら、過負荷判定
抵抗値ＲLim は電源電圧ＶＢに関わらず一定である。
【００５３】具体的な数値を例示して説明すると、例え
ば、抵抗Ｒ１１を２．４［ｋΩ］としたとき、負荷抵抗
が２．４［ｋΩ］／１０００＝２．４［Ω］であれば、
主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢのドレ
イン−ソース間電圧は等しくＶDSA ＝ＶDSB となるが、
負荷抵抗が２．４［Ω］以下になると、ＶDSA ＞ＶDSB
となり過負荷と判定される。これを負荷電流により説明
すれば、電源電圧ＶＢ＝１２［Ｖ］のときに抵抗Ｒ１１
（トランジスタＱ３のコレクタ電流ＩＣ(Q3)）に５［ｍ
Ａ］の電流が流れ、負荷電流が５［ｍＡ］×１０００＝
５［Ａ］であれば、主制御ＦＥＴＱＡおよびリファレン
スＦＥＴＱＢのドレイン−ソース間電圧は等しくＶDSA
＝ＶDSB となるが、５［Ａ］以上の負荷電流が流れると
過電流（過負荷）と判定される。ここで、電源電圧ＶＢ
を１６［Ｖ］としたとき、過負荷判定抵抗値は２．４
［Ω］のまま変わらないが、過負荷判定電流値は１６
［Ｖ］／２．４［Ω］＝６．６７［Ａ］となり、電源電
圧５［Ｖ］のとき（５［Ａ］）から変化（増大）してい
る。
ば、抵抗Ｒ１１を２．４［ｋΩ］としたとき、負荷抵抗
が２．４［ｋΩ］／１０００＝２．４［Ω］であれば、
主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢのドレ
イン−ソース間電圧は等しくＶDSA ＝ＶDSB となるが、
負荷抵抗が２．４［Ω］以下になると、ＶDSA ＞ＶDSB
となり過負荷と判定される。これを負荷電流により説明
すれば、電源電圧ＶＢ＝１２［Ｖ］のときに抵抗Ｒ１１
（トランジスタＱ３のコレクタ電流ＩＣ(Q3)）に５［ｍ
Ａ］の電流が流れ、負荷電流が５［ｍＡ］×１０００＝
５［Ａ］であれば、主制御ＦＥＴＱＡおよびリファレン
スＦＥＴＱＢのドレイン−ソース間電圧は等しくＶDSA
＝ＶDSB となるが、５［Ａ］以上の負荷電流が流れると
過電流（過負荷）と判定される。ここで、電源電圧ＶＢ
を１６［Ｖ］としたとき、過負荷判定抵抗値は２．４
［Ω］のまま変わらないが、過負荷判定電流値は１６
［Ｖ］／２．４［Ω］＝６．６７［Ａ］となり、電源電
圧５［Ｖ］のとき（５［Ａ］）から変化（増大）してい
る。
【００５４】負荷および配線が正常である限り、負荷側
の全抵抗（＝負荷抵抗＋配線抵抗）は変化しないから、
配線を含めた負荷側の状態が正常か否かを判定するため
には、過負荷判定抵抗値が固定される方式が望ましい。
本実施形態で採用している基準電流値Ｉref を電源電圧
ＶＢに依存させる方式は、過負荷判定抵抗値が固定され
るので、この条件を満たしている。しかしながら、電源
電圧ＶＢに関わらず負荷を流れる電流値が一定電流値を
超えたか否かを判定する必要がある場合には、電源電圧
に関わらず基準電流値Ｉref が一定となる後述の定電流
方式（第２の実施形態）が望ましい。
の全抵抗（＝負荷抵抗＋配線抵抗）は変化しないから、
配線を含めた負荷側の状態が正常か否かを判定するため
には、過負荷判定抵抗値が固定される方式が望ましい。
本実施形態で採用している基準電流値Ｉref を電源電圧
ＶＢに依存させる方式は、過負荷判定抵抗値が固定され
るので、この条件を満たしている。しかしながら、電源
電圧ＶＢに関わらず負荷を流れる電流値が一定電流値を
超えたか否かを判定する必要がある場合には、電源電圧
に関わらず基準電流値Ｉref が一定となる後述の定電流
方式（第２の実施形態）が望ましい。
【００５５】以上のような回路規定により、基準電流生
成手段および基準電圧発生手段（リファレンスＦＥＴＱ
Ｂ）の構成を極力小型化することが可能となり、実装ス
ペースを縮小して装置コストを低減することができる。
成手段および基準電圧発生手段（リファレンスＦＥＴＱ
Ｂ）の構成を極力小型化することが可能となり、実装ス
ペースを縮小して装置コストを低減することができる。
【００５６】次に、コンパレータＣＭＰ１は、特許請求
の範囲にいう検出手段の一部を成す。コンパレータＣＭ
Ｐ１の“＋”入力端子には、主制御ＦＥＴＱＡのソース
電圧ＶSAが抵抗Ｒ５を介して供給され、また、コンパレ
ータＣＭＰ１の“−”入力端子には、リファレンスＦＥ
ＴＱＢのソース電圧ＶSBが抵抗Ｒ６を介して供給されて
いる。コンパレータＣＭＰ１の“−”入力端子に供給さ
れる電位より“＋”入力端子に供給される電位が大きい
ときに出力は有効（“Ｈ”レベル）となり、“−”入力
端子に供給される電位より“＋”入力端子に供給される
電位が小さいときに無効（“Ｌ”レベル）となる。
の範囲にいう検出手段の一部を成す。コンパレータＣＭ
Ｐ１の“＋”入力端子には、主制御ＦＥＴＱＡのソース
電圧ＶSAが抵抗Ｒ５を介して供給され、また、コンパレ
ータＣＭＰ１の“−”入力端子には、リファレンスＦＥ
ＴＱＢのソース電圧ＶSBが抵抗Ｒ６を介して供給されて
いる。コンパレータＣＭＰ１の“−”入力端子に供給さ
れる電位より“＋”入力端子に供給される電位が大きい
ときに出力は有効（“Ｈ”レベル）となり、“−”入力
端子に供給される電位より“＋”入力端子に供給される
電位が小さいときに無効（“Ｌ”レベル）となる。
【００５７】また、基準電流生成手段の基準電流Ｉref
の調整により、基準電圧生成手段の基準電圧、即ち、コ
ンパレータＣＭＰ１の出力を“Ｈ”レベルから“Ｌ”レ
ベルに切替えるしきい値を変えることが可能であるが、
基準電流生成手段の基準電流Ｉref （即ち、基準電圧生
成手段の基準電圧）の設定変更方法には、次のようなも
のが考えられる。 （ａ）２つのトランジスタＱ２，Ｑ３をチップ外部に設
置して、仕様に合わせて形状寸法比を選択・設定する。 （ｂ）抵抗Ｒ１１をチップ外部に設置して、仕様に合わ
せて選択・設定する。 （ｃ）上記（ａ），（ｂ）の組み合わせ。 （ｄ）チップ内部の抵抗Ｒ１１の抵抗値を変える。
の調整により、基準電圧生成手段の基準電圧、即ち、コ
ンパレータＣＭＰ１の出力を“Ｈ”レベルから“Ｌ”レ
ベルに切替えるしきい値を変えることが可能であるが、
基準電流生成手段の基準電流Ｉref （即ち、基準電圧生
成手段の基準電圧）の設定変更方法には、次のようなも
のが考えられる。 （ａ）２つのトランジスタＱ２，Ｑ３をチップ外部に設
置して、仕様に合わせて形状寸法比を選択・設定する。 （ｂ）抵抗Ｒ１１をチップ外部に設置して、仕様に合わ
せて選択・設定する。 （ｃ）上記（ａ），（ｂ）の組み合わせ。 （ｄ）チップ内部の抵抗Ｒ１１の抵抗値を変える。
【００５８】例えば、チップ内部に数種類の抵抗を並列
に配置しておき、チップをパッケージするとき、または
ベアチップ実装するときに、複数の抵抗の中からスイッ
チにより選択接続することにより、基準電流（基準電
圧）の設定値を目標の仕様に設定することが可能とな
る。これにより、電源供給制御装置を集積化する場合で
も１種類のチップで複数の仕様をカバーすることが可能
となる。また基準電流（基準電圧）の可変設定により、
負荷の種別（ヘッドランプ、駆動モータ等）に応じた完
全短絡、不完全短絡の切り分けを確実に検出することが
可能となり、短絡故障に対する保護を精度良く行うこと
ができる。
に配置しておき、チップをパッケージするとき、または
ベアチップ実装するときに、複数の抵抗の中からスイッ
チにより選択接続することにより、基準電流（基準電
圧）の設定値を目標の仕様に設定することが可能とな
る。これにより、電源供給制御装置を集積化する場合で
も１種類のチップで複数の仕様をカバーすることが可能
となる。また基準電流（基準電圧）の可変設定により、
負荷の種別（ヘッドランプ、駆動モータ等）に応じた完
全短絡、不完全短絡の切り分けを確実に検出することが
可能となり、短絡故障に対する保護を精度良く行うこと
ができる。
【００５９】次に、電源１０１と抵抗Ｒ１との間に接続
されているＰＮＰトランジスタＱ１は、暗電流に対処す
るためのものである。このトランジスタＱ１が接続され
ていなければ、負荷１０２への電源供給指示がなされて
いない時、即ち主制御ＦＥＴＱＡの駆動制御がなされて
いない時であっても、電源１０１からＧＮＤ（接地電
位）に至る暗電流の径路が存在しており、スイッチＳＷ
１がオフであっても僅かながら電源１０１の電力が消費
されている。このような暗電流による電源１０１の電力
消費を低減するために、トランジスタＱ１を構成し、ス
イッチＳＷ１がオンされた（負荷１０２への電源供給指
示がなされた）時にのみトランジスタＱ１をオン状態に
遷移させ、そうでない時はオフ状態として、暗電流の経
路を削減している。
されているＰＮＰトランジスタＱ１は、暗電流に対処す
るためのものである。このトランジスタＱ１が接続され
ていなければ、負荷１０２への電源供給指示がなされて
いない時、即ち主制御ＦＥＴＱＡの駆動制御がなされて
いない時であっても、電源１０１からＧＮＤ（接地電
位）に至る暗電流の径路が存在しており、スイッチＳＷ
１がオフであっても僅かながら電源１０１の電力が消費
されている。このような暗電流による電源１０１の電力
消費を低減するために、トランジスタＱ１を構成し、ス
イッチＳＷ１がオンされた（負荷１０２への電源供給指
示がなされた）時にのみトランジスタＱ１をオン状態に
遷移させ、そうでない時はオフ状態として、暗電流の経
路を削減している。
【００６０】次に、抵抗Ｒ１〜Ｒ３、ダイオードＤ２，
Ｄ３はダイオードクランプ回路を構成している。抵抗Ｒ
１と抵抗Ｒ３の接続点の電位をＶＣ、抵抗Ｒ３と抵抗Ｒ
２の接続点の電位をＶＥとすると、トランジスタＱ１が
オン状態にある時はＶＣ＞ＶＥである。主制御ＦＥＴＱ
Ａのソース電圧ＶSA≧ＶＣ−０．７［Ｖ］（ダイオード
の順方向電圧）であれば、ソース電圧ＶSAがコンパレー
タＣＭＰ１の“＋”入力端子に入力されるが、ＶSA＜Ｖ
Ｃ−０．７［Ｖ］であれば、コンパレータＣＭＰ１の
“＋”入力端子にはソース電圧ＶSAに関係なくＶＣ−
０．７［Ｖ］の電位が入力される。すなわち、ソース電
圧ＶSAが低下してもコンパレータＣＭＰ１の“＋”入力
端子はＶＣ−０．７［Ｖ］の電位にクランプされ、該電
位以下にはならない。また、コンパレータＣＭＰ１の
“−”入力端子についても同様に、リファレンスＦＥＴ
ＱＢのソース電圧ＶSBがＶＥ−０．７［Ｖ］未満に低下
してもＶＥ−０．７［Ｖ］の電位にクランプされる。
Ｄ３はダイオードクランプ回路を構成している。抵抗Ｒ
１と抵抗Ｒ３の接続点の電位をＶＣ、抵抗Ｒ３と抵抗Ｒ
２の接続点の電位をＶＥとすると、トランジスタＱ１が
オン状態にある時はＶＣ＞ＶＥである。主制御ＦＥＴＱ
Ａのソース電圧ＶSA≧ＶＣ−０．７［Ｖ］（ダイオード
の順方向電圧）であれば、ソース電圧ＶSAがコンパレー
タＣＭＰ１の“＋”入力端子に入力されるが、ＶSA＜Ｖ
Ｃ−０．７［Ｖ］であれば、コンパレータＣＭＰ１の
“＋”入力端子にはソース電圧ＶSAに関係なくＶＣ−
０．７［Ｖ］の電位が入力される。すなわち、ソース電
圧ＶSAが低下してもコンパレータＣＭＰ１の“＋”入力
端子はＶＣ−０．７［Ｖ］の電位にクランプされ、該電
位以下にはならない。また、コンパレータＣＭＰ１の
“−”入力端子についても同様に、リファレンスＦＥＴ
ＱＢのソース電圧ＶSBがＶＥ−０．７［Ｖ］未満に低下
してもＶＥ−０．７［Ｖ］の電位にクランプされる。
【００６１】このようなダイオードクランプ回路によ
り、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢが
オフ状態に遷移して、ソース電圧ＶSAおよびソース電圧
ＶSBが低下した時でも、コンパレータＣＭＰ１の“＋”
入力端子および“−”入力端子は、それぞれＶＣ−０．
７［Ｖ］の電位およびＶＥ−０．７［Ｖ］の電位にクラ
ンプされ、ＶＣ＞ＶＥであるのでコンパレータＣＭＰ１
の出力を“Ｈ”レベルとすることができ、ソース電圧Ｖ
SAおよびソース電圧ＶSBの大小関係に関らず、主制御Ｆ
ＥＴＱＡを確実にオン制御することができる。また、コ
ンパレータＣＭＰ１の“＋”入力端子および“−”入力
端子を一定値以下の電位に低下させることが無いので、
“＋”入力端子および“−”入力端子の耐圧性を改善す
ることができる。
り、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢが
オフ状態に遷移して、ソース電圧ＶSAおよびソース電圧
ＶSBが低下した時でも、コンパレータＣＭＰ１の“＋”
入力端子および“−”入力端子は、それぞれＶＣ−０．
７［Ｖ］の電位およびＶＥ−０．７［Ｖ］の電位にクラ
ンプされ、ＶＣ＞ＶＥであるのでコンパレータＣＭＰ１
の出力を“Ｈ”レベルとすることができ、ソース電圧Ｖ
SAおよびソース電圧ＶSBの大小関係に関らず、主制御Ｆ
ＥＴＱＡを確実にオン制御することができる。また、コ
ンパレータＣＭＰ１の“＋”入力端子および“−”入力
端子を一定値以下の電位に低下させることが無いので、
“＋”入力端子および“−”入力端子の耐圧性を改善す
ることができる。
【００６２】次に、以上説明した本実施形態の電源供給
制御装置の回路構成を踏まえて、図３を参照して、本実
施形態の電源供給制御装置の動作すなわち電源供給制御
方法について説明する。ここで、図３は、主制御ＦＥＴ
ＱＡとして日立製サーマルＦＥＴ「ＨＡＦ２００１」を
用い、電源電圧ＶＢを１２［Ｖ］としたときの主制御Ｆ
ＥＴＱＡおよびリファレンスＦＥＴＱＢの動作特性を説
明する説明図である。図３において、横軸はドレイン−
ソース間電圧ＶDS（ＶDSA またはＶDSB ）であり、縦軸
はドレイン電流ＩＤ（ＩＤQAまたは１０００×ＩＤQB）
である。
制御装置の回路構成を踏まえて、図３を参照して、本実
施形態の電源供給制御装置の動作すなわち電源供給制御
方法について説明する。ここで、図３は、主制御ＦＥＴ
ＱＡとして日立製サーマルＦＥＴ「ＨＡＦ２００１」を
用い、電源電圧ＶＢを１２［Ｖ］としたときの主制御Ｆ
ＥＴＱＡおよびリファレンスＦＥＴＱＢの動作特性を説
明する説明図である。図３において、横軸はドレイン−
ソース間電圧ＶDS（ＶDSA またはＶDSB ）であり、縦軸
はドレイン電流ＩＤ（ＩＤQAまたは１０００×ＩＤQB）
である。
【００６３】図３中、１点鎖線は基準電流Ｉref ＝５
［ｍＡ］としたときの過負荷（過電流）判定の基準値を
表す。１０００×Ｉref ＝５［Ａ］であるから、５
［Ａ］一定の水平線となっている。これは主制御ＦＥＴ
ＱＡ側に換算したリファレンスＦＥＴＱＢの動作曲線を
表している。負荷および配線が正常状態で、主制御ＦＥ
ＴＱＡおよびリファレンスＦＥＴＱＢがオン状態である
時、リファレンスＦＥＴＱＢの動作点は図中のＡ点にあ
り、主制御ＦＥＴＱＡの動作点は原点とＡ点の間にある
こととなる。負荷が過負荷状態になり、例えばドレイン
電流ＩＤQA＝８［Ａ］の過電流が流れたとすると、この
瞬間の主制御ＦＥＴＱＡの動作点はＢ点となる。この
時、主制御ＦＥＴＱＡのドレイン電流ＩＤQA ＞１００
０×Ｉref となるので、コンパレータＣＭＰ１の出力は
“Ｌ”レベルとなり、主制御ＦＥＴＱＡおよびリファレ
ンスＦＥＴＱＢはオフ状態に遷移する。
［ｍＡ］としたときの過負荷（過電流）判定の基準値を
表す。１０００×Ｉref ＝５［Ａ］であるから、５
［Ａ］一定の水平線となっている。これは主制御ＦＥＴ
ＱＡ側に換算したリファレンスＦＥＴＱＢの動作曲線を
表している。負荷および配線が正常状態で、主制御ＦＥ
ＴＱＡおよびリファレンスＦＥＴＱＢがオン状態である
時、リファレンスＦＥＴＱＢの動作点は図中のＡ点にあ
り、主制御ＦＥＴＱＡの動作点は原点とＡ点の間にある
こととなる。負荷が過負荷状態になり、例えばドレイン
電流ＩＤQA＝８［Ａ］の過電流が流れたとすると、この
瞬間の主制御ＦＥＴＱＡの動作点はＢ点となる。この
時、主制御ＦＥＴＱＡのドレイン電流ＩＤQA ＞１００
０×Ｉref となるので、コンパレータＣＭＰ１の出力は
“Ｌ”レベルとなり、主制御ＦＥＴＱＡおよびリファレ
ンスＦＥＴＱＢはオフ状態に遷移する。
【００６４】図３中、点線は負荷が抵抗負荷で過負荷
時の負荷線を表し、該負荷線は上記動作点Ｂを含んで
いる。ここで抵抗負荷とは、負荷および配線が持つイン
ダクタンス成分が抵抗成分に比べて無視できる程度に小
さいものをいい、例えばランプ負荷等が該当する。負荷
が抵抗負荷の場合は、ドレイン−ソース間電圧ＶDSAが
増大するに連れて、主制御ＦＥＴＱＡの動作点はＢ点か
ら負荷線の直線上を右側に向かって移動する。負荷線
と過負荷判定基準線との交点をＤとすれば、ドレイ
ン−ソース間電圧ＶDSA がＤ点より左側の範囲にある間
はＩＤQA ＞１０００×Ｉref であるが、主制御ＦＥＴ
ＱＡの動作点がＤ点より右側になるとＩＤQA ＜１００
０×Ｉref となり、主制御ＦＥＴＱＡは再度オン状態に
遷移することになる。
時の負荷線を表し、該負荷線は上記動作点Ｂを含んで
いる。ここで抵抗負荷とは、負荷および配線が持つイン
ダクタンス成分が抵抗成分に比べて無視できる程度に小
さいものをいい、例えばランプ負荷等が該当する。負荷
が抵抗負荷の場合は、ドレイン−ソース間電圧ＶDSAが
増大するに連れて、主制御ＦＥＴＱＡの動作点はＢ点か
ら負荷線の直線上を右側に向かって移動する。負荷線
と過負荷判定基準線との交点をＤとすれば、ドレイ
ン−ソース間電圧ＶDSA がＤ点より左側の範囲にある間
はＩＤQA ＞１０００×Ｉref であるが、主制御ＦＥＴ
ＱＡの動作点がＤ点より右側になるとＩＤQA ＜１００
０×Ｉref となり、主制御ＦＥＴＱＡは再度オン状態に
遷移することになる。
【００６５】これを防止するために、本実施形態では一
旦駆動回路１１１による主制御ＦＥＴＱＡのゲート駆動
がオフ制御になると、駆動回路１１１の出力ノードＮ８
の電位が駆動回路１１１内のシンクトランジスタにより
接地電位となることを利用して、トランジスタＱ４のベ
ース→抵抗Ｒ９→ダイオードＤ１→ノードＮ８→ＧＮＤ
（接地電位）の経路で電流を流し、トランジスタＱ４を
オン状態に遷移させている。これにより、コンパレータ
ＣＭＰ１の“−”入力端子は高電位に維持され、主制御
ＦＥＴＱＡの動作点がＤ点よりも右側にあってもオフ状
態を維持することになる。但し、コンパレータＣＭＰ１
の“−”入力端子を高電位に引き上げ過ぎると、ソース
電圧ＶSAおよびソース電圧ＶSBが低下したとき、ダイオ
ードクランプ回路の電位によりコンパレータＣＭＰ１の
出力が“Ｌ”レベルから“Ｈ”レベルに反転するタイミ
ングが遅れることになる。これを防止するためには、ト
ランジスタＱ４のコレクタとコンパレータＣＭＰ１の
“−”入力端子間に接続されている抵抗Ｒ１０の値をＲ
１０：Ｒ６＝Ｒ１：Ｒ３に設定するのが望ましい。
旦駆動回路１１１による主制御ＦＥＴＱＡのゲート駆動
がオフ制御になると、駆動回路１１１の出力ノードＮ８
の電位が駆動回路１１１内のシンクトランジスタにより
接地電位となることを利用して、トランジスタＱ４のベ
ース→抵抗Ｒ９→ダイオードＤ１→ノードＮ８→ＧＮＤ
（接地電位）の経路で電流を流し、トランジスタＱ４を
オン状態に遷移させている。これにより、コンパレータ
ＣＭＰ１の“−”入力端子は高電位に維持され、主制御
ＦＥＴＱＡの動作点がＤ点よりも右側にあってもオフ状
態を維持することになる。但し、コンパレータＣＭＰ１
の“−”入力端子を高電位に引き上げ過ぎると、ソース
電圧ＶSAおよびソース電圧ＶSBが低下したとき、ダイオ
ードクランプ回路の電位によりコンパレータＣＭＰ１の
出力が“Ｌ”レベルから“Ｈ”レベルに反転するタイミ
ングが遅れることになる。これを防止するためには、ト
ランジスタＱ４のコレクタとコンパレータＣＭＰ１の
“−”入力端子間に接続されている抵抗Ｒ１０の値をＲ
１０：Ｒ６＝Ｒ１：Ｒ３に設定するのが望ましい。
【００６６】また、ダイオードクランプ回路において、
電源電圧ＶＢを抵抗Ｒ１と抵抗Ｒ２およびＲ３の直列回
路とで分圧した電圧ＶＣは、ＶＣ＝ＶＢ・（Ｒ２＋Ｒ
３）／（Ｒ１＋Ｒ２＋Ｒ３）となる。ダイオードＤ２の
順方向電圧降下を０．７［Ｖ］とすると、主制御ＦＥＴ
ＱＡのドレイン−ソース間電圧ＶDSA はＶDSA ＝（ＶＢ
−ＶＣ＋０．７）となる。これを図３上に表記したの
が、ＶDSA ＝７．３［Ｖ］近傍にハッチング付きで描か
れた垂直線である。
電源電圧ＶＢを抵抗Ｒ１と抵抗Ｒ２およびＲ３の直列回
路とで分圧した電圧ＶＣは、ＶＣ＝ＶＢ・（Ｒ２＋Ｒ
３）／（Ｒ１＋Ｒ２＋Ｒ３）となる。ダイオードＤ２の
順方向電圧降下を０．７［Ｖ］とすると、主制御ＦＥＴ
ＱＡのドレイン−ソース間電圧ＶDSA はＶDSA ＝（ＶＢ
−ＶＣ＋０．７）となる。これを図３上に表記したの
が、ＶDSA ＝７．３［Ｖ］近傍にハッチング付きで描か
れた垂直線である。
【００６７】負荷線と垂直線との交点をＣ１とすれ
ば、動作点が点Ｃ１の右側に入ると、駆動回路１１１に
よる主制御ＦＥＴＱＡのゲート駆動がオン制御動作に入
るので、回路の動作遅れ時間経過後、駆動回路１１１の
出力ノードＮ８の電位は“Ｌ”レベルから“Ｈ”レベル
に変化して、主制御ＦＥＴＱＡは再度オン状態に遷移す
る。駆動回路１１１の動作遅れ時間の間に動作点は点Ｃ
１よりさらに右側に移動しているが、主制御ＦＥＴＱＡ
がオン状態に遷移すると動作点は方向転換して左に向け
て移動し始める。
ば、動作点が点Ｃ１の右側に入ると、駆動回路１１１に
よる主制御ＦＥＴＱＡのゲート駆動がオン制御動作に入
るので、回路の動作遅れ時間経過後、駆動回路１１１の
出力ノードＮ８の電位は“Ｌ”レベルから“Ｈ”レベル
に変化して、主制御ＦＥＴＱＡは再度オン状態に遷移す
る。駆動回路１１１の動作遅れ時間の間に動作点は点Ｃ
１よりさらに右側に移動しているが、主制御ＦＥＴＱＡ
がオン状態に遷移すると動作点は方向転換して左に向け
て移動し始める。
【００６８】駆動回路１１１の出力ノードＮ８の電位が
“Ｈ”レベルになった時点で、トランジスタＱ４がオフ
状態に遷移するので、トランジスタＱ４によるコンパレ
ータＣＭＰ１の“−”入力端子電位の引き上げ作用はな
くなる。したがって、主制御ＦＥＴＱＡの動作点がＤ点
より左側の範囲に入ると、駆動回路１１１はオフ制御の
動作に入り、回路の動作遅れ時間経過後、主制御ＦＥＴ
ＱＡはオフ状態に遷移する。駆動回路１１１の動作遅れ
時間の間に動作点はＤ点よりさらに左側に移動している
が、これにより動作点は方向転換して再び右側に向かっ
て移動し始める。以上の経過を繰り返し行うことによ
り、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢは
オン／オフ動作を繰り返すこととなる。
“Ｈ”レベルになった時点で、トランジスタＱ４がオフ
状態に遷移するので、トランジスタＱ４によるコンパレ
ータＣＭＰ１の“−”入力端子電位の引き上げ作用はな
くなる。したがって、主制御ＦＥＴＱＡの動作点がＤ点
より左側の範囲に入ると、駆動回路１１１はオフ制御の
動作に入り、回路の動作遅れ時間経過後、主制御ＦＥＴ
ＱＡはオフ状態に遷移する。駆動回路１１１の動作遅れ
時間の間に動作点はＤ点よりさらに左側に移動している
が、これにより動作点は方向転換して再び右側に向かっ
て移動し始める。以上の経過を繰り返し行うことによ
り、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢは
オン／オフ動作を繰り返すこととなる。
【００６９】次に図３中、点線は負荷がインダクタン
ス負荷で過負荷時の負荷線を表している。ここでインダ
クタンス負荷とは、負荷および配線が持つインダクタン
ス成分が抵抗成分に比べて非常に大きいものをいい、例
えばモータ負荷等が該当する。負荷がインダクタンス負
荷の場合は、負荷線は上記動作点Ｂを通って水平な直
線であり、主制御ＦＥＴＱＡがオフ状態に遷移すると、
主制御ＦＥＴＱＡの動作点はＢ点から負荷線の直線上
を右側に向かって移動する。
ス負荷で過負荷時の負荷線を表している。ここでインダ
クタンス負荷とは、負荷および配線が持つインダクタン
ス成分が抵抗成分に比べて非常に大きいものをいい、例
えばモータ負荷等が該当する。負荷がインダクタンス負
荷の場合は、負荷線は上記動作点Ｂを通って水平な直
線であり、主制御ＦＥＴＱＡがオフ状態に遷移すると、
主制御ＦＥＴＱＡの動作点はＢ点から負荷線の直線上
を右側に向かって移動する。
【００７０】インダクタンス負荷の場合には、上記抵抗
負荷の場合と異なり、トランジスタＱ４がオン状態に遷
移するのに関係なく、ドレイン−ソース間電圧ＶDSがＶ
DS＝ＶＢ−ＶＣ＋０．７となる負荷線と垂直線との交
点Ｃ２まで移動し、その時点で駆動回路１１１は主制御
ＦＥＴＱＡのオン制御動作に入る。駆動回路１１１の動
作遅れ時間経過後、駆動回路１１１の出力ノードＮ８の
電位は“Ｌ”レベルから“Ｈ”レベルに変化して、主制
御ＦＥＴＱＡは再度オン状態に遷移する。駆動回路１１
１の動作遅れ時間の間に動作点は点Ｃ２よりさらに右側
に移動しているが、主制御ＦＥＴＱＡがオン状態に遷移
すると動作点は方向転換して左に向けて移動し始める。
負荷の場合と異なり、トランジスタＱ４がオン状態に遷
移するのに関係なく、ドレイン−ソース間電圧ＶDSがＶ
DS＝ＶＢ−ＶＣ＋０．７となる負荷線と垂直線との交
点Ｃ２まで移動し、その時点で駆動回路１１１は主制御
ＦＥＴＱＡのオン制御動作に入る。駆動回路１１１の動
作遅れ時間経過後、駆動回路１１１の出力ノードＮ８の
電位は“Ｌ”レベルから“Ｈ”レベルに変化して、主制
御ＦＥＴＱＡは再度オン状態に遷移する。駆動回路１１
１の動作遅れ時間の間に動作点は点Ｃ２よりさらに右側
に移動しているが、主制御ＦＥＴＱＡがオン状態に遷移
すると動作点は方向転換して左に向けて移動し始める。
【００７１】ドレイン−ソース間電圧ＶDSが減少して、
主制御ＦＥＴＱＡの動作点がＣ２点まで来ると、駆動回
路１１１はオフ制御の動作に入り、回路の動作遅れ時間
経過後、主制御ＦＥＴＱＡはオフ状態に遷移する。駆動
回路１１１の動作遅れ時間の間に動作点はＣ２点を超え
てさらに左側に移動しているが、駆動回路１１１の出力
ノードＮ８の電位が“Ｌ”レベルから“Ｈ”レベルにな
ると、動作点は方向転換して再び右側に向かって移動し
始める。以上の経過を繰り返し行うことにより、主制御
ＦＥＴＱＡおよびリファレンスＦＥＴＱＢはオン／オフ
動作を繰り返すこととなる。
主制御ＦＥＴＱＡの動作点がＣ２点まで来ると、駆動回
路１１１はオフ制御の動作に入り、回路の動作遅れ時間
経過後、主制御ＦＥＴＱＡはオフ状態に遷移する。駆動
回路１１１の動作遅れ時間の間に動作点はＣ２点を超え
てさらに左側に移動しているが、駆動回路１１１の出力
ノードＮ８の電位が“Ｌ”レベルから“Ｈ”レベルにな
ると、動作点は方向転換して再び右側に向かって移動し
始める。以上の経過を繰り返し行うことにより、主制御
ＦＥＴＱＡおよびリファレンスＦＥＴＱＢはオン／オフ
動作を繰り返すこととなる。
【００７２】以上まとめれば、主制御ＦＥＴＱＡとリフ
ァレンスＦＥＴＱＢのトランジスタ数比（電流容量比）
をｎ、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢ
のドレイン電流をそれぞれＩＤQA，ＩＤQBとすると、Ｉ
ＤQB＝ＩＣ(Q2)であり、ｎ×ＩＤQB＞ＩＤQAのとき、主
制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢは連続オ
ン動作となり、ｎ×ＩＤQB＜ＩＤQAのとき、主制御ＦＥ
ＴＱＡおよびリファレンスＦＥＴＱＢはオン／オフ動作
を行う。すなわち、主制御ＦＥＴＱＡの負荷電流ＩＤQA
が基準電流Ｉref（ＩＣ(Q2)）をｎ倍した電流より大き
くなるとオン／オフ動作を繰り返し行い、一定時間経過
後に主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢを
遮断することになる。
ァレンスＦＥＴＱＢのトランジスタ数比（電流容量比）
をｎ、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢ
のドレイン電流をそれぞれＩＤQA，ＩＤQBとすると、Ｉ
ＤQB＝ＩＣ(Q2)であり、ｎ×ＩＤQB＞ＩＤQAのとき、主
制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢは連続オ
ン動作となり、ｎ×ＩＤQB＜ＩＤQAのとき、主制御ＦＥ
ＴＱＡおよびリファレンスＦＥＴＱＢはオン／オフ動作
を行う。すなわち、主制御ＦＥＴＱＡの負荷電流ＩＤQA
が基準電流Ｉref（ＩＣ(Q2)）をｎ倍した電流より大き
くなるとオン／オフ動作を繰り返し行い、一定時間経過
後に主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢを
遮断することになる。
【００７３】図４には、本実施形態の電源供給制御装置
における主制御ＦＥＴＱＡの電流と電圧の波形図を例示
している。ここで、図４（ａ）はドレイン電流ＩＤ
（Ａ）を、図４（ｂ）はドレイン−ソース間電圧ＶDSを
それぞれ示し、図中、は正常動作の場合、は過負荷
（ソース〜負荷間の配線短絡抵抗を含む）の場合であ
る。過負荷状態の場合（図中）は、上述のように主制
御ＦＥＴＱＡのオン／オフ制御を繰り返し行って、主制
御ＦＥＴＱＡの周期的な発熱作用によって、過熱遮断保
護機能を働かせている。
における主制御ＦＥＴＱＡの電流と電圧の波形図を例示
している。ここで、図４（ａ）はドレイン電流ＩＤ
（Ａ）を、図４（ｂ）はドレイン−ソース間電圧ＶDSを
それぞれ示し、図中、は正常動作の場合、は過負荷
（ソース〜負荷間の配線短絡抵抗を含む）の場合であ
る。過負荷状態の場合（図中）は、上述のように主制
御ＦＥＴＱＡのオン／オフ制御を繰り返し行って、主制
御ＦＥＴＱＡの周期的な発熱作用によって、過熱遮断保
護機能を働かせている。
【００７４】以上説明したように、本実施形態の電源供
給制御装置および電源供給制御方法では、電流検出を行
うために電力の供給経路に直列接続される従来のような
シャント抵抗を不要とし、シャント抵抗を用いずに高精
度の過電流検出が可能であり、装置全体としての熱損失
を抑えることができ、また、完全短絡による過電流検出
のみならず、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流をもハードウ
ェア回路によって連続的に検出可能である。
給制御装置および電源供給制御方法では、電流検出を行
うために電力の供給経路に直列接続される従来のような
シャント抵抗を不要とし、シャント抵抗を用いずに高精
度の過電流検出が可能であり、装置全体としての熱損失
を抑えることができ、また、完全短絡による過電流検出
のみならず、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流をもハードウ
ェア回路によって連続的に検出可能である。
【００７５】また、マイコンを用いないハードウェア回
路のみで構成して半導体スイッチのオン／オフ制御を行
えるため、電源供給制御装置の実装スペースを縮小で
き、装置コストを大幅に削減することができる。
路のみで構成して半導体スイッチのオン／オフ制御を行
えるため、電源供給制御装置の実装スペースを縮小で
き、装置コストを大幅に削減することができる。
【００７６】また、本実施形態と同様に、ドレイン−ソ
ース間電圧ＶDSの特性の変化を利用するものの所定タイ
ミングで所定しきい値との比較を行って過電流検出を行
う他の手法と比較して、コンデンサや複数の抵抗といっ
た部品が不要になるので、該部品のバラツキによる検出
誤差がより低減できるとともに、チップ１１０ａに対す
る外付けコンデンサも不要であることから、実装スペー
スおよび装置コストをより削減することができる。
ース間電圧ＶDSの特性の変化を利用するものの所定タイ
ミングで所定しきい値との比較を行って過電流検出を行
う他の手法と比較して、コンデンサや複数の抵抗といっ
た部品が不要になるので、該部品のバラツキによる検出
誤差がより低減できるとともに、チップ１１０ａに対す
る外付けコンデンサも不要であることから、実装スペー
スおよび装置コストをより削減することができる。
【００７７】さらに、基準電流生成手段の基準電流Ｉre
f の調整により、負荷１０２の種別（ヘッドランプ、駆
動モータ等）に応じた完全短絡、不完全短絡の切り分け
を確実に検出することが可能となり、短絡故障に対する
保護を精度良く行うことができる。
f の調整により、負荷１０２の種別（ヘッドランプ、駆
動モータ等）に応じた完全短絡、不完全短絡の切り分け
を確実に検出することが可能となり、短絡故障に対する
保護を精度良く行うことができる。
【００７８】〔第２の実施形態〕次に、第２の実施形態
の電源供給制御装置および電源供給制御方法について、
図５を参照して説明する。本実施形態の電源供給制御装
置は、第１の実施形態の電源供給制御装置における回路
構成（図１）において、基準電流生成手段の抵抗Ｒ１１
とトランジスタＱ１のコレクタ間に抵抗Ｒ１３を接続
し、該抵抗Ｒ１３の他端と接地電位間にツェナーダイオ
ードＺＤ２を接続し、基準電流生成手段を定電流源とし
た構成である。なお、図７中の点線で囲った部分１１０
ｂはアナログ集積化されるチップ部分を示す。
の電源供給制御装置および電源供給制御方法について、
図５を参照して説明する。本実施形態の電源供給制御装
置は、第１の実施形態の電源供給制御装置における回路
構成（図１）において、基準電流生成手段の抵抗Ｒ１１
とトランジスタＱ１のコレクタ間に抵抗Ｒ１３を接続
し、該抵抗Ｒ１３の他端と接地電位間にツェナーダイオ
ードＺＤ２を接続し、基準電流生成手段を定電流源とし
た構成である。なお、図７中の点線で囲った部分１１０
ｂはアナログ集積化されるチップ部分を示す。
【００７９】このような構成において、ツェナーダイオ
ードＺＤ２のツェナー電圧をＶZD2とすると、トランジ
スタＱ３のコレクタ電流ＩＣ(Q3)は、 ＩＣ(Q3)＝｛ＶZD2−（Ｑ３のオン電圧）｝／Ｒ１１ となり、コレクタ電流ＩＣ(Q3)、即ち基準電流Ｉref は
電源電圧ＶＢに依存しない定電流となる。
ードＺＤ２のツェナー電圧をＶZD2とすると、トランジ
スタＱ３のコレクタ電流ＩＣ(Q3)は、 ＩＣ(Q3)＝｛ＶZD2−（Ｑ３のオン電圧）｝／Ｒ１１ となり、コレクタ電流ＩＣ(Q3)、即ち基準電流Ｉref は
電源電圧ＶＢに依存しない定電流となる。
【００８０】その他の各構成要素の機能や変形、並びに
電源供給制御装置および電源供給制御方法の動作につい
ては第１の実施形態と同等であり、本実施形態の電源供
給制御装置および電源供給制御方法においても同様の効
果を奏する。
電源供給制御装置および電源供給制御方法の動作につい
ては第１の実施形態と同等であり、本実施形態の電源供
給制御装置および電源供給制御方法においても同様の効
果を奏する。
【００８１】〔変形例〕次に、以上説明した第１および
第２の実施形態の電源供給制御装置の変形について、
（第１変形例）、（第２変形例）の順に図を参照して説
明する。
第２の実施形態の電源供給制御装置の変形について、
（第１変形例）、（第２変形例）の順に図を参照して説
明する。
【００８２】（第１変形例）第１変形例は、第１または
第２の実施形態の電源供給制御装置における回路構成
（図１または図５）に対して、図６に示すような突入電
流マスク回路１０５を付加するものである。
第２の実施形態の電源供給制御装置における回路構成
（図１または図５）に対して、図６に示すような突入電
流マスク回路１０５を付加するものである。
【００８３】負荷１０２（例えばヘッドライト）をオン
させると、安定状態の数倍から数十倍の突入電流が流れ
る。その突入電流が流れる期間は負荷１０２の種類や容
量（大きさ）によって異なり、だいたい３［msec］から
２０［msec］である。この突入電流が流れる期間に、上
記第１または第２の実施形態で説明したような過電流制
御が行われると、負荷１０２が定常状態に至るまでに時
間を要してしまい、ライトの点灯が遅れるなどの負荷自
身の応答が悪くなる場合がある。本実施形態では、突入
電流マスク回路１０５（特許請求の範囲にいう禁止手段
に該当する）を図１または図５の構成に付加することに
よってこのような問題を解消する。
させると、安定状態の数倍から数十倍の突入電流が流れ
る。その突入電流が流れる期間は負荷１０２の種類や容
量（大きさ）によって異なり、だいたい３［msec］から
２０［msec］である。この突入電流が流れる期間に、上
記第１または第２の実施形態で説明したような過電流制
御が行われると、負荷１０２が定常状態に至るまでに時
間を要してしまい、ライトの点灯が遅れるなどの負荷自
身の応答が悪くなる場合がある。本実施形態では、突入
電流マスク回路１０５（特許請求の範囲にいう禁止手段
に該当する）を図１または図５の構成に付加することに
よってこのような問題を解消する。
【００８４】図６において、突入電流マスク回路１０５
は、ＦＥＴＱ１１，Ｑ１２、ダイオードＤ１１、抵抗Ｒ
１５〜Ｒ１８およびコンデンサＣ１１を備えて構成され
ている。なお、端子Ｎ６およびＮ９は、図１または図５
のノードＮ６およびＮ９にそれぞれ接続され、端子ＧＮ
Ｄは接地されている。
は、ＦＥＴＱ１１，Ｑ１２、ダイオードＤ１１、抵抗Ｒ
１５〜Ｒ１８およびコンデンサＣ１１を備えて構成され
ている。なお、端子Ｎ６およびＮ９は、図１または図５
のノードＮ６およびＮ９にそれぞれ接続され、端子ＧＮ
Ｄは接地されている。
【００８５】次に、突入電流マスク回路１０５の動作に
ついて説明する。スイッチＳＷ１がオンするとトランジ
スタＱ１がオンし、電源電圧ＶＢがダイオードＤ１１お
よび抵抗Ｒ１６を介してＦＥＴＱ１２のゲートに供給さ
れ、また同じく電源電圧ＶＢがダイオードＤ１１および
抵抗Ｒ１５を介してＦＥＴＱ１１のゲートに供給され
る。
ついて説明する。スイッチＳＷ１がオンするとトランジ
スタＱ１がオンし、電源電圧ＶＢがダイオードＤ１１お
よび抵抗Ｒ１６を介してＦＥＴＱ１２のゲートに供給さ
れ、また同じく電源電圧ＶＢがダイオードＤ１１および
抵抗Ｒ１５を介してＦＥＴＱ１１のゲートに供給され
る。
【００８６】ＦＥＴＱ１２のゲートはコンデンサＣ１１
を介してＧＮＤ（接地電位）に接続されており、スイッ
チＳＷ１がオンした直後はコンデンサＣ１１が未充電で
あるため、ＦＥＴＱ１２のゲート電位が十分に上がらず
ＦＥＴＱ１２はオン状態に遷移できない。また、ＦＥＴ
Ｑ１１はＦＥＴＱ１２がオフ状態にある間はオン状態に
あり、コンパレータＣＭＰ１の“−”入力端子の電位を
引き下げる働きをする。そのため、大きな突入電流が流
れてもコンパレータＣＭＰ１の出力は“Ｌ”レベルにな
らず、主制御ＦＥＴＱＡはオフ状態に遷移しないことに
なる。
を介してＧＮＤ（接地電位）に接続されており、スイッ
チＳＷ１がオンした直後はコンデンサＣ１１が未充電で
あるため、ＦＥＴＱ１２のゲート電位が十分に上がらず
ＦＥＴＱ１２はオン状態に遷移できない。また、ＦＥＴ
Ｑ１１はＦＥＴＱ１２がオフ状態にある間はオン状態に
あり、コンパレータＣＭＰ１の“−”入力端子の電位を
引き下げる働きをする。そのため、大きな突入電流が流
れてもコンパレータＣＭＰ１の出力は“Ｌ”レベルにな
らず、主制御ＦＥＴＱＡはオフ状態に遷移しないことに
なる。
【００８７】時間の経過により、コンデンサＣ１１は抵
抗Ｒ１６を介して充電されていき、ついにはＦＥＴＱ１
２がオン状態に遷移する。これに伴ってＦＥＴＱ１１が
オフ状態に遷移し上記マスク状態が終了して、過電流検
出制御が機能することとなる。
抗Ｒ１６を介して充電されていき、ついにはＦＥＴＱ１
２がオン状態に遷移する。これに伴ってＦＥＴＱ１１が
オフ状態に遷移し上記マスク状態が終了して、過電流検
出制御が機能することとなる。
【００８８】なお、抵抗Ｒ１７はスイッチＳＷ１がオフ
した後、コンデンサＣ１１をリセットするための放電抵
抗である。Ｒ１６≪Ｒ１７となるように設定してマスク
時間に影響しないようにするのが望ましい。また、マス
ク時間はＲ１６×Ｃ１１の時定数で決定されるので、１
チップ化する場合には外付けのコンデンサＣ１１の容量
値を任意に変更することにより、マスク時間の調整が可
能となる。
した後、コンデンサＣ１１をリセットするための放電抵
抗である。Ｒ１６≪Ｒ１７となるように設定してマスク
時間に影響しないようにするのが望ましい。また、マス
ク時間はＲ１６×Ｃ１１の時定数で決定されるので、１
チップ化する場合には外付けのコンデンサＣ１１の容量
値を任意に変更することにより、マスク時間の調整が可
能となる。
【００８９】（第２変形例）次に、第２変形例の電源供
給制御装置について、図７を参照して説明する。本変形
例の電源供給制御装置は、第１または第２の実施形態の
電源供給制御装置における回路構成（図１または図５）
に対して、オン／オフ回数積算回路１０７を付加した構
成である。なお、図７中の点線で囲った部分１１０ｄは
アナログ集積化されるチップ部分を示す。
給制御装置について、図７を参照して説明する。本変形
例の電源供給制御装置は、第１または第２の実施形態の
電源供給制御装置における回路構成（図１または図５）
に対して、オン／オフ回数積算回路１０７を付加した構
成である。なお、図７中の点線で囲った部分１１０ｄは
アナログ集積化されるチップ部分を示す。
【００９０】上記第１または第２の実施形態において、
不完全短絡の場合に、主制御ＦＥＴＱＡのオン／オフ制
御を繰り返し行って、主制御ＦＥＴＱＡの周期的な発熱
作用によって過熱遮断を機能させることから、過熱遮断
までの時間が相対的に長くなるという問題点を、本変形
例では次のようにして解消する。即ち、主制御ＦＥＴＱ
Ａのオン／オフ制御回数が所定回数に達したときにオフ
制御させるオン／オフ回数積算回路（回数制御手段）１
０７を付加することにより、主制御ＦＥＴＱＡの遮断を
速める。
不完全短絡の場合に、主制御ＦＥＴＱＡのオン／オフ制
御を繰り返し行って、主制御ＦＥＴＱＡの周期的な発熱
作用によって過熱遮断を機能させることから、過熱遮断
までの時間が相対的に長くなるという問題点を、本変形
例では次のようにして解消する。即ち、主制御ＦＥＴＱ
Ａのオン／オフ制御回数が所定回数に達したときにオフ
制御させるオン／オフ回数積算回路（回数制御手段）１
０７を付加することにより、主制御ＦＥＴＱＡの遮断を
速める。
【００９１】図７において、オン／オフ回数積算回路１
０７は、トランジスタＱ３２〜Ｑ３４、ＦＥＴＱ３１，
Ｑ３５、ダイオードＤ３１〜Ｄ３３、ツェナーダイオー
ドＺＤ３１、抵抗Ｒ３１〜Ｒ３８およびコンデンサＣ３
１を備えて構成されている。なお、ＦＥＴＱ３１，Ｑ３
５は互いに逆の導電型、図７ではＮＭＯＳ型ＦＥＴＱ３
１に対してＰＭＯＳ型ＦＥＴＱ３５を使用してラッチを
構成している。
０７は、トランジスタＱ３２〜Ｑ３４、ＦＥＴＱ３１，
Ｑ３５、ダイオードＤ３１〜Ｄ３３、ツェナーダイオー
ドＺＤ３１、抵抗Ｒ３１〜Ｒ３８およびコンデンサＣ３
１を備えて構成されている。なお、ＦＥＴＱ３１，Ｑ３
５は互いに逆の導電型、図７ではＮＭＯＳ型ＦＥＴＱ３
１に対してＰＭＯＳ型ＦＥＴＱ３５を使用してラッチを
構成している。
【００９２】次に、オン／オフ回数積算回路１０７の動
作について説明する。過電流制御に入り、主制御ＦＥＴ
ＱＡのオン／オフ動作中にオフ制御される（ゲート電位
が“Ｌ”レベルになる）度に、コンデンサＣ３１はトラ
ンジスタＱ３２，Ｑ３４および抵抗Ｒ３２を介して充電
される。なお、コンデンサＣ３１が充電されるのは、オ
フ制御（ゲート電位が“Ｌ”レベル）の間にドレイン−
ソース間電圧ＶDSA が“Ｈ”レベルになる時のみであ
り、連続的にオン制御またはオフ制御される時には充電
されない。ＦＥＴＱ３１のゲート電位は最初はしきい値
以下なのでオフ状態にあるが、コンデンサＣ３１の充電
に伴ってゲート電位が上昇するとＦＥＴＱ３１はオン状
態に遷移する。この時、主制御ＦＥＴＱＡの真のゲート
ＴＧはダイオードＤ３２を介して接地電位と接続され
て、主制御ＦＥＴＱＡが遮断（オフ制御）されると共
に、ＦＥＴ３５もオン状態に遷移するので、ＦＥＴＱ３
１，Ｑ３５によるラッチが、オン／オフ回数積算回路１
０７により主制御ＦＥＴＱＡの遮断を行ったことを情報
として保持することとなる。
作について説明する。過電流制御に入り、主制御ＦＥＴ
ＱＡのオン／オフ動作中にオフ制御される（ゲート電位
が“Ｌ”レベルになる）度に、コンデンサＣ３１はトラ
ンジスタＱ３２，Ｑ３４および抵抗Ｒ３２を介して充電
される。なお、コンデンサＣ３１が充電されるのは、オ
フ制御（ゲート電位が“Ｌ”レベル）の間にドレイン−
ソース間電圧ＶDSA が“Ｈ”レベルになる時のみであ
り、連続的にオン制御またはオフ制御される時には充電
されない。ＦＥＴＱ３１のゲート電位は最初はしきい値
以下なのでオフ状態にあるが、コンデンサＣ３１の充電
に伴ってゲート電位が上昇するとＦＥＴＱ３１はオン状
態に遷移する。この時、主制御ＦＥＴＱＡの真のゲート
ＴＧはダイオードＤ３２を介して接地電位と接続され
て、主制御ＦＥＴＱＡが遮断（オフ制御）されると共
に、ＦＥＴ３５もオン状態に遷移するので、ＦＥＴＱ３
１，Ｑ３５によるラッチが、オン／オフ回数積算回路１
０７により主制御ＦＥＴＱＡの遮断を行ったことを情報
として保持することとなる。
【００９３】なお、以上説明した第２変形例の電源供給
制御装置（図７）においては、ＦＥＴＱ３１のドレイン
をダイオードＤ３２を介して主制御ＦＥＴＱＡの真のゲ
ート（ＴＧ）に接続して、直接的に主制御ＦＥＴＱＡを
遮断（オフ制御）する構成としたが、以下のように変形
した構成を用いることも可能である。すなわち、第１の
変形は、コンパレータＣＭＰ１の出力に禁止ゲート（２
入力ＡＮＤゲート）を設け、その禁止制御信号にＦＥＴ
Ｑ３１のドレイン電位を用いる（ＦＥＴＱ３１のドレイ
ン電位を２入力ＡＮＤゲートの他方の入力に供給する）
構成であり、さらに第３の変形は、ＦＥＴＱ３１のドレ
インを抵抗を介してコンパレータＣＭＰ１の“＋”入力
端子に接続した構成である。但し、これら第１および第
２の変形においても、オン／オフ回数積算回路１０７に
より主制御ＦＥＴＱＡの遮断を行ったことを情報として
保持するためのラッチを構成する必要がある。
制御装置（図７）においては、ＦＥＴＱ３１のドレイン
をダイオードＤ３２を介して主制御ＦＥＴＱＡの真のゲ
ート（ＴＧ）に接続して、直接的に主制御ＦＥＴＱＡを
遮断（オフ制御）する構成としたが、以下のように変形
した構成を用いることも可能である。すなわち、第１の
変形は、コンパレータＣＭＰ１の出力に禁止ゲート（２
入力ＡＮＤゲート）を設け、その禁止制御信号にＦＥＴ
Ｑ３１のドレイン電位を用いる（ＦＥＴＱ３１のドレイ
ン電位を２入力ＡＮＤゲートの他方の入力に供給する）
構成であり、さらに第３の変形は、ＦＥＴＱ３１のドレ
インを抵抗を介してコンパレータＣＭＰ１の“＋”入力
端子に接続した構成である。但し、これら第１および第
２の変形においても、オン／オフ回数積算回路１０７に
より主制御ＦＥＴＱＡの遮断を行ったことを情報として
保持するためのラッチを構成する必要がある。
【００９４】また、第３の変形として、回数積算の後、
過熱遮断機能即ち、温度センサ１２１、ラッチ回路１２
２および過熱遮断用ＦＥＴＱＳ（図２参照）を用いて主
制御ＦＥＴＱＡを遮断（オフ制御）する構成も考えられ
る。すなわち、ＦＥＴＱ３５および抵抗Ｒ３８を取り除
き、抵抗Ｒ３１のトランジスタＱ１のコレクタへの接続
をノードＮ８への接続に代え、ダイオードＤ３２のアノ
ードを図２の温度センサ１２１（４個のダイオード）の
アノード側に接続すればよい。この場合、ＦＥＴＱ３１
はオン状態に遷移すると、温度センサ１２１（４個のダ
イオード）のアノード側が引き下げられるので、高温状
態と同じ条件となって過熱遮断用ＦＥＴＱＳがオン状態
に遷移して、主制御ＦＥＴＱＡを遮断（オフ制御）する
こととなる。
過熱遮断機能即ち、温度センサ１２１、ラッチ回路１２
２および過熱遮断用ＦＥＴＱＳ（図２参照）を用いて主
制御ＦＥＴＱＡを遮断（オフ制御）する構成も考えられ
る。すなわち、ＦＥＴＱ３５および抵抗Ｒ３８を取り除
き、抵抗Ｒ３１のトランジスタＱ１のコレクタへの接続
をノードＮ８への接続に代え、ダイオードＤ３２のアノ
ードを図２の温度センサ１２１（４個のダイオード）の
アノード側に接続すればよい。この場合、ＦＥＴＱ３１
はオン状態に遷移すると、温度センサ１２１（４個のダ
イオード）のアノード側が引き下げられるので、高温状
態と同じ条件となって過熱遮断用ＦＥＴＱＳがオン状態
に遷移して、主制御ＦＥＴＱＡを遮断（オフ制御）する
こととなる。
【００９５】さらに、本変形例の電源供給制御装置で
は、オン／オフ回数積算回路１０７において、主制御Ｆ
ＥＴＱＡのオン／オフ制御回数をコンデンサＣ３１に蓄
えられる電荷量で判断したが、駆動回路１１１の出力を
そのまま計数するカウンタによってオン／オフ回数積算
回路を構成してもよい。この場合、駆動回路１１１の出
力を計数するカウンタの計数値が所定値に達した時に、
ＦＥＴＱ３１（または過熱遮断用ＦＥＴＱＳ）をオン状
態に遷移させて、主制御ＦＥＴＱＡを遮断（オフ制御）
することとなる。
は、オン／オフ回数積算回路１０７において、主制御Ｆ
ＥＴＱＡのオン／オフ制御回数をコンデンサＣ３１に蓄
えられる電荷量で判断したが、駆動回路１１１の出力を
そのまま計数するカウンタによってオン／オフ回数積算
回路を構成してもよい。この場合、駆動回路１１１の出
力を計数するカウンタの計数値が所定値に達した時に、
ＦＥＴＱ３１（または過熱遮断用ＦＥＴＱＳ）をオン状
態に遷移させて、主制御ＦＥＴＱＡを遮断（オフ制御）
することとなる。
【００９６】以上説明した各実施形態およびその変形例
に係る電源供給制御装置の回路構成においては、主制御
ＦＥＴＱＡ、リファレンスＦＥＴＱＢ、過熱遮断用ＦＥ
ＴＱＳおよびＦＥＴＱ１１〜Ｑ３１，Ｑ５１〜Ｑ５４と
してＮチャネル型のものを使用し、他のＦＥＴについて
Ｐチャネル型のものを使用したが、本発明に係る電源供
給制御装置の回路構成はこれに限定されるものではな
く、これら導電型を逆にした構成としてもよい。但し、
各スイッチング素子のオン／オフ制御を行うゲート電位
が”Ｌ”／”Ｈ”レベルに逆転することに伴う回路変更
が必要となる。また、バイポーラトランジスタのＮＰＮ
型をＰＮＰ型に、ＰＮＰ型をＮＰＮ型に変更する変形も
同様である。さらに、主制御ＦＥＴＱＡ、リファレンス
ＦＥＴＱＢの代わりにＩＧＢＴ（Insulated Gate Bipol
ar Transistor）を使用することも可能である。
に係る電源供給制御装置の回路構成においては、主制御
ＦＥＴＱＡ、リファレンスＦＥＴＱＢ、過熱遮断用ＦＥ
ＴＱＳおよびＦＥＴＱ１１〜Ｑ３１，Ｑ５１〜Ｑ５４と
してＮチャネル型のものを使用し、他のＦＥＴについて
Ｐチャネル型のものを使用したが、本発明に係る電源供
給制御装置の回路構成はこれに限定されるものではな
く、これら導電型を逆にした構成としてもよい。但し、
各スイッチング素子のオン／オフ制御を行うゲート電位
が”Ｌ”／”Ｈ”レベルに逆転することに伴う回路変更
が必要となる。また、バイポーラトランジスタのＮＰＮ
型をＰＮＰ型に、ＰＮＰ型をＮＰＮ型に変更する変形も
同様である。さらに、主制御ＦＥＴＱＡ、リファレンス
ＦＥＴＱＢの代わりにＩＧＢＴ（Insulated Gate Bipol
ar Transistor）を使用することも可能である。
【００９７】
【発明の効果】以上説明したように、本発明の電源供給
制御装置および電源供給制御方法によれば、電源から負
荷への電力供給を半導体スイッチによってスイッチング
制御する際に、基準電流生成手段（基準電流生成ステッ
プ）により基準電流を生成し、基準電圧生成手段（基準
電圧生成ステップ）により基準電圧を基準電流に基づき
生成して、半導体スイッチの端子間電圧と基準電圧との
差を検出手段（検出ステップ）によって検出し、制御手
段（制御ステップ）により該検出された端子間電圧と基
準電圧との差に応じて半導体スイッチをオン／オフ制御
することとし、また基準電圧生成手段を、制御信号に応
じてスイッチング制御される第２半導体スイッチを備え
て構成し、該第２半導体スイッチと基準電流生成手段と
を直列接続した回路を、半導体スイッチおよび負荷に並
列に接続して構成し、第２半導体スイッチの端子間電圧
を基準電圧として生成し、また基準電流生成手段を、電
源の出力電圧に依存した基準電流を生成するもの或いは
定電流源として構成し、半導体スイッチの端子間電圧と
基準電圧生成手段（基準電圧生成ステップ）によって生
成された基準電圧との差を検出することによって、電力
供給経路の一部を成す半導体スイッチの端子間電圧（即
ち、電力供給経路の電流）が正常状態から逸脱している
程度を判定することとしたので、従来のシャント抵抗を
不要として装置の熱損失を抑えることができ、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出でき、特に、半導体スイ
ッチのオン／オフ制御をハードウェア回路で構成した場
合はマイコンも不要であるため、実装スペースを縮小で
きるとともに、装置コストを大幅に削減することができ
る。
制御装置および電源供給制御方法によれば、電源から負
荷への電力供給を半導体スイッチによってスイッチング
制御する際に、基準電流生成手段（基準電流生成ステッ
プ）により基準電流を生成し、基準電圧生成手段（基準
電圧生成ステップ）により基準電圧を基準電流に基づき
生成して、半導体スイッチの端子間電圧と基準電圧との
差を検出手段（検出ステップ）によって検出し、制御手
段（制御ステップ）により該検出された端子間電圧と基
準電圧との差に応じて半導体スイッチをオン／オフ制御
することとし、また基準電圧生成手段を、制御信号に応
じてスイッチング制御される第２半導体スイッチを備え
て構成し、該第２半導体スイッチと基準電流生成手段と
を直列接続した回路を、半導体スイッチおよび負荷に並
列に接続して構成し、第２半導体スイッチの端子間電圧
を基準電圧として生成し、また基準電流生成手段を、電
源の出力電圧に依存した基準電流を生成するもの或いは
定電流源として構成し、半導体スイッチの端子間電圧と
基準電圧生成手段（基準電圧生成ステップ）によって生
成された基準電圧との差を検出することによって、電力
供給経路の一部を成す半導体スイッチの端子間電圧（即
ち、電力供給経路の電流）が正常状態から逸脱している
程度を判定することとしたので、従来のシャント抵抗を
不要として装置の熱損失を抑えることができ、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出でき、特に、半導体スイ
ッチのオン／オフ制御をハードウェア回路で構成した場
合はマイコンも不要であるため、実装スペースを縮小で
きるとともに、装置コストを大幅に削減することができ
る。
【図１】本発明の第１の実施形態の電源供給制御装置の
回路構成図である。
回路構成図である。
【図２】実施形態で使用する半導体スイッチ（主制御Ｆ
ＥＴ）の詳細な回路構成図である。
ＥＴ）の詳細な回路構成図である。
【図３】実施形態の電源供給制御装置における主制御Ｆ
ＥＴおよびリファレンスＦＥＴの動作特性を説明する説
明図である。
ＥＴおよびリファレンスＦＥＴの動作特性を説明する説
明図である。
【図４】短絡故障時および通常動作時の実施形態の電源
供給制御装置における半導体スイッチの電流（ａ）と電
圧（ｂ）を例示する波形図である。
供給制御装置における半導体スイッチの電流（ａ）と電
圧（ｂ）を例示する波形図である。
【図５】本発明の第２の実施形態の電源供給制御装置の
回路構成図である。
回路構成図である。
【図６】本発明の第１変形例の突入電流マスク回路の回
路構成図である。
路構成図である。
【図７】本発明の第２変形例の電源供給制御装置の回路
構成図である。
構成図である。
【図８】従来の半導体スイッチを備えた電源供給制御装
置の回路構成図である。
置の回路構成図である。
１０１ 電源 １０２ 負荷 １０５ 突入電流マスク回路（禁止手段） １０７ オン／オフ回数積算回路（回数制御手段） １１０ａ〜１１０ｄ チップ構成部分 １１１ 駆動回路（制御手段） ＱＡ 主制御ＦＥＴ（半導体スイッチ） ＲＧ 内部抵抗 ＱＢ リファレンスＦＥＴ（第２半導体スイッチ） Ｑ１〜Ｑ６，Ｑ３２〜Ｑ３４ トランジスタ Ｑ１１，Ｑ１２，Ｑ３１，Ｑ３５〜Ｑ５５ ＦＥＴ ＣＭＰ１ コンパレータ（検出手段） Ｒ１〜Ｒ５５ 抵抗 ＺＤ１，ＺＤ２ ツェナーダイオード Ｄ１〜Ｄ５１ ダイオード Ｃ１１〜Ｃ３１ コンデンサ １２１ 温度センサ １２２ ラッチ回路 ＱＳ 過熱遮断用ＦＥＴ ＳＷ１ スイッチ ＶＢ 電源電圧 ＶＰ チャージポンプ出力電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｊ 1/00 ３０８ Ｈ０２Ｊ 1/00 ３０８Ｐ ３０９ ３０９Ｑ Ｆターム(参考） 5G065 BA04 BA07 BA08 KA01 KA04 MA09 MA10 NA02 NA04 NA06 NA07 5H410 CC02 DD02 EA11 EB01 EB37 FF03 FF14 FF23 LL06 LL09 LL19 5H430 BB01 BB05 BB09 EE06 FF01 FF07 FF11 FF13 LA07 LA10 LA13 LA15 LB02
Claims (12)
- 【請求項１】 制御信号入力端子へ供給される制御信号
に応じてスイッチング制御され電源から負荷への電力供
給を制御する半導体スイッチと、 基準電流を生成する基準電流生成手段と、 前記基準電流に基づき基準電圧を生成する基準電圧生成
手段と、 前記半導体スイッチの端子間電圧と前記基準電圧との差
を検出する検出手段と、 検出された端子間電圧と基準電圧との差に応じて前記半
導体スイッチをオン／オフ制御する制御手段と、 を有することを特徴とする電源供給制御装置。 - 【請求項２】 前記基準電圧生成手段は、前記制御信号
に応じてスイッチング制御される第２半導体スイッチを
備え、該第２半導体スイッチと前記基準電流生成手段と
を直列接続した回路は、前記半導体スイッチおよび前記
負荷に並列接続され、前記第２半導体スイッチの端子間
電圧を前記基準電圧として生成することを特徴とする請
求項１に記載の電源供給制御装置。 - 【請求項３】 前記基準電流生成手段は、前記電源の出
力電圧に依存した基準電流を生成することを特徴とする
請求項１または２に記載の電源供給制御装置。 - 【請求項４】 前記基準電流生成手段は、定電流源であ
ることを特徴とする請求項１または２に記載の電源供給
制御装置。 - 【請求項５】 前記基準電圧生成手段の基準電圧が持つ
電圧特性は、前記半導体スイッチおよび前記負荷に正常
動作範囲での最大電流を超える目標電流が流れる状態に
おける電圧特性とほぼ等価であることを特徴とする請求
項１、２、３または４に記載の電源供給制御装置。 - 【請求項６】 前記半導体スイッチと前記第２半導体ス
イッチは、オフ状態からオン状態へ遷移する際の端子間
電圧の過渡的な電圧特性について等価な特性を持つこと
を特徴とする請求項２、３、４または５に記載の電源供
給制御装置。 - 【請求項７】 前記半導体スイッチが過熱した場合に該
半導体スイッチをオフ制御して保護する過熱保護手段を
有することを特徴とする請求項１、２、３、４、５また
は６に記載の電源供給制御装置。 - 【請求項８】 前記半導体スイッチ、前記基準電圧生成
手段、前記検出手段、前記制御手段、前記第２基準電圧
生成手段または前記過熱保護手段は、同一チップ上に形
成されることを特徴とする請求項１、２、３、４、５、
６または７に記載の電源供給制御装置。 - 【請求項９】 前記基準電流生成手段は、前記チップ外
部に設置されることを特徴とする請求項８に記載の電源
供給制御装置。 - 【請求項１０】 前記半導体スイッチがオン状態となっ
た後の一定期間、前記制御手段による前記半導体スイッ
チのオン／オフ制御を禁止する禁止手段を有することを
特徴とする請求項１、２、３、４、５、６、７、８また
は９に記載の電源供給制御装置。 - 【請求項１１】 前記制御手段による前記半導体スイッ
チのオン／オフ制御回数を積算し、該制御回数が所定回
数に達したときに前記半導体スイッチをオフ制御する回
数制御手段を有することを特徴とする請求項１、２、
３、４、５、６、７、８、９または１０に記載の電源供
給制御装置。 - 【請求項１２】 制御信号入力端子へ供給される制御信
号に応じてスイッチング制御され電源から負荷への電力
供給を制御する半導体スイッチを備えた電源供給制御装
置の電源供給制御方法において、 基準電流を生成する基準電流生成ステップと、 前記基準電流に基づき基準電圧を生成する基準電圧生成
ステップと、 前記半導体スイッチの端子間電圧と前記基準電圧との差
を検出する検出ステップと、 検出された端子間電圧と基準電圧との差に応じて前記半
導体スイッチをオン／オフ制御する制御ステップと、 を有することを特徴とする電源供給制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025572A JP2001216033A (ja) | 2000-02-02 | 2000-02-02 | 電源供給制御装置および電源供給制御方法 |
| EP01300836A EP1122871B1 (en) | 2000-02-02 | 2001-01-31 | Power supply control device and method |
| DE60110475T DE60110475T2 (de) | 2000-02-02 | 2001-01-31 | Steuerungsgerät für Leistungsversorgung und Verfahren |
| US09/774,704 US6369556B2 (en) | 2000-02-02 | 2001-02-01 | Power supply control device and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025572A JP2001216033A (ja) | 2000-02-02 | 2000-02-02 | 電源供給制御装置および電源供給制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001216033A true JP2001216033A (ja) | 2001-08-10 |
Family
ID=18551417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000025572A Pending JP2001216033A (ja) | 2000-02-02 | 2000-02-02 | 電源供給制御装置および電源供給制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6369556B2 (ja) |
| EP (1) | EP1122871B1 (ja) |
| JP (1) | JP2001216033A (ja) |
| DE (1) | DE60110475T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013219456A (ja) * | 2012-04-05 | 2013-10-24 | Yazaki Corp | 発熱保護回路及び発熱保護方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3563333B2 (ja) * | 2000-08-04 | 2004-09-08 | Ｎｅｃエレクトロニクス株式会社 | インラッシュ電流対応ハイサイドスイッチ及び過電流制御方法 |
| US6369540B1 (en) * | 2000-11-21 | 2002-04-09 | Honeywell International Inc. | Bypass circuit for use in DC brush motor control |
| JP2004034807A (ja) * | 2002-07-02 | 2004-02-05 | Omron Corp | 開閉体制御装置 |
| US6922041B2 (en) * | 2003-02-28 | 2005-07-26 | Sipex Corporation | Apparatus for and method of adjusting a switching regulator output for a circuit having a pre-charge voltage |
| JP4047757B2 (ja) * | 2003-04-25 | 2008-02-13 | 株式会社東海理化電機製作所 | パワーウインドウ装置 |
| JP3961458B2 (ja) * | 2003-07-01 | 2007-08-22 | ローム株式会社 | 光ディスク装置 |
| JP4220916B2 (ja) * | 2004-02-24 | 2009-02-04 | 株式会社デンソー | 半導体スイッチ |
| JP4504222B2 (ja) * | 2005-02-21 | 2010-07-14 | 矢崎総業株式会社 | 過電流検出装置 |
| JP4108695B2 (ja) * | 2005-07-15 | 2008-06-25 | 三菱電機株式会社 | 車載電子制御装置 |
| JP2008228362A (ja) * | 2007-03-08 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 電源装置 |
| US7620596B2 (en) * | 2007-06-01 | 2009-11-17 | The Western Union Company | Systems and methods for evaluating financial transaction risk |
| JP4436406B2 (ja) * | 2007-12-12 | 2010-03-24 | 矢崎総業株式会社 | 負荷制御装置 |
| DE112011102038T5 (de) * | 2010-06-16 | 2013-05-02 | Autonetworks Technologies, Ltd. | Leistungsversorgungssteuerschaltung und Leistungsversorgungssteuervorrichtung |
| JP5357995B2 (ja) * | 2012-04-10 | 2013-12-04 | ビステオン グローバル テクノロジーズ インコーポレイテッド | 負荷駆動回路装置 |
| CN104272594B (zh) | 2012-05-01 | 2018-04-27 | 大岛俊蔵 | 过电流保护电源装置 |
| US9154026B2 (en) | 2012-06-27 | 2015-10-06 | Intel Corporation | Bridge driver for a switching voltage regulator which is operable to soft-switch and hard-switch |
| DE102014012828A1 (de) * | 2014-08-28 | 2016-03-03 | Ellenberger & Poensgen Gmbh | Elektronischer Schutzschalter |
| JP2017028649A (ja) * | 2015-07-28 | 2017-02-02 | 株式会社東芝 | 半導体集積回路 |
| US10312804B2 (en) | 2016-02-05 | 2019-06-04 | Shunzou Ohshima | Power supply apparatus with power factor correction using fixed on and off periods |
| US10739800B2 (en) * | 2016-07-21 | 2020-08-11 | Hewlett-Packard Development Company, L.P. | Regulating an output power of a monitored electronic device |
| US10090792B2 (en) * | 2016-12-08 | 2018-10-02 | Ford Global Technologies, Llc | Self-balancing parallel power devices with a temperature compensated gate driver |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3011727B2 (ja) | 1989-10-26 | 2000-02-21 | 富士電機株式会社 | 過電流検出回路 |
| US5159516A (en) * | 1991-03-14 | 1992-10-27 | Fuji Electric Co., Ltd. | Overcurrent-detection circuit |
| JP2570523B2 (ja) | 1991-08-23 | 1997-01-08 | 日本モトローラ株式会社 | 電流検出回路 |
| JP3143221B2 (ja) | 1992-07-09 | 2001-03-07 | カネボウ株式会社 | トウ送り装置 |
| US5481178A (en) * | 1993-03-23 | 1996-01-02 | Linear Technology Corporation | Control circuit and method for maintaining high efficiency over broad current ranges in a switching regulator circuit |
| DE69614659T2 (de) * | 1996-02-09 | 2004-04-08 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Schaltung mit Überstromschutz für Leistungstransistoren |
| US5796278A (en) * | 1996-04-26 | 1998-08-18 | Delco Electronics Corporaiton | Circuitry for controlling load current |
| JP3659741B2 (ja) * | 1996-06-27 | 2005-06-15 | ローム株式会社 | 出力トランジスタの保護回路 |
| US5698973A (en) * | 1996-07-31 | 1997-12-16 | Data General Corporation | Soft-start switch with voltage regulation and current limiting |
| JP3706515B2 (ja) * | 1998-12-28 | 2005-10-12 | 矢崎総業株式会社 | 電源供給制御装置および電源供給制御方法 |
| JP3631933B2 (ja) * | 1999-02-14 | 2005-03-23 | 矢崎総業株式会社 | スイッチングデバイス |
-
2000
- 2000-02-02 JP JP2000025572A patent/JP2001216033A/ja active Pending
-
2001
- 2001-01-31 EP EP01300836A patent/EP1122871B1/en not_active Expired - Lifetime
- 2001-01-31 DE DE60110475T patent/DE60110475T2/de not_active Expired - Lifetime
- 2001-02-01 US US09/774,704 patent/US6369556B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013219456A (ja) * | 2012-04-05 | 2013-10-24 | Yazaki Corp | 発熱保護回路及び発熱保護方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1122871A2 (en) | 2001-08-08 |
| DE60110475T2 (de) | 2005-10-13 |
| DE60110475D1 (de) | 2005-06-09 |
| EP1122871B1 (en) | 2005-05-04 |
| US6369556B2 (en) | 2002-04-09 |
| US20010010458A1 (en) | 2001-08-02 |
| EP1122871A3 (en) | 2002-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001216033A (ja) | 電源供給制御装置および電源供給制御方法 | |
| JP3706515B2 (ja) | 電源供給制御装置および電源供給制御方法 | |
| US7847702B2 (en) | Power supply controller | |
| JP2000299922A (ja) | 電源供給制御装置および電源供給制御方法 | |
| JP2000299625A (ja) | 微少電流検出装置 | |
| JP3808265B2 (ja) | 電源供給制御装置及び電源供給制御方法 | |
| JP4263685B2 (ja) | 保護回路 | |
| JP2000311789A (ja) | オートライトコントロールシステム | |
| JP2000235424A (ja) | カレントミラー回路、電流センサ及びこれを具備したスイッチング回路並びにスイッチングデバイス | |
| JP2001320264A (ja) | 電源供給制御装置 | |
| KR102446957B1 (ko) | Igbt 게이트 드라이버 스위칭 슬로프 제어 장치 | |
| JP3676168B2 (ja) | 電源供給制御装置 | |
| JP2000298522A (ja) | 電源供給制御装置及び電源供給制御方法 | |
| JP2000236621A (ja) | 電源供給制御回路 | |
| JP2000312142A (ja) | インテリジェントパワースイッチ装置 | |
| JP2000299926A (ja) | 電源供給制御装置および電源供給制御方法 | |
| JP2000298152A (ja) | 故障検出装置 | |
| JP2000236245A (ja) | 電源供給制御装置及び電源供給制御方法 | |
| US20230411947A1 (en) | Intelligent semiconductor switch | |
| JP4110701B2 (ja) | 過電圧保護回路 | |
| JP3609637B2 (ja) | 扇風機 | |
| JP2000299923A (ja) | 過電流動作点を自動変更できる電流振動型遮断機能付きスイッチング回路 | |
| JP2001267898A (ja) | 誘導性負荷駆動回路 | |
| JP2000236246A (ja) | 電源供給制御装置 | |
| JP2000244294A (ja) | 過熱保護装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050907 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051019 |