JP2000298152A - 故障検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 電力の供給経路に直列接続されるシャント抵
抗を不要にするとともに、完全短絡と完全断線の検出だ
けでなく不完全断線の検出も可能とする故障検出装置を
提供することにある。 【解決手段】 本発明に係る故障検出装置１００は、電
源１０１から負荷１０２に流れる負荷電流に異常が発生
したときにはスイッチング手段をオン／オフ制御して電
流振動を生成することにより負荷電流を遮断する電流振
動型遮断機能付きスイッチング回路であって、負荷電流
と基準電流とを比較して検出値を生成し、この検出値を
増幅して出力する電流検出手段２００と、検出値から負
荷電流の値を算出して故障の判定を行う判定手段３００
と、判定結果を表示する表示手段４００とを含み、電流
検出手段２００において基準電流と増幅率を変更可能に
したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負荷のショートや
断線などの故障を検出する故障検出装置に関し、特に負
荷に流れる電流の検出感度を変更可能にしたことによ
り、回路のショートや完全な断線だけでなく、不完全な
断線の場合にも検出できる故障検出装置に関する。

【０００２】

【従来の技術】従来の故障検出装置としては、例えば図
２２に示すようなものがある。

【０００３】同図において、従来の故障検出装置は、電
源１０１の出力電圧ＶＢをヘッドライトやパワーウィン
ドウの駆動モータ等々の負荷１０２に供給する経路にシ
ャント抵抗ＲＳおよび温度センサー内蔵ＦＥＴＱＦのド
レインＤ−ソースＳを直列接続した構成である。また、
シャント抵抗ＲＳを流れる電流を検出してハードウェア
回路により温度センサー内蔵ＦＥＴＱＦの駆動を制御す
るドライバ９０１と、ドライバ９０１でモニタした電流
値に基づいて温度センサー内蔵ＦＥＴＱＦの駆動信号を
オン／オフ制御するＡ／Ｄ変換器９０２およびマイコン
（ＣＰＵ）９０３と、マイコン９０３で故障を検出した
場合に外部に知らせるための表示手段９０４とを備えて
いる。

【０００４】半導体スイッチとしての温度センサー内蔵
ＦＥＴＱＦは、図示しない温度センサを内蔵してＦＥＴ
ＱＦが規定以上の温度まで上昇した場合には、内蔵する
ゲート遮断回路によって温度センサー内蔵ＦＥＴＱＦを
強制的にオフ制御する過熱遮断機能を備えている。ま
た、図中のＲＧは内蔵抵抗であり、ＺＤ１はゲートＧ−
ソースＳ間を１２［Ｖ］に保ってゲートＧに過電圧が印
加されようとした場合にこれをバイパスさせるツェナー
ダイオードである。

【０００５】また、本従来例の故障検出装置では、負荷
１０２または温度センサー内蔵ＦＥＴＱＦのドレインＤ
−ソースＳ間における過電流に対する保護機能をも備え
ている。即ち、ドライバ９０１は、電流モニタ回路とし
ての差動増幅器９１１，９１３と、電流制御回路として
の差動増幅器９１２と、チャージポンプ回路９１５と、
マイコン９０３からのオン／オフ制御信号および電流制
限回路からの過電流判定結果に基づき、内部抵抗ＲＧを
介して温度センサー内蔵ＦＥＴＱＦのゲートＧを駆動す
る駆動回路９１４とを備えて構成されている。

【０００６】シャント抵抗ＲＳの電圧降下に基づき差動
増幅器９１２を介して、電流が判定値（上限）を超えた
として過電流が検出された場合には、駆動回路９１４に
よって温度センサー内蔵ＦＥＴＱＦをオフ動作とし、そ
の後電流が低下して判定値（下限）を下回ったら温度セ
ンサー内蔵ＦＥＴＱＦをオン動作させる。

【０００７】一方、マイコン９０３は、電流モニタ回路
（差動増幅器９１１，９１３）を介して電流を常時モニ
タしており、正常値を上回る異常電流が流れていれば、
温度センサー内蔵ＦＥＴＱＦの駆動信号をオフすること
により温度センサー内蔵ＦＥＴＱＦをオフ動作させ、表
示手段９０４に異常電流が流れていることを表示する。
なお、マイコン９０３からオフ制御の駆動信号が出力さ
れる前に、温度センサー内蔵ＦＥＴＱＦの温度が規定値
を超えていれば、過熱遮断機能によって温度センサー内
蔵ＦＥＴＱＦはオフ動作となる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の故障検出装置にあっては、電流検出を行うために電
力の供給経路に直列接続されるシャント抵抗ＲＳを必要
とした構成であり、近年の温度センサー内蔵ＦＥＴＱＦ
のオン抵抗の低減に伴う負荷の大電流化により、シャン
ト抵抗の熱損失が無視できないという問題点がある。

【０００９】また、上述の過熱遮断機能や過電流制御回
路は、負荷１０２や配線にほぼ完全な短絡状態が発生し
て大電流が流れる場合には機能するが、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートを発生して小
さい短絡電流が流れた場合には機能せず、電流のモニタ
回路を介してマイコン９０３により異常電流を検出して
温度センサー内蔵ＦＥＴＱＦをオフ制御するしかなく、
このような異常電流に対するマイコン制御による応答性
が悪いという事情もあった。

【００１０】さらに、従来の故障検出装置では、シャン
ト抵抗ＲＳの両端にかかる電位差から負荷電流値を算出
していたので検出範囲と分解能を変更することができな
かった。従って、短絡時に流れる過電流を検出するとき
のように比較的分解能が大きくても良い場合には機能す
るが、並列に接続されている複数のランプのうちの１灯
が断線した場合のような不完全断線のときには小さな分
解能が要求されるので、断線が起きても検出することが
できなかった。

【００１１】本発明の目的は、上記従来の問題点や事情
を解決することにあり、電流検出を行うために電力の供
給経路に直接接続されるシャント抵抗を不要として装置
の熱損失を抑えるとともに、負荷電流の検出範囲と分解
能を変更可能にすることにより、完全短絡と完全断線の
検出だけでなく不完全短絡と不完全断線の検出も可能と
する故障検出装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明である故障検出装置は、電源から負荷に
流れる負荷電流をスイッチングするスイッチング手段を
備え、前記負荷電流に異常が発生したときには前記スイ
ッチング手段をオン／オフ制御して電流振動を生成する
ことにより前記負荷電流を遮断する電流振動型遮断機能
付きスイッチング手段であって、前記負荷電流と変更可
能な基準電流とに基づいて検出値を生成し、この検出値
を変更可能な倍率で増幅して出力する電流検出手段と、
この電流検出手段により出力された前記検出値から前記
負荷電流の値を算出して故障の判定を行う判定手段と、
この判定手段により故障と判定されたときには判定結果
を表示する表示手段とを含むことを特徴とする。

【００１３】この第１の発明によれば、基準電流と増幅
率を変更可能にしたことにより、完全短絡と完全断線の
検出だけでなく不完全断線の検出も可能になった。

【００１４】また、電流振動型遮断機能付きスイッチン
グ手段を利用したことにより、完全短絡による過電流の
みならず、ある程度の短絡抵抗を持つ不完全短絡などの
レアショートが発生した場合の異常電流をも検出するこ
とができ、さらに電流検出を行うために電力の供給経路
に直列接続されるシャント抵抗を不要としたので、装置
の熱損失を抑えることもできる。

【００１５】第２の発明である故障検出装置の電流検出
手段は、電源から負荷に流れる負荷電流をスイッチング
するスイッチング手段と、このスイッチング手段と並列
接続された基準電圧生成手段と、この基準電圧生成手段
の出力電圧と前記スイッチング手段の出力電圧とを比較
する比較手段と、この比較手段の出力に応じて前記基準
電圧生成手段と前記スイッチング手段とを制御するため
の制御信号を生成する制御信号生成手段と、この制御信
号生成手段により生成された前記制御信号にしたがっ
て、基準電流を生成する基準電流生成手段と、この基準
電流生成手段によって生成された前記基準電流を変更す
る基準電流変更手段と、この基準電流変更手段によって
変更された基準電流と前記負荷電流とを比較して検出値
を生成し、この検出値を増幅して出力する検出値生成手
段と、この検出値生成手段の増幅率を変更する増幅率変
更手段とを含むことを特徴とする。

【００１６】この第２の発明によれば、基準電流と増幅
率を変更可能にしたことにより、完全短絡と完全断線の
検出だけでなく不完全断線の検出も可能になった。

【００１７】また、スイッチング手段と基準電圧生成手
段と比較手段と制御信号を生成する制御信号生成手段と
を含むことにより、完全短絡による過電流のみならず、
ある程度の短絡抵抗を持つ不完全短絡などのレアショー
トが発生した場合の異常電流をも検出することができ、
さらに電流検出を行うために電力の供給経路に直列接続
されるシャント抵抗を不要としたので、装置の熱損失を
抑えることもできる。

【００１８】

【発明の実施の形態】以下、本発明に係る故障検出装置
の実施形態を図面に基づいて説明する。図１は本実施形
態の故障検出装置の構成を示すブロック図である。図１
に示すように、本実施形態の故障検出装置は、バッテリ
ー１０１から負荷１０２へ流れる電流を検出し、過電流
などの異常を感知した場合には電流を遮断する電流検出
手段２００と、電流検出手段２００で検出された電流を
モニタリングし、故障の判定をする判定手段３００と、
判定手段３００で故障と判定したときに外部に知らせる
表示手段４００とを含んでいる。以下の説明では、故障
検出装置は、例えば自動車においてバッテリからの電源
を選択的にランプ等の各負荷に供給して、負荷へ電力供
給する装置に適用した実施の形態例について説明する
が、本発明はこのような形態に限定されるものではな
く、負荷の故障を検出する故障検出装置であればどのよ
うな形態であっても適用可能である。

【００１９】ここで、まず本発明に係る故障検出装置の
電流検出手段２００に適用する電流振動型遮断機能付き
スイッチング回路について説明し、本発明に係る故障検
出装置については後述する。

【００２０】［電流振動型遮断機能付きスイッチング回
路］本発明に係る故障検出装置の電流検出手段２００に
適用する電流振動型遮断機能付きスイッチング回路につ
いて、図２は電流振動型遮断機能付きスイッチング回路
の第１の実施形態の回路構成図、図３は電流振動型遮断
機能付きスイッチング回路で使用する半導体スイッチ
（主制御ＦＥＴ）の詳細な回路構成図、図４、図５およ
び図６は電流振動型遮断機能付きスイッチング回路が利
用する原理を説明する説明図、図７は短絡故障時および
通常動作時の電流振動型遮断機能付きスイッチング回路
における半導体スイッチの電流と電圧を例示する波形
図、図８は電流振動型遮断機能付きスイッチング回路の
第２の実施形態の回路構成図、図９は電流振動型遮断機
能付きスイッチング回路の第３の実施形態の回路構成
図、図１０および図１１は電流振動型遮断機能付きスイ
ッチング回路の第４の実施形態の回路構成図、図１２お
よび図１３は電流振動型遮断機能付きスイッチング回路
の第５の実施形態の回路構成図、図１４および図１５は
電流振動型遮断機能付きスイッチング回路の第６の実施
形態の回路構成図、図１６は変形例の電流振動型遮断機
能付きスイッチング回路における第２負荷（抵抗）の構
成を説明する回路図、図１６および図１７は電流振動型
遮断機能付きスイッチング回路の第７の実施形態の回路
構成図、図１８は電流振動型遮断機能付きスイッチング
回路の第８の実施形態の回路構成図である。

【００２１】［第１の実施形態］本発明の故障検出装置
の電流検出手段２００に適用する第１の実施形態の電流
振動型遮断機能付きスイッチング回路について、図２を
参照して説明すると、本実施形態の電流振動型遮断機能
付きスイッチング回路は、電源１０１の出力電圧ＶＢを
負荷１０２に供給する経路に、半導体スイッチとしての
主制御ＦＥＴＱＡのドレインＤ−ソースＳＡを直列接続
した構成である。ここで、主制御ＦＥＴＱＡにはＤＭＯ
Ｓ構造のＮＭＯＳ型を使用しているがＰＭＯＳ型でも実
現可能である。

【００２２】また同図において、主制御ＦＥＴＱＡを駆
動制御する部分については、リファレンスＦＥＴＱＢ、
抵抗Ｒ１、Ｒ２、Ｒ５、Ｒ８、Ｒ１０、ＲＧ、Ｒｒ、Ｒ
Ｖ、ツェナーダイオードＺＤ１、ダイオードＤ１、コン
パレータＣＭＰ１、駆動回路１１１およびスイッチＳＷ
１を備えた構成である。なお、参照符号として抵抗には
“Ｒ”とそれに続く数字および文字を使用しているが、
以下の説明では参照符号として使用すると共に、それぞ
れ該抵抗の抵抗値をも表すものとする。また、図２中の
点線で囲った部分１１０ａはアナログ集積化されるチッ
プ部分を示す。

【００２３】負荷１０２は例えばヘッドライトやパワー
ウィンドウの駆動モータ等々であり、ユーザ等がスイッ
チＳＷ１をオンさせることにより機能する。駆動回路１
１１には、コレクタ側が電位ＶＰに接続されたソースト
ランジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に
接続されたシンクトランジスタＱ６とを直列接続して備
え、スイッチＳＷ１のオン／オフ切換えによる切換え信
号に基づき、ソーストランジスタＱ５およびシンクトラ
ンジスタＱ６をオン／オフ制御して、主制御ＦＥＴＱＡ
を駆動制御する信号を出力する。なお図中、ＶＢは電源
１０１の出力電圧であり、例えば１２［Ｖ］である。ま
た、ＶＰはチャージポンプの出力電圧であり、例えばＶ
Ｂ＋１０［Ｖ］である。

【００２４】半導体スイッチとしての主制御ＦＥＴＱＡ
は、より詳しくは図３に示すような構成を備えている。
図３において、主制御ＦＥＴＱＡは、内蔵抵抗ＲＧ、温
度センサ１２１、ラッチ回路１２２及び過熱遮断用ＦＥ
ＴＱＳを備えている。なお、ＺＤ１はゲートＧ−ソース
ＳＡ間を１２［Ｖ］に保ってゲートＧに過電圧が印加さ
れようとした場合にこれをバイパスさせるツェナーダイ
オードである。

【００２５】つまり、この実施形態で使用する主制御Ｆ
ＥＴＱＡは、主制御ＦＥＴＱＡが規定以上の温度まで上
昇したことが温度センサ１２１によって検出された場合
には、その旨の検出情報がラッチ回路１２２に保持さ
れ、ゲート遮断回路としての過熱遮断用ＦＥＴＱＳがオ
ン動作となることによって、主制御ＦＥＴＱＡを強制的
にオフ制御する過熱遮断機能を備えている。

【００２６】温度センサ１２１は４個のダイオードが縦
続接続されてなり、実装上、温度センサ１２１は主制御
ＦＥＴＱＡの近傍に配置形成されている。主制御ＦＥＴ
ＱＡの温度が上昇するにつれて温度センサ１２１の各ダ
イオードの抵抗値が減少するので、ＦＥＴＱ５１のゲー
ト電位が“Ｌ”レベルとされる電位まで下がると、ＦＥ
ＴＱ５１がオン状態からオフ状態に遷移する。これによ
り、ＦＥＴＱ５４のゲート電位が主制御ＦＥＴＱＡのゲ
ート制御端子（Ｇ）の電位にプルアップされ、ＦＥＴＱ
５４がオフ状態からオン状態に遷移して、ラッチ回路１
２２に“１”がラッチされることとなる。このとき、ラ
ッチ回路１２２の出力が“Ｈ”レベルとなって過熱遮断
用ＦＥＴＱＳがオフ状態からオン状態に遷移するので、
主制御ＦＥＴＱＡの真のゲート（ＴＧ）と主制御ＦＥＴ
ＱＡのソース（ＳＡ）が同電位になって、主制御ＦＥＴ
ＱＡがオン状態からオフ状態に遷移して、過熱遮断され
ることとなる。

【００２７】また、本実施形態の電流振動型遮断機能付
きスイッチング回路では、負荷１０２または主制御ＦＥ
ＴＱＡのソース（ＳＡ）と負荷１０２間において発生す
る短絡故障による過電流、或いは不完全短絡故障による
異常電流に対する保護機能をも備えている。以下、図２
を参照して、この保護機能を実現する構成について説明
する。

【００２８】リファレンスＦＥＴＱＢのドレインおよび
ゲートはそれぞれ主制御ＦＥＴＱＡのドレイン（Ｄ）お
よび真のゲート（ＴＧ）に接続され、リファレンスＦＥ
ＴＱＢのソース（ＳＢ）は抵抗Ｒｒの一方の端子に接続
され、抵抗Ｒｒの他の端子は接地電位（ＧＮＤ）に接続
されている。このように、リファレンスＦＥＴＱＢおよ
び主制御ＦＥＴＱＡのドレイン（Ｄ）およびゲート（Ｔ
Ｇ）を共通化することにより同一チップ（１１０ａ）へ
の集積化を容易にすることができる。

【００２９】また、リファレンスＦＥＴＱＢおよび主制
御ＦＥＴＱＡは同一プロセスで同一チップ（１１０ａ）
上に形成されたものを使用している。本実施形態におけ
る電流検出手法は、コンパレータＣＭＰ１による主制御
ＦＥＴＱＡのドレイン−ソース間電圧ＶDSAと基準電圧
との差の検出によって行われることから、同一チップ上
にリファレンスＦＥＴＱＢおよび主制御ＦＥＴＱＡを形
成することにより、電流検出における同相的誤差要因、
即ち電源電圧、温度ドリフトやロット間のバラツキによ
る影響を除去（削減）することができる。さらに、抵抗
Ｒｒ（第２負荷）をチップ１１０ａの外部に設置してい
るので、基準電圧へのチップ１１０ａの温度変化の影響
を受け難くすることができ、高精度の電流検出を実現す
ることが可能となる。

【００３０】また、リファレンスＦＥＴＱＢの電流容量
が主制御ＦＥＴＱＡの電流容量よりも小さくなるよう
に、それぞれのＦＥＴを構成する並列接続のトランジス
タ数の比を（リファレンスＦＥＴＱＢのトランジスタ
数：１個）＜（主制御ＦＥＴＱＡのトランジスタ数：１
０００個）となるように構成している。

【００３１】さらに、抵抗Ｒｒの抵抗値は、後述のよう
に負荷１０２の抵抗値×（主制御ＦＥＴＱＡのトランジ
スタ数：１０００個／リファレンスＦＥＴＱＢのトラン
ジスタ数：１個）の値となるように設定される。この抵
抗Ｒｒの設定により、主制御ＦＥＴＱＡに負荷電流（５
［Ａ］）が流れたときに抵抗Ｒｒに５［ｍＡ］の電流が
流れると、主制御ＦＥＴＱＡと同じドレイン−ソース間
電圧ＶDSをリファレンスＦＥＴＱＢに発生させることが
できる。また、以上のような回路規定により、リファレ
ンスＦＥＴＱＢおよび抵抗Ｒｒで構成される基準電圧発
生手段の構成を極力小型化することができ、実装スペー
スを縮小して装置コストを低減することができる。

【００３２】可変抵抗ＲＶはチップ外部に設置され、抵
抗Ｒ２に並列に接続される。可変抵抗ＲＶの抵抗値を変
えることにより抵抗Ｒ２の抵抗値を等価的に可変設定す
る。すなわち、抵抗Ｒ１，Ｒ２，ＲＶは、主制御ＦＥＴ
ＱＡのドレイン−ソース間電圧ＶDSAを抵抗値の比に基
づく分圧比で分圧してコンパレータＣＭＰ１に供給する
分圧手段に該当しており、該分圧比を抵抗ＲＶの可変設
定により調整する。これにより、基準電圧生成手段の固
定された設定値（基準）に対してコンパレータＣＭＰ１
の出力を“Ｈ”レベルから“Ｌ”レベルに切替えるドレ
イン−ソース間電圧ＶDSのしきい値を変えることが可能
となる。これにより、アナログ集積化する場合でも１種
類のチップ１１０ａで複数の仕様をカバーすることが可
能となる。

【００３３】コンパレータＣＭＰ１の“＋”入力端子に
は、主制御ＦＥＴＱＡのドレインＤ−ソースＳＡ間電圧
ＶDSAを抵抗Ｒ１と抵抗Ｒ２および可変抵抗ＲＶの並列
抵抗（Ｒ２‖ＲＶ）とで分圧した電圧が抵抗Ｒ５を介し
て供給されている。また、コンパレータＣＭＰ１の
“−”入力端子には、リファレンスＦＥＴＱＢのドレイ
ン−ソース間電圧ＶDSBが供給されている。つまり、
“−”入力端子に供給される電位より“＋”入力端子に
供給される電位が大きいときに出力は有効（“Ｈ”レベ
ル）となり、“−”入力端子に供給される電位より
“＋”入力端子に供給される電位が小さいときに無効
（“Ｌ”レベル）となる。なお、後述のように、コンパ
レータＣＭＰ１は一定のヒステリシスを持っている。

【００３４】次に、以上説明した本実施形態の電流振動
型遮断機能付きスイッチング回路の動作を説明をする。
具体的な動作説明を行う前に、図４、図５および図６を
参照して、本実施形態の電流振動型遮断機能付きスイッ
チング回路が利用する原理について説明する。ここで、
図４はオフ状態からオン状態への遷移時のドレイン−ソ
ース間電圧の立ち下がり特性の説明図、図５は概念的回
路図、図６は主制御ＦＥＴのドレイン電流とゲート−ソ
ース間電圧との特性を説明する説明図である。

【００３５】半導体スイッチとして主制御ＦＥＴＱＡを
使用した場合、電源１０１から負荷１０２への電力供給
経路は、概念的に図５に示すような回路として表され
る。負荷１０２には電力供給経路の配線インダクタンス
Ｌ０と配線抵抗Ｒ０とを含む。なお、経路または負荷１
０２において短絡故障が発生した場合にはＲ０には短絡
抵抗も含まれることとなる。ここで短絡抵抗は、本実施
形態が適用対象としている自動車において負荷１０２を
ヘッドライトと仮定した場合には、上述の完全短絡（デ
ッドショート）の場合に約４０［ｍΩ］以下であり、不
完全短絡の場合は約４０〜５００［ｍΩ］である。

【００３６】このような電力供給経路の一部を成す主制
御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSは、主制御
ＦＥＴＱＡがオフ状態からオン状態へ遷移する際の立ち
下がり電圧特性として、図４に示す如くなる。即ち、短
絡の場合、基準負荷（通常動作）の場合、負荷１０２が
抵抗１［ＫΩ］の場合についての立ち下がり電圧特性で
ある。このように、立ち下がり特性は、電力供給経路お
よび負荷の状態、即ち、経路が持つ配線インダクタンス
並びに配線抵抗および短絡抵抗に基づく時定数に応じて
変化する。

【００３７】このようなドレイン−ソース間電圧ＶDSの
特性の変化を利用して過電流検出を行う手法として、以
下で説明する手法の他に、所定タイミングで所定しきい
値との比較を行って過電流検出を行う手法が考えられる
が、所定タイミングを規定する手段および所定しきい値
との比較手段を構成するために、コンデンサや複数の抵
抗といった部品を必要とし、これらの部品がばらつくと
検出誤差となってしまうという問題がある。また、コン
デンサが必要であり、該コンデンサはチップ内に搭載で
きないことから、外付け部品が必要となり、装置コスト
のアップ要因となってしまうという問題もあった。

【００３８】図４において、主制御ＦＥＴＱＡがオン状
態に遷移してドレイン−ソース間電圧ＶDSが飽和するま
での期間は、主制御ＦＥＴＱＡはピンチオフ領域で動作
する。

【００３９】また、負荷１０２の抵抗が１［ＫΩ］のと
きのドレイン−ソース間電圧ＶDSの変化について、次の
ように考察できる。つまり、第１に、例えば、主制御Ｆ
ＥＴＱＡに日立製の「ＨＡＦ２００１］を使用した場
合、電源電圧１２［Ｖ］のとき、ドレイン電流ＩＤ＝１
２［ｍＡ］だから、ゲート−ソース間電圧ＶTGSは、ほ
ぼしきい値電圧１．６［Ｖ］に維持される。第２に、駆
動回路１１１によるゲート（Ｇ）への充電は継続される
から、このまま行くとゲート−ソース間電圧ＶTGSは上
昇して行ってしまう が、ドレイン−ソース間電圧ＶDS
が低下して、ゲート−ドレイン間の容量ＣGDの電荷を放
電させるので、ゲート−ソース間電圧ＶTGSに達する電
荷を吸収してしまうことになる。即ち、ドレイン−ソー
ス間電圧ＶDSはゲート−ソース間電圧ＶTGS に達した電
荷が電位上昇を生じさせないだけの電荷をゲート−ドレ
イン間の容量ＣGDから放電させるような速度で降下する
ことになる。これにより、ゲート−ソース間電圧ＶTGS
は約１．６［Ｖ］ に維持される。そして、ゲート−ド
レイン間電圧ＶTGDの低下につられてドレイン−ソース
間電圧ＶDSも低下する。なお、この時、電荷を吸収する
要因は２つあり、第１はゲート−ドレイン間電圧ＶTGD
の低下によるゲート−ドレイン間容量ＣGDの放電（ミラ
ー容量）であり、第２はｎ領域の空乏層減少によるゲー
ト−ドレイン間容量ＣGDの容量増大である。

【００４０】また、負荷抵抗＝１［ＫΩ］時のドレイン
−ソース間電圧ＶDSの変化について、次のような解釈も
可能である。つまり、主制御ＦＥＴＱＡがオン状態に遷
移した後の各経過時点で、駆動回路１１１によってゲー
ト（Ｇ）の送られる充電電荷を吸収し、真のゲート（Ｔ
Ｇ）の電圧ＶTGSを一定に保つうようなドレイン−ソー
ス間電圧ＶDSの値を表わしている。したがって、ある経
過時間の後にドレイン−ソース間電圧ＶDSが図４の負荷
抵抗＝１［ＫＧ］時の曲線より上側にあれば、ゲート−
ソース間電圧ＶTGSは１．６［Ｖ］よりも高くなってい
ることを意味する。なお、ドレイン−ソース間電圧ＶDS
は図４の負荷抵抗＝１［ＫΩ］時の曲線より下側に来る
ことはない。

【００４１】さらに、同一経過時間における図４の負荷
抵抗＝１［ＫΩ］時の曲線からの距離をΔＶDSGAPとす
る と、ΔＶDSGAP×ＣGD分の電荷をゲート−ソース間電
圧ＶTGSから引き去れば、ゲート−ソース間電圧電圧ＶT
GSは１．６［Ｖ］になることを意味する。換言すれば、
ゲート−ソース間電圧ＶTGSは１．６［Ｖ］からこの電
荷分だけ電位が上昇していることを意味する。このこと
を式で示せば次式となる。

【００４２】 ＶTGS−１．６＝ΔＶDSGAP×２ＣGD／（ＣGS×２ＣGD） 即ち、ΔＶDSGAPは（ゲート−ソース間電圧ＶTGS−１．
６［Ｖ］に比例する。

【００４３】また、ゲート−ソース間電圧ＶTGSとドレ
イン電流ＩＤとの間には、図６の特性に示すように、比
例に近い１対１の関係がある。ここで、図６の特性は日
立製の「ＨＡＦ２００１」のものであり、図中のＶGSは
ここではゲート−ソース間電圧ＶTGSに相当する。した
がって、ΔＶDSGAPは図６の特性に示されるような対応
関係に基づいてドレイン電流ＩＤを表すということがで
きる。図６において、ドレイン電流ＩＤ＝１０［Ａ］近
辺の分解能は約６０［ｍＶ／Ａ］である。即ち、１
［Ａ］のドレイン電流ＩＤの変化が６０［ｍＶ］のゲー
ト−ソース間電圧ＶTGSの変化に対応し、±５［Ａ］の
ドレイン電流ＩＤの変化に対して±０．３［Ｖ］のゲー
ト−ソース間電圧ＶTGSの変化が対応する。なお、この
分解能は従来例においてシャ ント抵抗ＲＳ＝６０［ｍ
Ω］相当の分解能に相当する。

【００４４】なお、ドレイン電流ＩＤがゼロの時はゲー
トを充電する回路およびミラー容量だけでドレイン−ソ
ース間電圧ＶDSの曲線は決まるが、ドレイン電流ＩＤが
流れると、回路のインダクタンスＬｃおよび回路全体の
抵抗Ｒｃの影響を受けることになる。ドレイン電流ＩＤ
が増大するに連れてドレイン−ソース間電圧ＶDSの曲線
は浮き上がって行くが、完全短絡（デッドショート）の
ようにドレイン電流ＩＤが大きくなると、ドレイン電流
ＩＤの立ち上り勾配はゲートを充電する回路による充電
速度で決まる一定値に収れんし、したがってゲート−ソ
ース間電圧ＶTGSの曲線も収れんすることとなる。な
お、ゲート−ドレイン間電圧ＶTGDが変化ゼロであると
きのゲート−ソース間電圧ＶTGSの曲線の立ち上りで決
まるドレイン電流ＩＤの立ち上り勾配が極限勾配であ
る。

【００４５】次に、再び図５に示す概念的回路図を参照
しながら、駆動回路１１１がオフ制御を行う時の主制御
ＦＥＴＱＡにおける動作（ドレイン−ソース間電圧ＶDS
およびドレイン電流ＩＤの力関係）について詳細に説明
する。

【００４６】駆動回路１１１のソーストランジスタＱ５
がオフ状態に遷移してシンクトランジスタＱ６がオン状
態に遷移すると、真のゲート（ＴＧ）に蓄積された電荷
は抵抗ＲＧおよびＲ８並びにシンクトランジスタＱ６を
介して放電する。

【００４７】この時、主制御ＦＥＴＱＡがオーミック領
域にある間は、ゲート電荷が放電し、ゲート−ソース間
電圧ＶTGSが低下してもドレイン電流ＩＤには殆ど影響
を受けない。またドレイン−ソース間電圧ＶDSも殆ど変
化しない。

【００４８】主制御ＦＥＴＱＡがピンチオフ領域に入る
と、ゲート電荷の放電はゲート−ソース間電圧ＶTGSを
低下させてドレイン電流ＩＤを減少させようとするが、
ドレイン電流ＩＤは外部回路で決まる条件で動作を続け
ようとするので、ドレイン−ソース間電圧ＶDSが増加し
てゲート−ドレイン間容量ＣGDを充電することにより、
ゲートの放電電荷量をキャンセルしてドレイン電流ＩＤ
への影響を無くす働きをする。なお、ドレイン−ソース
間電圧ＶDSが変化できる範囲でこのようなカバー動作が
続くことになる。また、この現象は、ドレイン電流ＩＤ
を変化させる力とドレイン−ソース間電圧ＶDSを変化さ
せる力の大小関係から生じるものであり、ドレイン電流
ＩＤを変化させる力に比べてドレイン−ソース間電圧Ｖ
DSを変化させる力が圧倒的に弱いことによるものであ
る。

【００４９】ドレイン電流ＩＤの増加過程で駆動回路１
１１がオフ制御を行うようになっても、ドレイン電流Ｉ
Ｄはドレイン−ソース間電圧ＶDSが変化（増加）できる
間は、該ドレイン−ソース間電圧ＶDSの変化によってカ
バーされ、ドレイン電流ＩＤは増加し続ける。ドレイン
−ソース間電圧ＶDSが増加できなくなった時点で、ドレ
イン電流ＩＤはゲート電荷の放電のみで決まる電位（ゲ
ート−ソース間電圧ＶTGS）に従って減少する。すなわ
ち、駆動回路１１１がオフ制御を行うようになっても、
ドレイン電流ＩＤはドレイン−ソース間電圧ＶDSの変化
が終わるまではあまり影響を受けないことになる。以上
のメカニズムが主制御ＦＥＴＱＡのオン／オフ動作の根
源になっている。

【００５０】最後に、ゲートを充電する回路が異なる
と、同じ負荷電流に対してドレイン−ソース間電圧ＶDS
の曲線は変わってくる。したがって、ゲート充電電流は
常に同じ条件を保つ必要がある。なお、ゲート充電電流
を減らせばドレイン−ソース間電圧ＶDSの曲線は上方に
シフトすることになる。この性質を利用して、同じドレ
イン電流ＩＤに対してドレイン−ソース間電圧ＶDSを増
大させるようにすれば、過熱遮断保護機能による過熱遮
断を促進させることができる。後述の過熱遮断促進回路
（過熱遮断促進回路）はこれを利用したものである。

【００５１】次に、以上の考察を踏まえて、本実施形態
の電流振動型遮断機能付きスイッチング回路の動作を説
明する。先ず、主制御ＥＦＴＱＡおよび基準電圧生成手
段（リファレンスＦＥＴＱＢ、抵抗Ｒｒ）について説明
する。主制御ＦＥＴＱＡとリファレンスＦＥＴＱＢは１
０００：１のカレントミラー（Current mirror）回路が
構成し、両者のソース電位が等しいときはドレイン電流
ＩＤQA＝１０００×ドレイン電流ＩＤQBとなる。

【００５２】したがって、主制御ＦＥＴＱＡのドレイン
電流としてＩＤQA＝５［Ａ］、リファレンスＦＥＴＱＢ
のドレイン電流としてＩＤQB＝５［ｍＡ］がそれぞれ流
れているときは、主制御ＦＥＴＱＡおよびリファレンス
ＦＥＴＱＢのそれぞれのドレイン−ソース間電圧ＶDSと
ゲート−ソース間電圧ＶTGSは一致する。即ち、ＶDSA＝
ＶDSB ，ＶTGSA＝ ＶTGSBとなる。ここで、ＶDSA ＝ＶD
SB はそれぞれ主制御ＦＥＴＱＡ、リファレンスＦＥＴ
ＱＢのドレイン−ソース間電圧であり、ＶTGSA＝ＶTGSB
はそれぞれ主制御ＦＥＴＱＡ、リファレンスＦＥＴＱＢ
のゲート−ソース間電圧である。

【００５３】したがって、リファレンスＦＥＴＱＢが完
全にオン状態に遷移しているときは、抵抗Ｒｒの両端に
ほぼ電源電圧ＶＢが印加されるから、主制御ＦＥＴＱＡ
に接続する５［Ａ］負荷に等価なリファレンスＦＥＴＱ
Ｂの負荷として、抵抗Ｒｒの抵抗値は、Ｒｒ＝１２
［Ｖ］／５［ｍＡ］−１．４［ＫΩ］として決定され
る。

【００５４】このように、ここでは、主制御ＦＥＴＱＡ
に５［Ａ］の負荷電流が流れたときのドレイン−ソース
間電圧ＶDSの値（曲線）を基準とするが、主制御ＦＥＴ
ＱＡに対してトランジスタ数比（＝電流容量比）の小さ
いリファレンスＦＥＴＱＢを用いて基準電圧生成手段を
構成することにより、基準電圧生成手段をより小型化し
て、小さなチップ占有面積で要求機能を実現できるわけ
である。さらに、上述のように、リファレンスＦＥＴＱ
Ｂと主制御ＦＥＴＱＡと同一プロセスで、同一チップ上
に構成することにより、ロット間ばらつき、温度ドリフ
トの影響を除去することができて、検出精度を大幅に改
善できる。

【００５５】次に、ピンチオフ領域における動作につい
て説明する。主制御ＦＥＴＱＡがオフ状態からオン状態
になると、ドレイン電流はＩＤQAは回路抵抗で決まる最
終負荷電流値を目指して立ち上がっていく。また、主制
御ＦＥＴＱＡのゲート−ソース間電圧ＶTGSAは、ドレイ
ン電流ＩＤQAで決まる値を取り、ドレイン−ソース間電
圧ＶDSAの低下によるコンデンサ容量ＣGDのミラー効果
でブレーキをかけられなが ら、これも立ち上がってい
く。さらに、リファレンスＦＥＴＱＢのゲート−ソース
間電圧ＶTGSBは、リファレンスＦＥＴＱＢが抵抗Ｒｒ＝
１．４［ＫΩ］を負荷とするソースフォロアとして動作
することにより決まる。

【００５６】また、主制御ＦＥＴＱＡのゲート−ソース
間電圧ＶTGSAは、ドレイン電流ＩＤQAの増加に応じて大
きくなっていくので、ゲート−ソース間電圧はＶTGSB＜
ＶTGSAとなる。また、ＶDSA ＝ＶTGSB＋ＶTGD ，ＶDSB
＝ＶTGSB＋ＶTGD の関係があるから、ＶDSA −ＶDSB ＝
ＶTGSA−ＶTGSBとなる。ここで、ゲート−ソース間電圧
の差ＶTGSA−ＶTGSBは、ドレイン電流ＩＤQA−ＩＤQBを
表わすから、ＶTGSA−ＶTGSBを検出することにより、Ｉ
ＤQAと基準電圧発生手段を流れる電流ＩＤQBとの差を得
ることができる。基準電圧発生手段を流れる電流ＩＤQB
は、ＶDSBが小さくなるにつれて（このときはＶDSAも小
さくなっている）ＩＤQA＝５［Ａ］に相当する５［ｍ
Ａ］に近づく。

【００５７】リファレンスＦＥＴＱＢのドレイン−ソー
ス間電圧ＶDSBはコンパレータＣＭＰ１に直接入力さ
れ、主制御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSA
はＲ１と抵抗Ｒ２で分圧した値（ここでは可変抵抗ＲＶ
について考慮に入れないものとする）がコンパレータＣ
ＭＰ１に入力される。即ち、 ＶDSA×Ｒ１／（Ｒ１＋Ｒ２）………（１） がコンパレータＣＭＰ１に入力されることになる。主制
御ＦＥＴＱＡがオン状態に遷移した直後は、リファレン
スＦＥＴＱＢのドレイン−ソース間電圧ＶDSB＞（１）
であるが、主制御ＦＥＴＱＡのドレイン電流ＩＤQAが増
加するに連れて（１）は増加し、ついにはリファレンス
ＦＥＴＱＢのドレイン−ソース間電圧ＶDSBより大きく
なり、この時、コンパレータＣＭＰ１の出力は“Ｈ”レ
ベルから“Ｌ”レベルに変化して、駆動回路１１１のオ
フ制御により、主制御ＦＥＴＱＡをオフ状態に遷移させ
る。

【００５８】なお、コンパレータＣＭＰ１では、ダイオ
ードＤ１と抵抗Ｒ５でヒステリシスが形成されている。
主制御ＦＥＴＱＡがオフ状態に遷移したとき、駆動回路
１１１のシンクトランジスタＱ６によりゲート電位は接
地され、ダイオードＤ１のカソード側と主制御ＦＥＴＱ
ＡのドレインＤ間の電位差は、ＶDSA＋０．７［Ｖ］
（ツェナーダイオードＺＤ１の順方向 電圧）になるの
で、抵抗Ｒ１→抵抗Ｒ５→ダイオードＤ１の経路で電流
が流れ、コンパレータＣＭＰ１の“＋”入力端子の電位
は、駆動回路１１１がオン制御しているときより低下す
る。したがって、オフ状態に遷移したときより小さいド
レイン−ソース間電圧の差ＶDSA−ＶDSBまで主制御ＦＥ
ＴＱＡはオフ状態を維持し、その後オン状態に遷移する
こととなる。なお、ヒステリシス特性の付け方にはいろ
いろな方法があるが、これはその一例である。

【００５９】主制御ＦＥＴＱＡがオフ状態に遷移すると
きのドレイン−ソース間電圧ＶDSAをしきい値ＶDSAthと
すると、次式が成立する。

【００６０】 ＶDSAth−ＶDSA＝Ｒ２／Ｒ１×ＶDSB（at ５［ｍＡ］）………（２） 過電流判定値は（２）式で決まることになる。なお、過
電流判定値を変更するには、チップ１１０ａ外部に接地
されている抵抗Ｒ２に並列接続の可変抵抗ＲＶを調整す
る。可変抵抗ＲＶの抵抗値を小さくすることにより過電
流判定値を下方にシフトさせることができる。

【００６１】次に、オーミック領域における動作につい
て説明する。配線が正常な状態で、主制御ＦＥＴＱＡが
オン状態に遷移すると、主制御ＦＥＴＱＡは連続的にオ
ン状態を維持することとなるので、ゲート−ソース間電
圧ＶTGSA、ＶTGSBは１０［Ｖ］近くまで達し、主制御Ｆ
ＥＴＱＡ，リファレンスＦＥＴＱＢともオーミック領域
で動作する。

【００６２】この領域ではゲート−ソース間電圧ＶGSと
ドレイン電流ＩＤの間には１対１の関係は無くなる。日
立製の「ＨＡＦ２００１」の場合、オン抵抗はゲート−
ソース間電圧ＶGS＝１０［Ｖ］のとき、ＲDS（ON）＝３
０［ｍΩ］であるので、次式となる。

【００６３】 ＶDSB＝５［Ａ］×３０［ｍΩ］＝０．１５［Ｖ］ ＶDSA＝ＩＤQA×３０［ｍΩ］ ＶDSA−ＶDSB＝３０［ｍΩ］×（ＩＤQA−５［Ａ］）……（３） また、配線の短絡等でドレイン電流ＩＤQAが増加すると
式（３）の値が大きくなり、過電流判定値を超えると主
制御ＦＥＴＱＡをオフ状態に遷移させる。この後は上記
ピンチオフ領域の状態に移り、主制御ＦＥＴＱＡはオン
状態およびオフ状態への遷移を繰り返して、最終的に過
熱遮断に至る。なお、過熱遮断に至る前に、配線が正常
に復帰すれば、（間欠的短絡故障の例）、主制御ＦＥＴ
ＱＡは連続的にオン状態を維持するようになり、オーミ
ック領域の動作に戻る。

【００６４】図７には、本実施形態の電流振動型遮断機
能付きスイッチング回路における主制御ＦＥＴＱＡの電
流と電圧の波形図を例示している。ここで、図７（ａ）
はドレイン電流ＩＤ（Ａ）を、図７（ｂ）はドレイン−
ソース間電圧ＶDSをそれぞれ示し、図中、は正常動作
の場合、は過負荷（ソース〜負荷間の配線短絡抵抗を
含む）の場合である。

【００６５】過負荷状態の場合（図中）は、上述のよ
うに主制御ＦＥＴＱＡのオン／オフ制御を繰り返して行
って、主制御ＦＥＴＱＡの周期的な発熱作用によって、
過熱遮断保護機能を働かせている。

【００６６】以上説明したように、本実施形態の電流振
動型遮断機能付きスイッチング回路では、電流検出を行
うために電力の供給経路に直列接続される従来のような
シャント抵抗を不要とし、シャント抵抗を用いずに高精
度の過電流検出が可能であり、装置全体としての熱損失
を抑えることができ、また、完全短絡による過電流検出
のみならず、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流をもハードウ
ェア回路によって連続的に検出可能である。

【００６７】また、マイコンを用いないハードウェア回
路のみで構成して半導体スイッチのオン／オフ制御を行
えるため、装置の実装スペースを縮小でき、装置コスト
を大幅に削減することができる。

【００６８】また、本実施形態と同様に、ドレイン−ソ
ース間電圧ＶDSの特性の変化を利用するものの所定タイ
ミングで所定しきい値との比較を行って過電流検出を行
う他の手法と比較して、コンデンサや複数の抵抗といっ
た部品が不要になるので、該部品のバラツキによる検出
誤差がより低減できるとともに、チップ１１０ａに対す
る外付けコンデンサも不要であることから、実装スペー
スおよび装置コストをより削減することができる。

【００６９】さらに、可変抵抗ＲＶの調整により、負荷
１０２の種別（ヘッドランプ、駆動モータ等）に応じた
完全短絡、不完全短絡の切り分けを確実に検出すること
が可能となり、短絡故障に対する保護を精度良く行うこ
とができる。

【００７０】〔第２の実施形態〕次に、第２の実施形態
の電流振動型遮断機能付きスイッチング回路について、
図８を参照して説明する。本実施形態の電流振動型遮断
機能付きスイッチング回路の構成は、図２の第１の実施
形態の構成に対して、抵抗Ｒ３，Ｒ４，Ｒ６，Ｒ９、Ｆ
ＥＴＱｌ，Ｑ２およびツェナーダイオードＺＤ２を付加
した構成である。なお、図８中の点線で囲った部分１１
０ｂはアナログ集積化されるチップ部分を示す。

【００７１】即ち、ゲート−ソース間を抵抗Ｒ９で接続
したＦＥＴＱｌのゲートに、ツェナーダイオードＺＤ２
および抵抗Ｒ６を介して主制御ＦＥＴＱＡの真のゲート
ＴＧを接続し、ＦＥＴＱｌのドレインを抵抗Ｒ４を介し
てＶＢ＋５〔Ｖ］に接続し、ＦＥＴＱｌのソースを主制
御ＦＥＴＱＡのソースＳＡに接続している。また、抵抗
Ｒｌに対して並列に、抵抗Ｒ３とＦＥＴＱ２のドレイン
とを接続した回路を接続し、ＦＥＴＱ２のオン／オフ制
御によって主制御ＦＥＴＱＡのドレイン−ソース間電圧
ＶDSAの分圧を変えるように構成している。

【００７２】次に、本実施形態の電流振動型遮断機能付
きスイッチング回路の動作を説明する。先ず、ピンチオ
フ領域における動作について説明する。第１の実施形態
と同様に、リファレンスＦＥＴＱＢのドレイン−ソース
間電圧ＶDSB はコンパレータＣＭＰｌに直接入力され、
主制御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSA は抵
抗Ｒｌ，Ｒ３の並列抵抗（Ｒｌ‖Ｒ３）と抵抗Ｒ２で分
圧した値（ここでは可変抵抗ＲＶについて考慮に入れな
いものとする）がコンパレータＣＭＰｌに入力される。

【００７３】即ち、次式の値がコンパレー夕ＣＭＰｌに
入力されることになる。

【００７４】 ＶDSA ×（Ｒ１‖Ｒ３）／（（Ｒ１‖Ｒ３）＋Ｒ２）‥‥‥（１′） 主制御ＦＥＴＱＡがオン状態に遷移した直後は、リファ
レンスＦＥＴＱＢのドレイン−ソース間電圧ＶDSB ＞
（１′）であるが、主制御ＦＥＴＱＡのドレイン電流Ｉ
ＤQAが増加するに連れて（１′）は増加し、ついにはリ
ファレンスＦＥＴＱＢのドレイン−ソース間電圧ＶDSB
より大きくなり、この時、コンパレータＣＭＰｌの出力
は“Ｈ”レベルから“Ｌ”レベルに変化して、主制御Ｆ
ＥＴＱＡをオフ状態に遷移させる。

【００７５】主制御ＦＥＴＱＡがオフ状態に遷移すると
きのドレイン−ソース間電圧ＶDSAをしきい値ＶDSAth
とすると、次式が成立する。

【００７６】 ＶDSAth −ＶDSB ＝Ｒ２／（Ｒ１‖Ｒ３）×ＶDSB ……（２′） 過電流判定値は（２′）式で決まることになる。なお、
過電流判定値を変更するには、第１の実施形態と同様
に、チップ１１０ａ外部に接地されている抵抗Ｒ２に並
列接続の可変抵抗ＲＶを調整する。可変抵抗ＲＶの抵抗
値を小さくすることにより過電流判定値を下方にシフト
させることができる。

【００７７】オーミック領域における動作や図７を参照
して説明した動作等については第１の実施形態と同様で
あるので省略する。

【００７８】次に、過電流判定値について考察する。こ
こでは、過電流判定値はピンチオフ領域、オーミック領
域とも同一の値を用いるとする。

【００７９】先ず、ピンチオフ領域における△（ＶDSA
−ＶDSB ）／△ＩＤを求める。ＨＡＦ２００１の特性曲
線より、次式が得られる。

【００８０】 △ＶTGSA／△ＩＤQA＝６０［ｍＶ／Ａ］ ……（４） △ＶTGSA＝△（ＶDSA −ＶDSB ）×２ＣGD ／（ＣGS ＋２ＣGD ） ＝△（ＶDSA −ＶDSB ） ×２×１２００ｐＦ／（１８００ｐＦ＋２×１２００ｐＦ） ＝△（ＶDSA −ＶDSB ）×０．５７ ……（５） 式（４），（５）より、 △（ＶDSA −ＶDSB ）／△ＩＤ＝１０５［ｍＶ／Ａ〕……（６） となる。

【００８１】また、オーミック領域における△（ＶDSA
−ＶDSB ）／△ＩＤは、式（３）より、 △（ＶDSA −ＶDSB ）／△ＩＤ＝３０［ｍＶ／Ａ〕……（７） となる。

【００８２】式（６），（７）を比較すると、ピンチオ
フ領域ではオーミック領域より電流感度が敏感になり、
オーミック領域で適切な過電流判定値でも、ピンチオフ
領域では低すぎて引っ掛かり過ぎる恐れがある。この対
策としては、ピンチオフ領域とオーミック領域で過電流
判定値を変える方法がある。第１の実施形態の構成に対
して本実施形態で付加された回路がこの対策回路であ
る。

【００８３】ピンチオフ領域かオーミック領域かの判定
は、ゲート−ソース間電圧ＶTGSAの大きさで行う。ドレ
イン電流ＩＤが増えるに連れてピンチオフ領域のゲート
−ソース間電圧ＶTGSAは大きくなるが、完全短絡（デッ
ドショート）の場合でも５［Ｖ］を超えることはない。
したがって、ゲート−ソース間電圧ＶTGSA＞５〔Ｖ］で
あればオーミック領域にあると判定できる。

【００８４】主制御ＦＥＴＱＡがオン状態に遷移した直
後は、ＦＥＴＱｌはオフ状態で、ＦＥＴＱ２はオン状態
にある。ＦＥＴＱ２をオン状態に遷移させるためには、
電源電圧ＶＢ以上の電圧、例えばＶＢ＋５［Ｖ］が必要
となる。

【００８５】ツェナーダイオードＺＤ２のツェナー降伏
電圧を５［Ｖ〕−１．６［Ｖ］（ＦＥＴＱｌのしきい値
電圧）に設定すれば、ゲート−ソース間電圧ＶTGSA＞５
〔Ｖ］になるとＦＥＴＱｌがオン状態に遷移し、ＦＥＴ
Ｑ２がオフ状態に遷移するので、抵抗Ｒ２に並列に入っ
ていた抵抗Ｒ３が回路的に除去されることとなる。

【００８６】ドレイン−ソース間電圧ＶDSA の圧縮率が
小さくなるので、過電流と判定されるドレイン−ソース
間電圧の差ＶDSA −ＶDSB がより小さくなる。これによ
りオーミック領域では対策前より少ない電流値で過電流
判定されるようになる。

【００８７】しかし、本実施形態における付加回路によ
る対策を行わなくても、実用的には問題ない可能性があ
る。つまり、ピンチオフ領域では最終負荷電流値が小さ
いときは、ピンチオフ領域内で完全に立ち上がってしま
う。即ち、ピンチオフ領域内で最終負荷電流値に達する
が、最終負荷電流値が大きい場合には、ピンチオフ領域
内ではまだ立ち上がり途上にあり、ピンチオフ領域の電
流値は、完全短絡（デッドショート）の場合でも最大４
０［Ａ］位に制限される。

【００８８】つまり、最終負荷電流値が大きくなるに連
れて、ある一定の勾配を持った電流立ち上がり特性に収
れんし、最終負荷電流値の差ほどドレイン−ソース間電
圧ＶDSA の差がつかなくなる。この現象があるため、ピ
ンチオフ領域の電流感度が大きくても、ドレイン−ソー
ス間電圧の差ＶDSA −ＶDSB が大きくならず、基準電圧
生成回路における電流値の選択しだいで本実施形態のよ
うな付加回路による対策を用いなくても、第１の実施形
態の構成によって、実用的な過電流検出保護を実現でき
る。

【００８９】本実施形態の電流振動型遮断機能付きスイ
ッチング回路では、第１の実施形態で詳述したものと同
等の効果を奏することができる。

【００９０】ここで最後に、過電流制御の考え方につい
て整理しておく。基本構想としては次の通りである。先
ず、配線が正常なときは主制御ＦＥＴＱＡがオン状態に
遷移するとオーミック領域に入り、配線が正常である限
り、オーミック領域に留まり、主制御ＦＥＴＱＡはオン
状態を維持し続ける。次に、配線に異常が発生して、電
流が増えドレイン−ソース間電圧の差ＶDSA −ＶDSB が
過電流判定値を超えると、主制御ＦＥＴＱＡはオフ状態
に遷移し、ピンチオフ領域に入る。配線異常が続く限
り、主制御ＦＥＴＱＡはオン状態／オフ状態の遷移を繰
り返し続けて、ピンチオフ領域に留まり、最終的に過熱
遮断に至る。

【００９１】上記基本構想を実現し、かつ制御を最適化
するために、過電流判定値は次の２つの条件を満足しな
ければならない。第１に、正常電流範囲では主制御ＦＥ
ＴＱＡを絶対にオフさせないことである。第２に、オー
ミック領域で過電流と判定した後は、配線異常が改善さ
れない限り、ピンチオフ領域で主制御ＦＥＴＱＡはオン
状態／オフ状態への遷移を繰り返し行い続けることであ
る。これはオン／オフ制御の周期を安定させるために必
要である。オン／オフ制御の周期を安定させることは制
御の安定性につながるし、オン／オフ制御の周期を用い
てタイマを設定する（後述の第６の実施形態を参照）の
で、そのためにも周期の安定化は必要である。

【００９２】上記第１および第２の条件を満足させるた
めには、オーミック領域の過電流判定値を「正常電流最
大値＋α」の電流値（相当するＶDSA −ＶDSB ）に設定
し、ピンチオフ領域の過電流判定値を「正常電流最大値
＋β」に設定する必要がある。このときα＞βとする。
つまり、α−βがピンチオフ領域に留まらせるために必
要なオフセット量である。

【００９３】〔第３の実施形態〕次に、第３の実施形態
の電流振動型遮断機能付きスイッチング回路について、
図９を参照して説明する。第２の実施形態の電源供給制
御装置における回路構成（図８）との違いは、リファレ
ンスＦＥＴＱＢのゲートを主制御ＦＥＴＱＡの真のゲー
トＴＧに接続せず、リファレンスＦＥＴＱＢのゲート抵
抗としてＲ４１を追加し、該抵抗Ｒ４１の他端を主制御
ＦＥＴＱＡのゲートＧに接続している。それ以外は第２
の実施形態の回路構成と同じである。なお、図９中の点
線で囲った部分１１０ｃはアナログ集積化されるチッブ
部分を示す。

【００９４】また、抵抗Ｒ４１の抵抗値は、Ｒ４１＝１
０００×ＲＧに設定する必要がある。例えば、ＲＧ＝１
０〔ＫΩ］とした場合にはＲ４１＝１０［ＭΩ］とな
る。非常に高い抵抗値になるので、コスト、生産性を考
慮するトランジスタ数比を１：１００位にして、Ｒ４１
＝１〔ＭΩ］位になるようにすることが望ましい。

【００９５】なお、本実施形態の電源供給制御装置の動
作は第２の実施形態と同等であり、第１の実施形態と同
等の効果を奏する。

【００９６】〔第４の実施形態〕次に、第４の実施形態
の電流振動型遮断機能付きスイッチング回路について、
図１０および図１１を参照して説明する。本実施形態の
電流振動型遮断機能付きスイッチング回路は、第１の実
施形態の電流振動型遮断機能付きスイッチング回路にお
ける回路構成（図２）において、主制御ＦＥＴＱＡのド
レイン−ソース間電圧ＶDSAを抵抗値の比に基づく分圧
比で分圧してコンパレータＣＭＰ１に供給する分圧手段
（抵抗Ｒ１，Ｒ２，ＲＶ）を改良したものである。な
お、図１０中の点線で囲った部分１１０ａ’および図１
１中の点線で囲った部分１１０ａ”は、それぞれアナロ
グ集積化されるチップ部分を示す。

【００９７】すなわち、図１０において、本実施形態の
電流振動型遮断機能付きスイッチング回路は、電源１０
１の出力電圧ＶＢを負荷１０２に供給する経路に、半導
体スイッチとしての主制御ＦＥＴＱＡのドレインＤ−ソ
ースＳＡを直列接続した構成であり、主制御ＦＥＴＱＡ
を駆動制御する部分について、リファレンスＦＥＴＱ
Ｂ、トランジスタＱ７、抵抗Ｒ１〜Ｒ６，Ｒ８〜Ｒ１
０，ＲＧ，Ｒｒ、ツェナーダイオードＺＤ１、ダイオー
ドＤ１〜Ｄ３、コンパレータＣＭＰ１、駆動回路１１１
およびスイッチＳＷ１を備えた構成である。なお、半導
体スイッチとしての主制御ＦＥＴＱＡは、より詳しくは
第１の実施形態と同様に図３に示すような構成を備えた
ものであり、コンパレータＣＭＰ１、駆動回路１１１お
よびスイッチＳＷ１等の機能や作用、並びにリファレン
スＦＥＴＱＢおよび抵抗Ｒｒによる基準電圧の生成等々
についても第１の実施形態と同様である。

【００９８】ここでは、第１の実施形態の電流振動型遮
断機能付きスイッチング回路（図２）と異なる回路構成
部分（トランジスタＱ７、抵抗Ｒ１〜Ｒ６、ダイオード
Ｄ２，Ｄ３）について、該回路の機能や作用について説
明する。

【００９９】先ず、電源１０１と抵抗Ｒ１との間に接続
されているＰＮＰトランジスタＱ７は、暗電流に対処す
るためのものである。第１の実施形態の電流振動型遮断
機能付きスイッチング回路（図２）では、負荷１０２へ
の電源供給指示がなされていない時、即ち主制御ＦＥＴ
ＱＡの駆動制御がなされていない時であっても、分圧手
段の抵抗Ｒ１，Ｒ２を経由して電源１０１から負荷１０
２に至る暗電流の径路が存在しており、スイッチＳＷ１
がオフであっても僅かながら電源１０１の電力が消費さ
れている。

【０１００】このような暗電流による電源１０１の電力
消費を低減するために、トランジスタＱ７を構成し、ス
イッチＳＷ１がオンされた（負荷１０２への電源供給指
示がなされた）時にのみトランジスタＱ７をオン状態に
遷移させ、そうでない時はオフ状態として、暗電流の経
路を削減している。つまり、トランジスタＱ７がオフ状
態にある時は、抵抗Ｒ１→抵抗Ｒ３→抵抗Ｒ２→ＧＮＤ
（接地電位）、抵抗Ｒ１→ダイオードＤ３→抵抗Ｒ５→
負荷１０２→ＧＮＤ、並びに、抵抗Ｒ１→抵抗Ｒ３→ダ
イオードＤ２→抵抗Ｒ６→抵抗Ｒｒ→ＧＮＤ（接地電
位）の経路を流れる電流がカットされ、暗電流を低減で
きることとなる。

【０１０１】次に、抵抗Ｒ１〜Ｒ６、ダイオードＤ２，
Ｄ３はダイオードクランプ回路を構成している。抵抗Ｒ
１と抵抗Ｒ３の接続点の電位をＶＣ、抵抗Ｒ３と抵抗Ｒ
２の接続点の電位をＶＥとすると、トランジスタＱ７が
オン状態にある時はＶＣ＞ＶＥである。

【０１０２】主制御ＦＥＴＱＡのソース電位ＶSA≧ＶＣ
−０．７［Ｖ］であれば、ソース電圧ＶSAがコンパレー
タＣＭＰ１の“＋”入力端子に入力されるが、ＶSA＜Ｖ
Ｃ−０．７［Ｖ］であれば、コンパレータＣＭＰ１の
“＋”入力端子にはソース電圧ＶSAに関係なくＶＣ−
０．７［Ｖ］の電位が入力される。すなわち、ソース電
圧ＶSAが低下してもコンパレータＣＭＰ１の“＋”入力
端子はＶＣ−０．７［Ｖ］の電位にクランプされ、該電
位以下にはならない。

【０１０３】また、コンパレータＣＭＰ１の“−”入力
端子についても同様に、リファレンスＦＥＴＱＢのソー
ス電圧ＶSBがＶＥ−０．７［Ｖ］未満に低下してもＶＥ
−０．７［Ｖ］の電位にクランプされる。

【０１０４】このようなダイオードクランプ回路によ
り、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢが
オフ状態に遷移して、ソース電圧ＶSAおよびソース電圧
ＶSBが低下した時でも、コンパレータＣＭＰ１の“＋”
入力端子および“−”入力端子は、それぞれＶＣ−０．
７［Ｖ］の電位およびＶＥ−０．７［Ｖ］の電位にクラ
ンプされ、ＶＣ＞ＶＥであるのでコンパレータＣＭＰ１
の出力を“Ｈ”レベルとすることができ、ソース電圧Ｖ
SAおよびソース電圧ＶSBの大小関係に関らず、主制御Ｆ
ＥＴＱＡを確実にオン制御することができる。また、コ
ンパレータＣＭＰ１の“＋”入力端子および“−”入力
端子を一定値以下の電位に低下させることが無いので、
“＋”入力端子および“−”入力端子の耐圧性を改善す
ることができる。

【０１０５】また、図１１の電流振動型遮断機能付きス
イッチング回路は、図１０において、リファレンスＦＥ
ＴＱＢのゲートを主制御ＦＥＴＱＡの真のゲートＴＧに
接続せず、リファレンスＦＥＴＱＢのゲート抵抗として
Ｒ４１を追加し、該抵抗Ｒ４１の他端を主制御ＦＥＴＱ
ＡのゲートＧに接続して構成したものである。抵抗Ｒ４
１の設定等については第３の実施形態と同様である。

【０１０６】〔第５の実施形態〕次に、第５の実施形態
の電流振動型遮断機能付きスイッチング回路について、
図１２および図１３を参照して説明する。本実施形態の
電流振動型遮断機能付きスイッチング回路は、第１の実
施形態における回路構成（図２）に対して、突入電流マ
スク回路１０５および過熱遮断回路１０６を付加した構
成である。なお、図１２中の点線で囲った部分１１０ｄ
および図１３中の点線で囲った部分１１０ｄ’は、それ
ぞれアナログ集積化されるチップ部分を示す。

【０１０７】負荷１０２（例えばヘッドライト）をオン
させると、安定状態の数倍から数十倍の突入電流が流れ
る。その突入電流が流れる期間は負荷１０２の種類や容
量（大きさ）によって異なり、だいたい３［msec］から
２０〔msec〕である。この突入電流が流れる期間に、上
記第１、第２または第３の実施形態で説明したような過
電流制御が行われると、負荷１０２が定常状態に至るま
でに時間を要してしまい、ライトの点灯が遅れるなどの
負荷自身の応答が悪くなる場合がある。本実施形態で
は、突入電流マスク回路１０５を図２の構成に付加する
ことによってこのような問題を解消する。

【０１０８】また、上記第１，第２または第３または第
４の実施形態では、完全短絡による過電流が検出された
場合には、すぐに過熱遮断による保護が機能して主制御
ＦＥＴＱＡを過熱遮断（オフ制御）することが可能であ
るが、不完全短絡の場合には、主制御ＦＥＴＱＡのオン
／オフ制御を繰り返し行って、主制御ＦＥＴＱＡの周期
的な発熱作用によって過熱遮断を機能させるので、過熱
遮断までの時間が相対的に長くなることが考えられる。
本実施形態では、過熱遮断促進回路（過熱遮断促進手
段）１０６によって不完全短絡の場合でも主制御ＦＥＴ
ＱＡの遮断を速めるようにしている。

【０１０９】図１２において、突入電流マスク回路１０
５は、ＦＥＴＱ１１，Ｑ１２、ダイオードＤｌｌ、抵抗
Ｒｌｌ〜Ｒ１３およびコンデンサＣ１１を備えて構成さ
れている。

【０１１０】次に、突入電流マスク回路１０５の動作に
ついて説明する。主制御ＦＥＴＱＡがオン状態に遷移す
ると、ゲート−ソース間電圧ＶGSA がダイオードＤ１
１および抵抗Ｒ１２を介してＦＥＴＱ１２のゲートに供
給され、また同じくゲート−ソース間電圧ＶGSA がダ
イオードＤ１１および抵抗Ｒ１１を介してＦＥＴＱ１１
のゲートに供給される。

【０１１１】ＦＥＴＱ１２のゲートはコンデンサＣ１１
を介して主制御ＦＥＴＱＡのソースＳＡに接続されてお
り、主制御ＦＥＴＱＡがオン状態に遷移した直後はコン
デンサＣ１１が未充電であるため、ＦＥＴＱ１２のゲー
ト電位が十分に上がらずＦＥＴＱｌ２はオン状態に遷移
できない。また、ＦＥＴＱ１１はＦＥＴＱ１２がオフ状
態にある間はオン状態にあり、コンパレータＣＭＰｌの
＋端子に供給される分圧点を主制御ＦＥＴＱＡのソース
ＳＡに結合させる。そのため、コンパレータＣＭＰ１の
出力は“Ｈ”レベルに保たれて、大きな突入電流が流れ
ても主制御ＦＥＴＱＡはオフ状態に遷移しないことにな
る。

【０１１２】時間の経過により、コンデンサＣ１１は抵
抗Ｒ１２を介して充電されていき、ついにはＦＥＴＱ１
２がオン状態に遷移する。これに伴ってＦＥＴＱ１１が
オフ状態に遷移し上記マスク状態が終了して、過電流検
出制御が機能することとなる。

【０１１３】なお、抵抗Ｒ１３は主制御ＦＥＴＱＡがオ
フ状態に遷移した後、コンデンサＣ１１をリセットする
ための放電抵抗である。Ｒ１２≪Ｒ１３となるように設
定してマスク時間に影響しないようにするのが望まし
い。また、マスク時間はＲｌ２×Ｃ１１の時定数で決定
されるので、１チップ化する場合には外付けのコンデン
サＣ１１の容量値を任意に変更することにより、マスク
時間の調整が可能となる。

【０１１４】次に、過熱遮断促進回路１０６は、ＦＥＴ
Ｑ２１〜Ｑ２４、ダイオードＤ２１、Ｄ２２、ツェナー
ダイオードＺＤ２１、抵抗Ｒ２１〜Ｒ２７およびコンデ
ンサＣ２１を備えて構成されている。

【０１１５】次に、過熱遮断促進回路１０６の動作につ
いて鋭明する。過電流制御に入り、ゲート駆動回路が周
期的にオフ制御して主制御ＦＥＴＱＡのゲート電位が周
期的に“Ｌ”レベルになるが、その間、ソース電位ＶSA
が“Ｌ”レベルになっている間にコンデンサＣ２１はト
ランジスタＱ２２、Ｑ２４および抵抗Ｒ２１を介して充
電される。ＦＥＴＱ２１のゲート電位は最初はしきい値
以下なのでオフ状態にあるが、コンデンサＣ２１の充電
に伴ってゲート電位が上昇するとＦＥＴＱ２１はオン状
態に遷移する。

【０１１６】抵抗Ｒ２１を介して端子ＴＧ（主制御ＦＥ
ＴＱＡの真のゲート）から接地電位（ＧＮＤ）に電流が
流れ、端子ＴＧに蓄積される電荷量が減少する。このた
め、同じ負荷抵抗に対してもドレイン−ソース間電圧Ｖ
DSAが大きくなり、主制御ＦＥＴＱＡの電力消費が増大
して過熱遮断が早まることとなる。なお、抵抗Ｒ２１が
小さいほど過熱遮断は早まる。また、抵抗Ｒ２３はコン
デンサＣ２１の放電抵抗であり、Ｒ２２≪Ｒ２３となる
ように設定するのが望ましい。

【０１１７】さらに、図１３は、第４の実施形態の電流
振動型遮断機能付きスイッチング回路における回路構成
（図１０）に対して、突入電流マスク回路１０５’およ
び過熱遮断促進回路１０６’を付加した構成である。突
入電流マスク回路１０５’および過熱遮断促進回路１０
６’の回路構成および作用については、図１２のものと
同等である。

【０１１８】〔第６の実施形態〕次に、第６の実施形態
の電流振動型遮断機能付きスイッチング回路について、
図１４および図１５を参照して説明する。本実施形態の
電流振動型遮断機能付きスイッチング回路は、第１の実
施形態における回路構成（図２）に対して、オン／オフ
回数積算回路１０７を付加した構成である。なお、図１
４中の点線で囲った部分１１０ｅおよび図１５中の点線
で囲った部分１１０ｅ’はそれぞれアナログ集積化され
るチップ部分を示す。

【０１１９】上記第１、第２、第３または第４の実施形
態において、不完全短絡の場合に、主制御ＦＥＴＱＡの
オン／オフ制御を繰り返し行って、主制御ＦＥＴＱＡの
周期的な発熱作用によって過熱遮断を機能させることか
ら、過熱遮断までの時間が相対的に長くなるという問題
点を、本実施形態では次のようにして解消する。即ち、
主制御ＦＥＴＱＡのオン／オフ制御回数が所定回数に達
したときにオフ制御させるオン／オフ回数積算回路（回
数制御手段）１０７を付加することにより、主制御ＦＥ
ＴＱＡの遮断を速める。

【０１２０】図１３において、オン／オフ回数積算回路
１０７は、トランジスタＱ３１〜Ｑ３４、ダイオードＤ
３１〜Ｄ３３、ツェナーダイオードＺＤ３１、抵抗Ｒ３
１〜Ｒ３７およびコンデンサＣ３１を備えて構成されて
いる。

【０１２１】次に、オン／オフ回数積算回路１０７の動
作について説明する。過電流制御に入り、主制御ＦＥＴ
ＱＡのオン／オフ動作中にオフ制御される（ゲート電位
が“Ｌ”レベルになる）度に、コンデンサＣ３１はトラ
ンジスタＱ３２，Ｑ３４および抵抗Ｒ３１を介して充電
される。なお、コンデンサＣ３１が充電されるのは、オ
フ制御（ゲート電位が“Ｌ”レベル）の間にドレイン−
ソース間電圧ＶDSAが“Ｈ”レベルになる時のみであ
り、連続的にオン制御またはオフ制御される時には充電
されない。ＦＥＴＱ３１のゲート電位は最初はしきい値
以下なのでオフ状態にあるが、コンデンサＣ３１の充電
に伴ってゲート電位が上昇するとＦＥＴＱ３１はオン状
態に遷移する。この時、温度センサ１２１（４個のダイ
オード）のアノード側が引き下げられるので、高温状態
と同じ条件となって過熱遮断用ＦＥＴＱＳがオン状態に
遷移して、主制御ＦＥＴＱＡを遮断（オフ制御）する。

【０１２２】なお、回数積算による遮断時間は約１［se
c ］程度が望ましい。また、オン／オフ回数積算回路１
０７を安定に動作させるためには、さらに、主制御ＦＥ
ＴＱＡのオン／オフ制御の周期を安定させることが必要
である。本実施形態においては、負荷電流の変化に対す
る主制御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSAの
変化はピンチオフ領域の方がオーミック領域より大きい
ので、主制御ＦＥＴＱＡがオン／オフ制御の間はピンチ
オフ領域でオフ状態に遷移する（ピンチオフ領域をパス
してオーミック領域でオフ状態に遷移することはない）
こととなり、したがって、主制御ＦＥＴＱＡのオン／オ
フ制御の周期が安定したものとなる。

【０１２３】また、本実施形態の電流振動型遮断機能付
きスイッチング回路では、オン／オフ回数積算回路１０
７において、主制御ＦＥＴＱＡのオン／オフ制御回数を
コンデンサＣ３１に蓄えられる電荷量で判断したが、駆
動回路１１１の出力をそのまま計数するカウンタによっ
てオン／オフ回数積算回路を構成してもよい。この場
合、駆動回路１１１の出力を計数するカウンタの計数値
が所定値に達した時に、過熱遮断用ＦＥＴＱＳをオン状
態に遷移させて、主制御ＦＥＴＱＡを遮断（オフ制御）
することとなる。

【０１２４】さらに、図１５は、第４の実施形態の電流
振動型遮断機能付きスイッチング回路における回路構成
（図１０）に対して、オン／オフ回数積算回路１０７’
を付加した構成である。オン／オフ回数積算回路１０
７’の回路構成および作用については、図１４のものと
同等である。

【０１２５】なお、以上説明した第６の実施形態の電流
振動型遮断機能付きスイッチング回路（図１４および図
１５）においては、オン／オフ回数積算回路１０７によ
る回数積算の後、過熱遮断機能即ち、温度センサ１２
１、ラッチ回路１２２および過熱遮断用ＦＥＴＱＳ（図
３参照）を用いて主制御ＦＥＴＱＡを遮断（オフ制御）
する構成としたが、以下のように変形した構成を用いる
ことも可能である。

【０１２６】すなわち、第１の変形は、ＦＥＴＱ３１の
ドレインを主制御ＦＥＴＱＡの真のゲート（ＴＧ）に接
続した構成であり、また第２の変形は、コンパレータＣ
ＭＰ１の出力に禁止ゲート（２入力ＡＮＤゲート）を設
け、その禁止制御信号にＦＥＴＱ３１のドレイン電位を
用いる（ＦＥＴＱ３１のドレイン電位を２入力ＡＮＤゲ
ートの他方の入力に供給する）構成であり、さらに第３
の変形は、ＦＥＴＱ３１のドレインを抵抗を介してコン
パレータＣＭＰ１の“＋”入力端子に接続した構成であ
る。但し、これらの変形構成においては、抵抗Ｒ３１は
不要となり、また、オン／オフ回数積算回路１０７によ
り主制御ＦＥＴＱＡの遮断を行ったことを情報として保
持するためには、ゲートをＦＥＴＱ３１のドレインに、
ソースを電源電圧ＶＢまたはトランジスタＱ７のコレク
タに、ドレインを抵抗を介してＦＥＴＱ３１のゲートに
それぞれ接続し、さらにソース−ゲート間に抵抗を接続
したＦＥＴを設けて、ラッチを構成する必要がある。こ
こで、追加するＦＥＴはＦＥＴＱ３１とは逆の導電型、
即ちＮＭＯＳ型ＦＥＴＱ３１に対してＰＭＯＳ型ＦＥＴ
を使用する。

【０１２７】〔変形例〕次に、上記第１、第２、第３、
第４、第５および第６の実施形態の電流振動型遮断機能
付きスイッチング回路の変形例について、図１６を参照
して説明する。以上の各実施形態の説明では、基準電圧
生成手段を固定（上述の説明では、５［Ａ］負荷相当に
固定）しておき、第２負荷（抵抗Ｒｒ）の変更には過電
流判定値を変化させて対応していた。即ち、使用最大負
荷に合わせて抵抗Ｒｌ，Ｒ２，Ｒ３を設定してチップを
作成し、負荷１０２が小さい場合はチップ外部に抵抗Ｒ
２に並列に可変抵抗ＲＶを追加して、過電流判定値を下
げていた。

【０１２８】この方法では次のような問題点がある。第
１に、過電流判定値が大きくなるほど制御精度は低下す
る。第２に、ピンチオフ領域とオーミック領域では過電
流判定値を変える必要がある。この場合ピンチオフ領域
の過電流判定値は、厳密にはドレイン電流ＩＤの立ち上
がり勾配に合わせて設定する必要があるが、ドレイン電
流ＩＤ立ち上がり勾配は、配線インダクタンスおよび配
線抵抗が変わると変化するので、ぴったりに設定するこ
とは難しい。

【０１２９】この対策として、基準電圧生成手段を負荷
１０２に合わせて設定することが有効である。即ち、先
ず、負荷１０２の最大電流値に相当する基準電圧生成手
段を設定する。次に、基準電圧生成手段におけるドレイ
ン−ソース間電圧ＶDS（即ち、リファレンスＦＥＴＱＢ
のドレイン−ソース間電圧ＶＤSB）を、負荷駆動トラン
ジスタ（即ち、主制御ＦＥＴＱＡのドレイン−ソース間
電圧ＶDSA ）が少しでも越えれば過電流値と判定する。

【０１３０】この手法では、過電流判定値をピンチオフ
領域とオーミック領域で変える必要はない。基準電圧生
成手段のドレイン−ソース間電圧ＶDSを越えたか杏かで
判定すれば良いから、検出精度はコンパレータＣＭＰｌ
の分解能だけで決まることになる。

【０１３１】また、温度ドリフト、ＩＣロット間ばらつ
き、配線インダクタンスおよび配線抵抗の影響を除去で
き、電源電圧の変動に対してもコンパレータＣＭＰｌが
正常に作動する限り影響を受けない。したがって、誤差
要素の少ない（ほとんど無い）電流振動型遮断機能付き
スイッチング回路を実現することができる。

【０１３２】なお、基準電圧生成手段の設定変更方法を
まとめて列挙すれば、次のようなものが考えられる。

【０１３３】（ａ）抵抗Ｒｒに並列に外部可変抵抗ＲＶ
を追加接続する。

【０１３４】（ｂ）抵抗Ｒｒをチップ外部に設置して、
仕様に合わせて選択・設定する。

【０１３５】（ｃ）チップ内部の抵抗Ｒｒの抵抗値を変
える。

【０１３６】例えば図１６に示すように、チップ内部に
数種類の抵抗Ｒｒ１〜Ｒｒ４を並列に配置しておき、チ
ップをパッケージするとき、またはべアチップ実装する
ときに、抵抗Ｒｒｌ〜Ｒｒ４の中からスイッチＳＷ２に
より選択接続することにより、基準電圧生成手段の設定
値（基準）を目標の仕様に設定することが可能となる。
これにより、電流振動型遮断機能付きスイッチング回路
を集積化する場合でも１種類のチップで複数の仕様をカ
バーすることが可能となる。また抵抗の可変設定によ
り、負荷の種別（ヘッドランプ、駆動モータ等）に応じ
た完全短絡、不完全短絡の切り分けを確実に検出するこ
とが可能となり、短絡故障に対する保護を精度良く行う
ことができる。

【０１３７】〔第７の実施形態〕次に、第７の実施形態
の電流振動型遮断機能付きスイッチング回路について、
図１７および図１８を参照して説明する。

【０１３８】図１７の電流振動型遮断機能付きスイッチ
ング回路は、第４の実施形態の電流振動型遮断機能付き
スイッチング回路における回路構成（図１０）におい
て、主制御ＦＥＴＱＡ、リファレンスＦＥＴＱＢにｐチ
ャネル型素子を用いて構成したものであり、また、図１
８の電流振動型遮断機能付きスイッチング回路は、第４
の実施形態の電流振動型遮断機能付きスイッチング回路
における回路構成（図１０）において、主制御ＦＥＴＱ
Ａ、リファレンスＦＥＴＱＢにＩＧＢＴ（Insulated Ga
te Bipolar Transistor）を用いて構成したものであ
る。なお、図１７中の点線で囲った部分１１０ａｐおよ
び図１８中の点線で囲った部分１１０ａｉはそれぞれア
ナログ集積化されるチップ部分を示す。

【０１３９】〔第８の実施形態〕次に、第８の実施形態
の電流振動型遮断機能付きスイッチング回路について、
図１９を参照して説明する。本実施形態の電流振動型遮
断機能付きスイッチング回路は、第１、第５および第６
の実施形態の電流振動型遮断機能付きスイッチング回路
を合成した回路構成（図２、図１２および図１４）に対
して、過小電流検出の機能を付加したものである。

【０１４０】すなわち、電源１０１の出力電圧ＶＢを負
荷１０２に供給する経路に、半導体スイッチとしての主
制御ＦＥＴＱＡのドレインＤ−ソースＳＡを直列接続し
た構成の電流振動型遮断機能付きスイッチング回路であ
り、図１９において、主制御ＦＥＴＱＡを駆動制御する
部分には、リファレンスＦＥＴＱＢ，第２リファレンス
ＱＣ、抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ１０，ＲＧ，Ｒｒ１，
Ｒｒ２、ツェナーダイオードＺＤ１、ダイオードＤ１、
コンパレータＣＭＰ１，ＣＭＰ２、駆動回路１１１およ
びスイッチＳＷ１を備えている。なお、図１９中の点線
で囲った部分１１０ｆはアナログ集積化されるチップ部
分を示す。

【０１４１】なお、半導体スイッチとしての主制御ＦＥ
ＴＱＡは、より詳しくは第１の実施形態と同様に図３に
示すような構成を備えたものであり、チャージポンプ３
０５、遮断ラッチ回路３０６、コンパレータＣＭＰ１、
駆動回路１１１およびスイッチＳＷ１等の機能や作用、
並びにリファレンスＦＥＴＱＢおよび抵抗Ｒｒによる基
準電圧の生成等々についても第１の実施形態と同様であ
る。また、突入電流の過電流判定を回避するマスキング
３０３は第５の実施形態の突入電流マスク回路１０５と
同等であり、オン／オフ回数の積算による遮断制御を行
なうＯＮ／ＯＦＦ計数積算回路３０４は第６の実施形態
のＯＮ／ＯＦＦ計数積算回路１０７と同等である。

【０１４２】ここでは、付加された過小電流検出機能を
実現する回路構成部分（第２リファレンスＦＥＴＱＣ、
抵抗Ｒｒ２、コンパレータＣＭＰ２）について、該回路
の機能や作用について説明する。

【０１４３】先ず、第２リファレンスＦＥＴ（第３半導
体スイッチ）ＱＣおよび抵抗（第３負荷）Ｒｒ２は、特
許請求の範囲にいう第２基準電圧発生手段に該当する。
第２リファレンスＦＥＴＱＣのドレインおよびゲートは
それぞれ主制御ＦＥＴＱＡのドレイン（Ｄ）および真の
ゲート（ＴＧ）に接続され、第２リファレンスＦＥＴＱ
Ｃのソース（ＳＣ）は抵抗Ｒｒ２の一方の端子に接続さ
れ、抵抗Ｒｒ２の他の端子は接地電位（ＧＮＤ）に接続
されている。このように、第２リファレンスＦＥＴＱＣ
および主制御ＦＥＴＱＡのドレイン（Ｄ）およびゲート
（ＴＧ）を共通化することにより同一チップ１００ｆへ
の集積化を容易にしている。

【０１４４】また、第２リファレンスＦＥＴＱＣは、第
１実施形態（リファレンスＦＥＴＱＢ）と同様に、主制
御ＦＥＴＱＡと同一プロセスで同一チップ１１０ｆ上に
形成されたものを使用している。本実施形態における電
流検出手法は、第１の実施形態と同様に、コンパレータ
ＣＭＰ１およびＣＭＰ２における主制御ＦＥＴＱＡのド
レイン−ソース間電圧ＶDSAと基準電圧および第２基準
電圧との差の検出によって行われることから、同一チッ
プ上にリファレンスＦＥＴＱＢ，第２リファレンスＱＣ
および主制御ＦＥＴＱＡを形成することにより、電流検
出における同相的誤差要因、即ち電源電圧、温度ドリフ
トやロット間のバラツキによる影響を除去（削減）する
ことができる。さらに、抵抗Ｒｒ１（第２負荷）および
Ｒｒ２（第３負荷）をチップ１１０ｆの外部に設置して
いるので、基準電圧および第２基準電圧へのチップ１１
０ｆの温度変化の影響を受け難くすることができ、高精
度の電流検出を実現することが可能となる。

【０１４５】また、第２リファレンスＦＥＴＱＣの電流
容量が主制御ＦＥＴＱＡの電流容量よりも小さくなるよ
うに、それぞれのＦＥＴを構成する並列接続のトランジ
スタ数の比を（第２リファレンスＦＥＴＱＣのトランジ
スタ数：１個）＜（主制御ＦＥＴＱＡのトランジスタ
数：１０００個）となるように構成している。さらに、
抵抗Ｒｒ２の抵抗値は、負荷１０２に過小電流が流れる
ときの抵抗値×（主制御ＦＥＴＱＡのトランジスタ数：
１０００個／第２リファレンスＦＥＴＱＣのトランジス
タ数：１個）の値となるように設定される。

【０１４６】コンパレータＣＭＰ２の“＋”入力端子に
は、主制御ＦＥＴＱＡのソース電圧ＶSAが供給され、
“−”入力端子には、第２リファレンスＦＥＴＱＣのソ
ース電圧ＶＳＣが供給されている。つまり、“−”入力
端子に供給される電位より“＋”入力端子に供給される
電位が大きいときに出力は有効（“Ｈ”レベル）とな
り、“−”入力端子に供給される電位より“＋”入力端
子に供給される電位が小さいときに無効（“Ｌ”レベ
ル）となる。

【０１４７】最後に、第８の実施形態の電流振動型遮断
機能付きスイッチング回路における特徴および効果をま
とめれば、第１に、電流検出用のシャント抵抗を不要と
して電源供給経路の電力消費を抑制できることから大電
流回路に有利である点、第２に、半導体スイッチ（主制
御ＦＥＴＱＡ）のピンチオフ領域におけるダイナミック
検出方式であることから、電流感度が高く（約１０５
［ｍＶ／Ａ］）、電流検出精度が高い点、第３に、シン
プルな駆動制御で半導体スイッチ（主制御ＦＥＴＱＡ）
をオン／オフ制御することができ、過熱遮断機能やＯＮ
／ＯＦＦ計数積算回路３０４によりマイコン等のプログ
ラム処理に比して高速処理が可能である点、第４に、ワ
ンチップ化が容易で、該チップ化により装置の回路構成
を小型化でき、実装スペースを縮小できるとともに、装
置コストを削減できる点、第５に、電流検出が主制御Ｆ
ＥＴＱＡのドレイン−ソース間電圧ＶDSAと基準電圧お
よび第２基準電圧との差の検出によって行われることか
ら、同一チップ上にリファレンスＦＥＴＱＢ，第２リフ
ァレンスＱＣおよび主制御ＦＥＴＱＡを形成することに
より、電流検出における同相的誤差要因、即ち電源電
圧、温度ドリフトやロット間のバラツキによる影響を排
除することができる点、等々を挙げることができる。

【０１４８】［故障検出装置１００］次に本発明に係る
故障検出装置について説明する。まず、本実施形態に係
る電流検出手段２００について図２０に基づいて説明す
る。図２０は本実施形態に係る電流検出手段２００の回
路図であり、上述した図２の電流振動型遮断機能付きス
イッチング回路を変更し、簡単化して示したものであ
る。

【０１４９】図２０に示す本実施形態の電流検出手段２
００は、電源１０１の出力電圧ＶＢを負荷１０２に供給
する経路に、半導体スイッチとしての主制御ＦＥＴＱＡ
のドレインＤ−ソースＳを直列接続した構成である。こ
こで、主制御ＦＥＴＱＡにはＤＭＯＳ構造のＮＭＯＳ型
を使用しているがＰＭＯＳ型でも実現可能である。

【０１５０】また同図において、主制御ＦＥＴＱＡを駆
動制御する部分については、リファレンスＦＥＴＱＢ、
ＱＣ、ツェナーダイオード、コンパレータＣＭＰ１、Ｃ
ＭＰ２、駆動回路１１１、チャージポンプ１１２を備え
た構成である。また、図２０中の線で囲った部分はアナ
ログ集積化されるチップ部分を示す。

【０１５１】負荷１０２は例えばヘッドライトやパワー
ウィンドウの駆動モータ等々であり、駆動回路１１１
は、省略されているが図２と同様にコレクタ側が電位Ｖ
Ｐに接続されたソーストランジスタＱ５と、エミッタ側
が接地電位（ＧＮＤ）に接続されたシンクトランジスタ
Ｑ６とを直列接続して備え、判定手段３００からの切換
え信号に基づき、ソーストランジスタＱ５およびシンク
トランジスタＱ６をオン／オフ制御して、主制御ＦＥＴ
ＱＡを駆動制御する信号を出力する。なお図中、ＶＢは
電源１０１の出力電圧であり、例えば１２［Ｖ］であ
る。また、チャージポンプ１１２の出力電圧は、例えば
ＶＢ＋１０［Ｖ］である。

【０１５２】この図２０に示す電流検出手段２００と図
２の電流振動型遮断機能付きスイッチング回路との主な
相違点は、基準電圧を生成するためのＦＥＴＱＣと、Ｆ
ＥＴＱＣの基準電圧を決定するリファレンス抵抗Ｒｒ２
と、ＦＥＴＱＡのソース電圧とＦＥＴＱＣのソース電圧
とを比較して増幅する差動アンプＣＭＰ２と、差動アン
プＣＭＰ２のゲインを調節するための抵抗Ｒｒ３とを設
けたことにあり、その他の構成については図２０では省
略されているが図２の電流振動型遮断機能付きスイッチ
ング回路の構成と同じものである。

【０１５３】次に判定手段３００について説明する。判
定手段３００は、電流検出手段２００からの信号をＡ／
Ｄ変換するＡ／ＤコンバータとそのＡ／Ｄ変換された信
号を処理するためのマイコン（ＣＰＵ）などの処理手段
とから構成されている。

【０１５４】次に表示手段４００について説明する。表
示手段４００は、判定手段３００で故障が検出された場
合に、判定手段３００からの信号により故障の内容を表
示するためのものであり、通常のディスプレイ装置上に
表示してもよく、ＬＥＤなどの発光素子によって表示し
てもよい。

【０１５５】次に本実施形態の故障検出装置の動作を説
明する。

【０１５６】図２０において、電流検出手段２００で
は、駆動回路１１１によって主制御ＦＥＴＱＡがＯＮさ
れると、電源１０１から負荷１０２へ負荷電流が流れ
る。

【０１５７】ここで、分流手段としてのＦＥＴＱＣによ
って主制御ＦＥＴＱＡのドレイン電流が分流され、リフ
ァレンス抵抗Ｒｒ２へと流れる。そして、差動アンプＣ
ＭＰ２は主制御ＦＥＴＱＡのソース電圧とＦＥＴＱＣの
ソース電圧との電位差を増幅して判定手段３００へモニ
タ出力として出力する。

【０１５８】このとき、リファレンス抵抗Ｒｒ２の値を
変更することによって負荷電流値のオフセット量を設定
することができる。このオフセット量は、図２１に示す
モニタ出力と負荷電流値との関係を示すグラフでは、横
軸とモニタ出力のグラフが交差する点に相当する。例え
ば、図２１（ａ）では横軸とグラフが交差している点は
１［Ａ］のところであり、図２１（ｂ）では４［Ａ］の
ところである。

【０１５９】また、抵抗Ｒｒ３の値を変更することによ
って差動アンプＣＭＰ２のゲインを変更することができ
る。このゲインは、図２１に示すモニタ出力と負荷電流
値との関係を示すグラフでは、グラフの傾きに相当す
る。例えば、図２１（ａ）では抵抗値Ｒｒ３を調節して
ゲインを小さくした場合のグラフなので傾きも小さくな
っており、図２１（ｂ）ではゲインを大きくした場合で
傾きも大きくなっている。

【０１６０】このように、抵抗値Ｒｒ２と抵抗値Ｒｒ３
とを可変にしたことによって、微弱電流からＦＥＴの許
容電流の間で検出できる電流範囲を自由に設定すること
ができ、さまざまな故障の検出が可能になった。

【０１６１】例えば、電線のショートの検出では負荷電
流値は∞［Ａ］となり、電線のオープン（完全な断線）
のときには負荷電流値は０［Ａ］となるので、広い検出
範囲が必要となるが分解能は大きくても良い。従って、
図２１（ａ）に示すようにオフセット量を小さくし、グ
ラフの傾きも小さくして低い電流値から高い電流値まで
広い範囲で検出できるようにする。

【０１６２】一方、ランプの断線検出では、複数個並列
に接続されているランプのうちの１灯が断線しているこ
とを検出する必要があり、さらにランプ自体の内部抵抗
値にはランプごとに誤差があるので、狭い検出範囲で分
解能を小さくしなければならない。そこで、図２１
（ｂ）に示すように、オフセット量を大きくし、グラフ
の傾きも大きくして狭い検出範囲で分解能を小さくして
いる。このようにして電流検出手段２００はモニタ出力
を出力する。

【０１６３】そして、判定手段３００では、出力された
モニタ出力をＡ／Ｄ変換して負荷電流値を算出して故障
の判定を行い、故障を検出した場合には表示手段４００
に信号を送り、故障を表示する。

【０１６４】

【発明の効果】以上説明したように、本発明に係る故障
検出装置によれば、負荷電流の検出範囲と分解能を変更
可能にしたことにより、完全短絡と完全断線の検出だけ
でなく不完全断線の検出も可能になった。

【０１６５】また、電流振動型遮断機能付きスイッチン
グ回路を利用したことにより、完全短絡による過電流の
みならず、ある程度の短絡抵抗を持つ不完全短絡などの
レアショートが発生した場合の異常電流をも検出するこ
とができ、さらに電流検出を行うために電力の供給経路
に直列接続されるシャント抵抗を不要としたので、装置
の熱損失を抑えることもできる。

【図面の簡単な説明】

【図１】本発明の故障検出装置の構成を示すブロック図
である。

【図２】第１の実施形態に係る電流振動型遮断機能付き
スイッチング回路の回路構成図である。

【図３】実施形態で使用する半導体スイッチ（主制御Ｆ
ＥＴＱＡ）の詳細な回路構成図である。

【図４】実施形態の電流振動型遮断機能付きスイッチン
グ回路が利用する原理を説明する説明図（その１）であ
り、オフ状態からオン状態への遷移時のドレイン−ソス
間電圧の立ち下がり特性の説明図である。

【図５】実施形態の電流振動型遮断機能付きスイッチン
グ回路が利用する原理を説明する説明図（その２）であ
り、概念的回路図である。

【図６】実施形態の電流振動型遮断機能付きスイッチン
グ回路が利用する原理を説明する説明図（その３）であ
り、主制御ＦＥＴのドレイン電流とゲート−ソース間電
圧との特性を説明する説明図である。

【図７】短絡故障時および通常動作時の実施形態の電流
振動型遮断機能付きスイッチング回路における半導体ス
イッチの電流（ａ）と電圧（ｂ）を例示する波形図であ
る。

【図８】第２の実施形態に係る電流振動型遮断機能付き
スイッチング回路の回路構成図である。

【図９】第３の実施形態に係る電流振動型遮断機能付き
スイッチング回路の回路構成図である。

【図１０】第４の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図（その１）である。

【図１１】第４の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図（その２）である。

【図１２】第５の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図（その１）である。

【図１３】第５の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図（その２）である。

【図１４】第６の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図（その１）である。

【図１５】第６の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図（その２）である。

【図１６】変形例の電流振動型遮断機能付きスイッチン
グ回路における第２負荷（抵抗）の構成を説明する回路
図である。

【図１７】第７の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図（その１）である。

【図１８】第７の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図（その２）である。

【図１９】第８の実施形態に係る電流振動型遮断機能付
きスイッチング回路の回路構成図である。

【図２０】本発明に係る故障検出装置の電流検出手段２
００の構成を示す回路図である。

【図２１】図２０の電流検出手段２００のモニタ出力と
負荷電流との関係の一例を示す図である。

【図２２】従来の故障検出装置の回路構成図である。

【符号の説明】

１００ 故障検出装置 １０１ 電源 １０２ 負荷 １０５、３０３ 突入電流マスク回路（禁止手段） １０６ 過熱遮断促進回路（過熱遮断促進手段） １０７、３０４ オン／オフ回数積算回路（同数制御手
段） １１０ａ〜１１０ｆ チップ構成部分 １１１、９１４ 駆動回路（制御手段） １１２、９１５ チャージポンプ ＱＡ，ＱＦ 主制御ＦＥＴ（半導体スイッチ） ＲＧ 内部抵抗 ＱＢ リファレンスＦＥＴ（第２半導体スイッチ） ＱＣ 第２リファレンスＦＥＴ（第３半導体スイッチ） Ｒｒ，Ｒｒｌ〜Ｒｒ４ 抵抗（第２負荷、第３負荷） Ｑ５，Ｑ６、Ｑ７ トランジスタ Ｑｌｌ〜Ｑ５４ ＦＥＴ ＣＭＰｌ、９１１、９１２ コンパレータ（検出手段） ＣＭＰ２、９１３ コンパレータ（第２検出手段） Ｒｌ〜Ｒ５５ 拡抗 ＲＶ 可変抵抗 ＺＤｌ，ＺＤ２ ツェナーダイオード Ｄｌ〜Ｄ５１ ダイオード Ｃｌｌ〜Ｃ３１ コンデンサ １２１ 温度センサ １２２ ラッチ回路 ＱＳ 過熱遮断用ＦＥＴ ＳＷｌ，ＳＷ２ スイッチ ＶＢ 電源電圧 ＶＰ チャージポンプ出力電圧 ２００ 電流検出手段 ３００ 判定手段 ３０５ チャージポンプ ４００、９０４ 表示手段 ９０１ ドライバ ９０２ Ａ／Ｄ変換 ９０３ マイコン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電源から負荷に流れる負荷電流をスイッ
   チングするスイッチング手段を備え、前記負荷電流に異
   常が発生したときには前記スイッチング手段をオン／オ
   フ制御して電流振動を生成することにより前記負荷電流
   を遮断する電流振動型遮断機能付きスイッチング手段で
   あって、前記負荷電流と変更可能な基準電流とに基づい
   て検出値を生成し、この検出値を変更可能な倍率で増幅
   して出力する電流検出手段と、 この電流検出手段により出力された前記検出値から前記
   負荷電流の値を算出して故障の判定を行う判定手段と、 この判定手段により故障と判定されたときには判定結果
   を表示する表示手段とを含むことを特徴とする故障検出
   装置。
2. 【請求項２】 前記電流検出手段は、 電源から負荷に流れる負荷電流をスイッチングするスイ
   ッチング手段と、 このスイッチング手段と並列接続された基準電圧生成手
   段と、 この基準電圧生成手段の出力電圧と前記スイッチング手
   段の出力電圧とを比較する比較手段と、 この比較手段の出力に応じて前記基準電圧生成手段と前
   記スイッチング手段とを制御するための制御信号を生成
   する制御信号生成手段と、 この制御信号生成手段により生成された前記制御信号に
   したがって、基準電流を生成する基準電流生成手段と、 この基準電流生成手段によって生成された前記基準電流
   を変更する基準電流変更手段と、 この基準電流変更手段によって変更された基準電流と前
   記負荷電流とを比較して検出値を生成し、この検出値を
   増幅して出力する検出値生成手段と、 この検出値生成手段の増幅率を変更する増幅率変更手段
   とを含むことを特徴とする請求項１に記載の故障検出装
   置。