JP3631933B2 - スイッチングデバイス - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ランプ負荷の断線検出機能を備えたランプ負荷スイッチングデバイスに関する。
【０００２】
【従来の技術】
従来のランプ負荷の断線検出機能を備えたランプ負荷スイッチングデバイス（電力用半導体装置）としては、例えば図３に示すようなものがある。スイッチングデバイスいわゆる電源供給装置は、自動車においてバッテリからの電源を選択的に各負荷に供給して、負荷への電力供給をＦＥＴＱＦにより制御する装置である。電源供給制御装置は、出力電圧ＶＢを供給する電源１０１にシャント抵抗ＲＳの一端が接続され、その他端にＦＥＴＱＦのドレイン端子Ｄが接続されている。さらに、ＦＥＴＱＦのソース端子Ｓには、ランプ負荷１０２が接続されている。電源供給制御装置は、さらに、シャント抵抗ＲＳを流れる電流を検出してＦＥＴＱＦの駆動を制御するドライバ９０１と、ドライバ９０１でモニタした電流値に基づいてＦＥＴＱＦに過電流が流れたか否か、ランプが断線したか否かを検出するＡ／Ｄ変換器９０２及びマイコン（ＣＰＵ）９０３を備えている。また、ＦＥＴＱＦは過熱遮断機能を備えた温度センサー内蔵ＦＥＴであることもある。
【０００３】
図３において、ＺＤ１はＦＥＴＱＦのゲート端子Ｇとソース端子Ｓ間を１２Ｖに保って、パワーデバイスＱＦのゲートに過電圧が印加されようとした場合にこれをバイパスさせるツェナーダイオードである。ドライバ９０１は、電流モニタ回路としての差動増幅器９１１，９１３と電流制限回路としての差動増幅器９１２と、チャージポンプ回路９１５と、マイコン９０３からのオン／オフ制御信号および電流制限回路からの過電流判定結果に基づき、内部抵抗ＲＧ（図示されていない）を介してＦＥＴＱＦのゲートを駆動する駆動回路９１４を備えて構成されている。シャント抵抗ＲＳに発生する電圧降下を差動増幅器９１１、９１３、Ａ／Ｄ変換器９０２を通してマイコン（ＣＰＵ）９０３が読み取り、正常電流値を超えたときは過電流と判定し、正常電流値を下回ったときはランプ断線と判定している。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の電源供給制御装置にあっては、電流検出を行うために電力の供給経路に直列接続されるシャント抵抗ＲＳを必要とした構成であり、近年の負荷の大電流化により、シャント抵抗の熱損失が無視できないという問題点がある。
【０００５】
また、シャント抵抗ＲＳやＡ／Ｄ変換器９０２、マイコン９０３等が必要であるため、大きな実装スペースが必要であり、またこれらの比較的高価な物品により装置コストが高くなってしまうという問題点もある。
【０００６】
本発明の目的は、電流検出を行うために電力の供給経路に直接接続されるシャント抵抗を不要として装置の熱損失を抑え、ランプ負荷の断線検出機能を備え、かつ、集積化が容易で安価な半導体スイッチングデバイスを提供することにある。
【０００７】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、第１、第２の主電極及び制御電極とを有し第２の主電極に複数個のランプ負荷が接続された第１の半導体素子と、この第１の半導体素子の第１の主電極、制御電極にそれぞれ接続された第１の主電極、制御電極と抵抗と定電流源を並列接続した回路に接続された第２の主電極とを有する第２の半導体素子と、第１及び第２の半導体素子のそれぞれの第２の主電極間の電位差を比較する比較手段とからなり、第１の半導体素子の第２の主電極の電位が前記第２の半導体素子の第２の主電極の電位を上回ったときランプ負荷に断線が発生したと判定するスイッチングデバイスであることである。ここで、第１と第２の半導体素子としては、ＦＥＴや静電誘導型トランジスタ（ＳＩＴ）あるいはバイポーラトランジスタ（ＢＪＴ）が使用可能である。また、エミッタスイッチド・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）等のＭＯＳ複合型デバイスやＩＧＢＴ等の他の絶縁ゲート型パワーデバイスが使用可能である。これらの半導体素子はｎチャネル型でもｐチャネル型でもかまわない。また「第１の主電極」とは、ＢＪＴやＩＧＢＴにおいてはエミッタ電極又はコレクタ電極のいずれか一方、ＭＯＳＦＥＴやＭＯＳＳＩＴ等のＩＧＦＥＴにおいてはソース電極又はドレイン電極のいずれか一方を意味する。「第２の主電極」とは、ＢＪＴやＩＧＢＴにおいては上記第１主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方、ＩＧＦＥＴにおいては上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方を意味する。すなわち、第１主電極が、エミッタ電極であれば、第２主電極はコレクタ電極であり、第１主電極がソース電極であれば、第２主電極はドレイン電極である。また、「制御電極」とはＢＪＴのベース電極、ＩＧＢＴ及びＩＧＦＥＴのゲート電極を意味することは勿論である。
【０００８】
本発明の特徴は、ランプ負荷が正常状態のときに第１の半導体素子に流れる電流値と断線状態のときの電流値のほぼ中間の電流が流れているときに、第１及び第２の半導体素子の第２の主電極間の電位差がゼロとなる抵抗の抵抗値及び定電流源の電流値であることにより一層効果的である。
【０００９】
ランプ負荷の断線検出はランプ負荷電流の大きさを判定して行う。ランプ負荷が正常状態のときの電流値と断線状態のときの電流値のほぼ中間の電流値をＩＤＡＳとするとＩＤＡＳが断線判定電流値となる。半導体スイッチングデバイスを構成する第１の半導体素子として例えばパワーＭＯＳＦＥＴを使用した場合、電力供給経路の一部を成すパワーＭＯＳＦＥＴの端子間電極（ドレイン−ソース間電圧）はオン抵抗をＲｏｎＡ、ドレイン電流をＩＤＡとするとＲｏｎＡ×ＩＤＡで表される。一方第２の半導体素子の端子間電圧についても、オン抵抗をＲｏｎＢ、ドレイン電流をＩＤＢとするとＲｏｎＢ×ＩＤＢで表される。第１および第２の半導体素子のドレイン間、ゲート間を接続し、かつ、第１の半導体素子にＩＤＡＳが流れているとき第１及び第２の半導体素子のソース（第２主電極）間の電位差がゼロとなるように第２半導体素子の電流値ＩＤＢを設定しておけば、式（１）となり、
ＲｏｎＢ×ＩＤＢ＝ＲｏｎＡ×ＩＤＡＳ …（１）
ランプ負荷が正常なときは式（２）となり、
ＲｏｎＡ×ＩＤＡ＞ＲｏｎＢ×ＩＤＳ …（２）
ランプ負荷に断線が発生するとＩＤＡが小さくなるため式（３）となる。
【００１０】
ＲｏｎＡ×ＩＤＡ＜ＲｏｎＢ×ＩＤＢ …（３）
すなわち第１及び第２の半導体素子のソース（第２主電極）間の電位差を見ればランプの断線有無を判定出来ることになる。
【００１１】
ＩＤＢは次式（４）で表される。
【００１２】
ＩＤＢ＝（ＲｏｎＡ／ＲｏｎＢ）ＩＤＡＳ …（４）
ＩＤＡＳは電源電圧が変わると変化する。電源電圧が大きくなるに連れてＩＤＡＳは増加するが、電源電圧が増大するとランプフィラメントの温度も上昇し、フィラメント抵抗が増大するので、ＩＤＡＳと電源電圧は単純な比例関係にはならない。このため、上記式（４）を満足するＩＤＢを実現するために抵抗と定電流源を並列接続した回路を第２半導体素子のソースとＧＮＤ間に挿入している。
【００１３】
本発明の特徴は、第１と第２の半導体素子、比較手段及び定電流源が同一半導体基板上に集積化されていることにより一層効果的である。さらに、駆動回路が集積化されていてもよい。このことにより、モノリシック・パワーＩＣが構成でき、極めて軽量・小型な半導体装置が実現出来る。また、第１と第２の半導体素子の電気特性の相違を小さくすることができる。
【００１４】
本発明の特徴は、第１及び第２の半導体素子はそれぞれ同一特性を有するＦＥＴを複数個並列接続した構成とし、第１半導体素子のＦＥＴの個数より第２半導体素子のＦＥＴの個数の方が少ないことにより一層効果的である。
【００１５】
第１及び第２半導体素子は同一特性のＦＥＴを複数個並列接続して構成されている。ＦＥＴのオン抵抗をＲｆｅｔとし、第１及び第２半導体素子のＦＥＴの個数をそれぞれＮ１，Ｎ２とすると第１及び第２半導体素子のオン抵抗ＲｏｎＡ、ＲｏｎＢは式（５）と（６）となる。
【００１６】
ＲｏｎＡ＝Ｒｆｅｔ／Ｎ１ …（５）
ＲｏｎＢ＝Ｒｆｅｔ／Ｎ２ …（６）
これらを式（４）に代入すると式（７）となる。
【００１７】
ＩＤＢ＝（Ｎ２／Ｎ１）ＩＤＡＳ …（７）
ＩＤＢとＩＤＡＳはＦＥＴの個数の比だけで関係付けられ、Ｒｆｅｔに無関係となる。すなわちＲｆｅｔの温度ドリフト、及び製造ロット間のバラツキの影響を受けないことになり、これが断線判定の精度を高める根拠になっている。なお、Ｎ１＞Ｎ２に設定されるのでＩＤＢ＜ＩＤＡとなる。
【００１８】
したがって、電流検出を行うために電力の供給経路に直列接続される従来のようなシャント抵抗を不要として装置の熱損失を抑えることができ、マイコンが不要となり、回路構成がシンプルになるため、実装スペースを縮小できるとともに、装置コストを大幅に削減可能である。
【００１９】
第１の半導体素子は、例えば、複数個のユニットセル（単位セル）が並列接続されたマルチ・チャネル構造のパワーデバイスを採用することが可能である。そして、第２の半導体素子の電流容量が第１の半導体素子の電流容量よりも小さくなるように、それぞれの半導体素子を構成する並列接続のユニットセル数を調整して、分流比を決めればよい。例えば、第２の半導体素子のユニットセル数１に対して、第１の半導体素子のユニットセル数を１０００となるように構成することにより、第２の半導体素子と第１の半導体素子のチャネル幅Ｗの比を１：１０００として分流比を決めることが出来る。このような回路規定を設定することにより、第２の半導体素子の回路構成を小型化できる。
【００２０】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態としてスイッチングデバイスを説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００２１】
本発明の実施の形態に係るランプ負荷等の断線検出機能付きスイッチングデバイスは、図１に示すように、主デバイス（パワーデバイス）となる第１の半導体素子ＱＡとこの主デバイス（第１の半導体素子）ＱＡの過小電流を検知して、ランプ負荷の断線を検知し、出力する回路とを同一基板上に集積化した半導体集積回路である。基板としてセラミック、ガラスエポキシ等の絶縁性基板や絶縁金属基板等を用いたハイブリッドＩＣの形態でも良いが、より好ましくは、同一半導体基板 （同一チップ）上にモノリシックに集積したパワーＩＣとすればよい。
【００２２】
このパワーＩＣは、電圧ＶＢを供給する電源１０１と複数のランプから成るランプ負荷１０２（図１ではランプ２個の場合を示す）との間に接続されて動作する。図１においては、第１の半導体素子（パワーデバイス）として、ＮチャンネルＭＯＳＦＥＴＱＡを用いている。ＭＯＳＦＥＴＱＡは同一特性のＦＥＴをＮ１個並列に接続して構成され、第１の主電極（ドレイン）、第２の主電極（ソース）及び制御電極（ゲート）とを有する。
【００２３】
第２の半導体素子ＱＢは、ＱＡの構成要素であるＦＥＴと同じ特性のＦＥＴをＮ２個並列接続して構成され、同じように第１の主電極（ドレイン）、第２の主電極（ソース）及び制御電極（ゲート）とを有する。第１，第２の半導体素子のドレイン間、ゲート間は結合されている。図１の点線で囲った範囲がパワーＩＣ１１０を示し、パワーＩＣ１１０は、第１，第２の半導体素子ＱＡ，ＱＢ以外に、ＱＡ，ＱＢのソース電位を比較する比較手段（ＣＭＰ１）と、この比較手段（ＣＭＰ１）の出力を外部に出す出力端子と、ＱＡ及びＱＢのゲートに制御電圧を供給する制御電圧供給手段となる駆動回路１１１と、定電流源回路とを少なくとも具備している。第２半導体素子ＱＢのソースと接地電位（ＧＮＤ）間に挿入する抵抗ＲｒはパワーＩＣ１１０の外部に設置する。これは抵抗値の精度確保と断線判定値の変更を容易にするためである。
【００２４】
本発明の実施の形態に係るランプ負荷断線検出機能付きスイッチングデバイスは、より具体的には、図１に示すように、第２の半導体素子ＱＢ、トランジスタＱ１〜Ｑ３及びＱ５〜Ｑ６、抵抗Ｒ１〜Ｒ７、ツェナーダイオードＺＤ１〜ＺＤ２、比較手段としての比較器ＣＭＰ１、制御電圧供給手段としての駆動回路１１１を、主デバイス（第１の半導体素子）ＱＡと共に同一半導体基板（半導体チップ）１１０上にモノリシックに搭載している。図１において、ツェナーダイオードＺＤ１はＱＡのゲート端子Ｇとソース端子ＳＡ間を１２Ｖ以下に保って、ＱＡのゲートに過電圧が印加されようとした場合にこれをバイパスさせる機能を有する。更に半導体チップ１１０の外部には、抵抗Ｒｒ及びスイッチＳＷ１を備えている。そして、この本発明の実施の形態に係るスイッチングデバイスは、ユーザ等がスイッチＳＷ１をオンさせることにより機能する。
【００２５】
制御電圧供給手段としての駆動回路１１１には、コレクタ側が電位ＶＰに接続されたソーストランジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に接続されたシンクトランジスタＱ６とを直列接続して備え、スイッチＳＷ１のオン／オフ切換えによる切換え信号に基づきソーストランジスタＱ５及びシンクトランジスタＱ６をオン／オフ制御して、ＱＡ及びＱＢの制御電極にこれらを駆動する信号を出力する。電源１０１の出力電圧ＶＢは、例えば１２Ｖで、チャージポンプの出力電圧ＶＰは、例えばＶＢ＋１０Ｖである。
【００２６】
第２半導体素子のＱＢのソースに接続する定電流源Ｉ１回路はトランジスタＱ１〜Ｑ３、抵抗Ｒ３〜Ｒ５、ツェナーダイオードＺＤ２で構成される。ＳＷ１がＯＮするとトランジスタＱ１が導通する。ＺＤ２のツェナー電圧をＶＺＤ２、トランジスタＱ２のコレクタ電流をＩＣ２とすると
ＩＣ２＝｛ＶＺＤ２−０．３Ｖ（Ｑ２のオン電圧）｝／Ｒ４…（８）
となる。一方、Ｑ３のコレクタ電流をＩ１とすると、Ｑ２，Ｑ３の電流増幅率 （ｈｆｅ）が大きければＱ２のコレクタ電流とほぼ等しくなる。すなわちＩ１＝ＩＣ２。したがって
Ｉ１＝ＩＣ２＝｛ＶＺＤ２−０．３Ｖ（Ｑ２のオン電圧）｝／Ｒ４…（９）
となる。Ｉ１は電源電圧に依存しない定電流になり、ＶＺＤ２，Ｒ４の値を選択することにより、目的とする定電流値に設定することができる。
【００２７】
図２は、ランプ負荷における高精度な断線検出の原理を説明する図である。図２（ａ）はランプ負荷１１２と電源１０１で構成される回路図である。図２（ｂ）はランプ負荷１１２にかかる電圧Ｖとランプ負荷１１２を流れる電流Ｉの関係を示す図である。図中の実線の曲線がランプ負荷１１２が実際に示す特性である。ここで、ＶＢの変化範囲を８Ｖから１６Ｖまでとするとランプ負荷の電圧−電流特性は直線で近似できる。この近似直線は電源電圧ＶＢに依存する成分と定電流成分を足し合わせることで達成できる。電源電圧ＶＢに依存する成分は近似直線の傾きＲであり、第２の半導体素子ＱＢの電流容量が第１の半導体素子ＱＡの電流容量よりも１０００分の１に小さくなるように設定してあるので、図１の基準抵抗ＲｒはＲの１０００倍にすればよい。定電流成分は近似直線と縦軸が交わる点の電流値であり、図１のＩ１は抵抗Ｒ４等の抵抗値を調節してこの電流値の１０００分の１に設定すればよい。
【００２８】
この基準抵抗ＲｒとＩ１の設定により、ＱＡに正常動作の負荷電流が流れたときと同じドレイン−ソース間電圧Ｖ_ＤＳをＱＢに発生させることができる。８Ｖから１６Ｖの範囲の近似が成り立つ範囲では高精度な断線検出が可能になる。すなわち、ランプ負荷を多数個並列に接続した負荷において１個２個のランプの断線が検出可能になる。また、近似できる電圧の範囲が広範囲であることから、電圧源の個体差で電圧値が異なったり、経時変化をしても、電圧値毎に高精度な断線検出が可能である。さらに、電圧を変化させてランプの輝度調節を行う照明装置においては、設定電圧毎に特に調整することなく高精度な断線の検出が可能である。
【００２９】
【発明の効果】
以上説明したように、本発明のスイッチングデバイスによれば、電流検出を行うために電力の供給経路に直接接続されるシャント抵抗を不要として装置の熱損失を抑え、集積が容易で安価な半導体スイッチングデバイスを提供することができる。
【００３０】
また、本発明によれば、第２半導体素子の電流容量が第１半導体素子の電流容量よりも小さくなるように設定できるので、第２半導体素子及びその周辺回路の構成を小型化することが可能となり、実装スペースを縮小することができ、装置コストを削減できる。
【００３１】
また、本発明によれば、第１半導体素子と第２半導体素子の各第２主電極（ソース）電位を比較して第１半導体素子に流れるランプ負荷断線時の過小電流を検出する方法は第１及び第２半導体素子のオン抵抗の影響を受けないので、オン抵抗が温度ドリフトにより変化したり、製造ロットの違いによりばらついたりしても、断線判定には影響しなくなり、断線検出精度を向上できる。このため、従来の方法ではランプ１灯の電流が小さい場合は断線検出装置の回路定数を製品毎に調整する必要があったが、これを無調整化することが可能となり、装置の製造コスト削減を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る断線検出機能付きスイッチングデバイスの回路構成図である。
【図２】ランプ負荷の高精度な断線検出の原理を説明する図である。
【図３】従来の半導体スイッチの回路構成図である。
【符号の説明】
１０１ 電源
１０２、１１２ ランプ負荷
１１０ 断線検出機能付きスイッチングデバイス（半導体チップ）
１１１、９１４ 駆動回路（制御手段）
１１３ １チップ化の最小領域
９０１ ドライバ
９０２ Ａ／Ｄ変換
９０３ マイコン
ＣＭＰ１、９１１、９１２、９１３ 比較器
９１５ チャージポンプ回路
Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５ 端子
ＱＡ，ＱＦ 温度センサー内蔵ＦＥＴ（第１の半導体素子）
ＱＢ ＦＥＴ（第２の半導体スイッチ）
Ｑ２、Ｑ３、Ｑ５、Ｑ６ ｎｐｎ型ＢＪＴ
Ｑ１ ｐｎｐ型ＢＪＴ
ＲＳ シャント抵抗
ＲＸ 可変抵抗
Ｒｒ 基準抵抗
ＺＤ１、ＺＤ２ ツェナーダイオード

Claims (4)

1. 第１、第２の主電極及び制御電極とを有し、第２の主電極に複数個のランプ負荷が接続された第１の半導体素子と、
   前記第１の半導体素子の第１の主電極、制御電極にそれぞれ接続された第１の主電極、制御電極と抵抗と定電流源を並列接続した回路に接続された第２の主電極とを有する第２の半導体素子と、
   前記第１及び第２の半導体素子のそれぞれの第２の主電極間の電位差を比較する比較手段とからなり、
   前記第１の半導体素子の第２の主電極の電位が前記第２の半導体素子の第２の主電極の電位を上回ったときランプ負荷に断線が発生したと判定することを特徴とするスイッチングデバイス。
2. 前記第１と第２の半導体素子、前記比較手段及び前記定電流源が同一半導体基板上に集積化されていることを特徴とする請求項１に記載のスイッチングデバイス。
3. ランプ負荷が正常状態のときに前記第１の半導体素子に流れる電流値と断線状態のときの電流値のほぼ中間の電流が流れているときに、前記第１及び第２の半導体素子の第２の主電極間の電位差がゼロとなるように前記抵抗の抵抗値及び前記定電流源の電流値を設定することを特徴とする請求項１又は請求項２に記載のスイッチングデバイス。
4. 前記第１及び第２の半導体素子はそれぞれ同一特性を有するＦＥＴを複数個並列接続した構成とし、第１半導体素子のＦＥＴの個数より第２半導体素子のＦＥＴの個数の方が少ないことを特徴とする請求項１乃至３のいずれか一項に記載のスイッチングデバイス。

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