JP2000312143A - スイッチング・デバイス - Google Patents
スイッチング・デバイスInfo
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- JP2000312143A JP2000312143A JP2000016804A JP2000016804A JP2000312143A JP 2000312143 A JP2000312143 A JP 2000312143A JP 2000016804 A JP2000016804 A JP 2000016804A JP 2000016804 A JP2000016804 A JP 2000016804A JP 2000312143 A JP2000312143 A JP 2000312143A
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- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/18—Modifications for indicating state of switch
Abstract
(57)【要約】
【課題】 簡素化したスイッチング・デバイスを提供す
る。 【解決手段】 指令信号の位相をシフトして出力する位
相制御手段８０１と、電源１０１と負荷１０２の間に並
列に接続される複数のスイッチング手段１１０とからな
るスイッチング・デバイスであり、スイッチング手段１
１０は、位相制御手段８０１からの指令信号に応答して
駆動信号を出力する駆動手段１１１と、電源１０１と負
荷１０２とを結ぶ電源回路中に挿入されて駆動信号によ
り導通して電源回路を閉じる第１の半導体スイッチＱＡ
と、電源１０１と結ばれて分流回路を形成する抵抗Ｒｒ
１と、分流回路中に挿入されて駆動信号により導通して
分流回路を閉じる第２の半導体スイッチＱＢと、第２の
半導体スイッチＱＢの出力電圧が第１の半導体スイッチ
ＱＡの出力電圧よりも高いときに駆動手段１１１に駆動
信号の出力を停止させる駆動停止手段ＣＭＰ１とを備え
る。
る。 【解決手段】 指令信号の位相をシフトして出力する位
相制御手段８０１と、電源１０１と負荷１０２の間に並
列に接続される複数のスイッチング手段１１０とからな
るスイッチング・デバイスであり、スイッチング手段１
１０は、位相制御手段８０１からの指令信号に応答して
駆動信号を出力する駆動手段１１１と、電源１０１と負
荷１０２とを結ぶ電源回路中に挿入されて駆動信号によ
り導通して電源回路を閉じる第１の半導体スイッチＱＡ
と、電源１０１と結ばれて分流回路を形成する抵抗Ｒｒ
１と、分流回路中に挿入されて駆動信号により導通して
分流回路を閉じる第２の半導体スイッチＱＢと、第２の
半導体スイッチＱＢの出力電圧が第１の半導体スイッチ
ＱＡの出力電圧よりも高いときに駆動手段１１１に駆動
信号の出力を停止させる駆動停止手段ＣＭＰ１とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電源から負荷への
電力供給を制御するスイッチング・デバイスに係り、特
に、負荷駆動開始時及び停止時の突入電流を抑えるスイ
ッチング・デバイスに関する。
電力供給を制御するスイッチング・デバイスに係り、特
に、負荷駆動開始時及び停止時の突入電流を抑えるスイ
ッチング・デバイスに関する。
【０００２】
【従来の技術】スイッチング・デバイスは、例えば自動
車などにおいて電源から各負荷への電力供給を制御する
ために用いられており、電力の供給と遮断を切り換える
半導体スイッチ、半導体スイッチのオン／オフを制御す
る制御手段などで構成されている。このようなスイッチ
ング・デバイスでは、半導体スイッチがオンになり電流
が流れ始めると、負荷を駆動させるために必要な通常の
電流よりも大きな突入電流がパルス的に発生する場合が
ある。この突入電流は、ノイズを発生させ、また負荷の
寿命を短くするなど、負荷などの故障の原因となってい
る。
車などにおいて電源から各負荷への電力供給を制御する
ために用いられており、電力の供給と遮断を切り換える
半導体スイッチ、半導体スイッチのオン／オフを制御す
る制御手段などで構成されている。このようなスイッチ
ング・デバイスでは、半導体スイッチがオンになり電流
が流れ始めると、負荷を駆動させるために必要な通常の
電流よりも大きな突入電流がパルス的に発生する場合が
ある。この突入電流は、ノイズを発生させ、また負荷の
寿命を短くするなど、負荷などの故障の原因となってい
る。
【０００３】このような、突入電流を抑えるため、従来
のスイッチング・デバイスでは、マイクロコンピュータ
（以下マイコンと略称する）などの制御手段を用い、負
荷駆動開始時及び停止時の駆動信号波形をデューティ制
御している。
のスイッチング・デバイスでは、マイクロコンピュータ
（以下マイコンと略称する）などの制御手段を用い、負
荷駆動開始時及び停止時の駆動信号波形をデューティ制
御している。
【０００４】
【発明が解決しようとする課題】しかし、従来のスイッ
チング回路では、突入電流を抑えるために制御手段とし
てマイコンなどが必要になり、装置が複雑化するという
問題がある。
チング回路では、突入電流を抑えるために制御手段とし
てマイコンなどが必要になり、装置が複雑化するという
問題がある。
【０００５】本発明の課題は、簡素化されたスイッチン
グ・デバイスを提供することである。
グ・デバイスを提供することである。
【０００６】
【課題を解決するための手段】本発明のスイッチング・
デバイスは、指令信号の位相をシフトして出力する位相
制御手段と、電源と負荷の間に並列に接続される複数の
スイッチング手段とで構成し、スイッチング手段が、位
相制御手段からの指令信号に応答して駆動信号を出力す
る駆動手段と、電源と負荷とを結ぶ電源回路中に挿入さ
れて駆動信号により導通して電源回路を閉じる第１の半
導体スイッチと、電源と結ばれて分流回路を形成する抵
抗と、分流回路中に挿入されて駆動信号により導通して
分流回路を閉じる第２の半導体スイッチと、第１の半導
体スイッチの出力電圧と第２の半導体スイッチの出力電
圧とを比較し、第２の半導体スイッチの出力電圧が第１
の半導体スイッチの出力電圧よりも高いときに前記駆動
手段に駆動信号の出力を停止させる駆動停止手段とを備
えることで上記課題を解決する。
デバイスは、指令信号の位相をシフトして出力する位相
制御手段と、電源と負荷の間に並列に接続される複数の
スイッチング手段とで構成し、スイッチング手段が、位
相制御手段からの指令信号に応答して駆動信号を出力す
る駆動手段と、電源と負荷とを結ぶ電源回路中に挿入さ
れて駆動信号により導通して電源回路を閉じる第１の半
導体スイッチと、電源と結ばれて分流回路を形成する抵
抗と、分流回路中に挿入されて駆動信号により導通して
分流回路を閉じる第２の半導体スイッチと、第１の半導
体スイッチの出力電圧と第２の半導体スイッチの出力電
圧とを比較し、第２の半導体スイッチの出力電圧が第１
の半導体スイッチの出力電圧よりも高いときに前記駆動
手段に駆動信号の出力を停止させる駆動停止手段とを備
えることで上記課題を解決する。
【０００７】また、前記電源から電流の供給を受けた前
記抵抗は、全ての前記複数の半導体スイッチが前記負荷
に電流を供給しているときの前記第１の半導体スイッチ
の出力電圧とほぼ同じかまたは低い第２の半導体スイッ
チの出力電圧を発生する。
記抵抗は、全ての前記複数の半導体スイッチが前記負荷
に電流を供給しているときの前記第１の半導体スイッチ
の出力電圧とほぼ同じかまたは低い第２の半導体スイッ
チの出力電圧を発生する。
【０００８】このようにスイッチング・デバイスを構成
すれば、指令信号は、位相制御手段で複数の位相の違う
指令信号になり、各スイッチング制御手段は、位相の違
う指令信号により順次オンし電力を負荷に供給し始め
る。最初に駆動の指令信号を受けたスイッチング手段で
は、駆動手段が駆動信号を第１の半導体スイッチに出力
して第１の半導体スイッチが導通状態になると、電源か
ら負荷への電流の供給を開始する。このとき、第２の半
導体スイッチの出力電圧が第１の半導体スイッチの出力
電圧よりも高いため、駆動停止手段が駆動回路の駆動信
号の出力を停止させる。駆動信号の出力の停止により、
第１の半導体スイッチが非導通状態になり、電源から負
荷への電流の供給が停止される。この後、第１の半導体
スイッチの出力電圧と第２の半導体スイッチの出力電圧
がほぼ同じになるまで降下すると、駆動停止手段は、駆
動手段に再び駆動信号を出力させ、これにより第１の半
導体スイッチが導通し、負荷に電流が供給される。この
ような、駆動信号の出力と停止を繰り返すことにより、
第１の半導体スイッチが導通・非導通を周期的に繰り返
すため、デューティ制御と同様の状態になり、このとき
負荷に供給される平均電流は、定常電流よりも小さくな
る。各々のスイッチング手段は、順次導通して同様の動
作を行う。そして、第２の半導体スイッチの出力電圧が
第１の半導体スイッチの出力電圧とほぼ同じか低くなっ
たときに、各スイッチング手段は、第１の半導体スイッ
チの導通・非導通の繰り返しを止め、導通状態に保た
れ、負荷に定常電流が流れる。このため、負荷駆動開始
時、電流は段階的に増加する。また、負荷の駆動を停止
する場合も、負荷の停止の指令信号が順次各スイッチン
グ手段に入力されるため、最初のスイッチング手段が非
導通状態になると、各々のスイッチング手段は、前述と
同様に第１の半導体スイッチの導通・非導通の繰り返し
動作を行ないながら順次非導通状態になって行くため、
負荷停止時の電流は段階的に減少する。つまり、負荷の
駆動開始時及び停止時にデューティ制御と同様の状態に
なり、負荷に流れる電流が段階的に増減するため、突入
電流を抑えることができる。このように、制御手段とし
てマイコンなどを用いずに、ハードウエア回路のみで突
入電流を抑えることができ、さらに、スイッチング・デ
バイスを構成するハードウエア回路などのほとんどの構
成要素を１つの半導体チップに集積化することができ
る。すなわち、スイッチング・デバイスを簡素化するこ
とができる。
すれば、指令信号は、位相制御手段で複数の位相の違う
指令信号になり、各スイッチング制御手段は、位相の違
う指令信号により順次オンし電力を負荷に供給し始め
る。最初に駆動の指令信号を受けたスイッチング手段で
は、駆動手段が駆動信号を第１の半導体スイッチに出力
して第１の半導体スイッチが導通状態になると、電源か
ら負荷への電流の供給を開始する。このとき、第２の半
導体スイッチの出力電圧が第１の半導体スイッチの出力
電圧よりも高いため、駆動停止手段が駆動回路の駆動信
号の出力を停止させる。駆動信号の出力の停止により、
第１の半導体スイッチが非導通状態になり、電源から負
荷への電流の供給が停止される。この後、第１の半導体
スイッチの出力電圧と第２の半導体スイッチの出力電圧
がほぼ同じになるまで降下すると、駆動停止手段は、駆
動手段に再び駆動信号を出力させ、これにより第１の半
導体スイッチが導通し、負荷に電流が供給される。この
ような、駆動信号の出力と停止を繰り返すことにより、
第１の半導体スイッチが導通・非導通を周期的に繰り返
すため、デューティ制御と同様の状態になり、このとき
負荷に供給される平均電流は、定常電流よりも小さくな
る。各々のスイッチング手段は、順次導通して同様の動
作を行う。そして、第２の半導体スイッチの出力電圧が
第１の半導体スイッチの出力電圧とほぼ同じか低くなっ
たときに、各スイッチング手段は、第１の半導体スイッ
チの導通・非導通の繰り返しを止め、導通状態に保た
れ、負荷に定常電流が流れる。このため、負荷駆動開始
時、電流は段階的に増加する。また、負荷の駆動を停止
する場合も、負荷の停止の指令信号が順次各スイッチン
グ手段に入力されるため、最初のスイッチング手段が非
導通状態になると、各々のスイッチング手段は、前述と
同様に第１の半導体スイッチの導通・非導通の繰り返し
動作を行ないながら順次非導通状態になって行くため、
負荷停止時の電流は段階的に減少する。つまり、負荷の
駆動開始時及び停止時にデューティ制御と同様の状態に
なり、負荷に流れる電流が段階的に増減するため、突入
電流を抑えることができる。このように、制御手段とし
てマイコンなどを用いずに、ハードウエア回路のみで突
入電流を抑えることができ、さらに、スイッチング・デ
バイスを構成するハードウエア回路などのほとんどの構
成要素を１つの半導体チップに集積化することができ
る。すなわち、スイッチング・デバイスを簡素化するこ
とができる。
【０００９】
【発明の実施の形態】まず、本発明の実施の形態を説明
する前に、本発明の基本となる電流振動型遮断機能付き
スイッチング・デバイスの基本構成及びその基本的な動
作と、過電流や過小電流などの異常電流が発生した場合
の制御の概略について図１乃至図３を参照して説明す
る。図１は、本発明を適用してなる電流振動型遮断機能
付きスイッチング・デバイスのブロック構成図である。
図２は、スイッチング・デバイスの要部回路構成図であ
る。図３（ａ）は、スイッチング・デバイスの作用を説
明するための負荷電流の波形図、（ｂ）は、ＦＥＴＱＡ
のドレイン・ソース端子間の電圧の波形図である。
する前に、本発明の基本となる電流振動型遮断機能付き
スイッチング・デバイスの基本構成及びその基本的な動
作と、過電流や過小電流などの異常電流が発生した場合
の制御の概略について図１乃至図３を参照して説明す
る。図１は、本発明を適用してなる電流振動型遮断機能
付きスイッチング・デバイスのブロック構成図である。
図２は、スイッチング・デバイスの要部回路構成図であ
る。図３（ａ）は、スイッチング・デバイスの作用を説
明するための負荷電流の波形図、（ｂ）は、ＦＥＴＱＡ
のドレイン・ソース端子間の電圧の波形図である。
【００１０】電流振動型遮断機能付きスイッチング・デ
バイスは、図１に示すように、半導体チップ１１０上に
各種の回路素子を集積化した半導体集積回路（パワーＩ
Ｃ）として構成されており、電源端子Ｔ１が出力電圧Ｖ
Ｂ（例えば＋１２ボルト）の電源１０１に接続され、接
地端子Ｔ２が接地され、出力端子Ｔ３が負荷１０２に接
続されている。
バイスは、図１に示すように、半導体チップ１１０上に
各種の回路素子を集積化した半導体集積回路（パワーＩ
Ｃ）として構成されており、電源端子Ｔ１が出力電圧Ｖ
Ｂ（例えば＋１２ボルト）の電源１０１に接続され、接
地端子Ｔ２が接地され、出力端子Ｔ３が負荷１０２に接
続されている。
【００１１】この半導体チップ１１０上には、感熱遮断
機能を有する半導体素子（パワーデバイス）として、ｎ
チャネル温度センサー内蔵ＦＥＴＱＡが集積化されてい
る。この温度センサー内蔵ＦＥＴＱＡは、ドレイン電極
がドレイン端子Ｄ、電源端子Ｔ１を介して電源１０１に
接続され、ソース電極がソース端子Ｓ、出力端子Ｔ３を
介して負荷１０２に接続され、ゲート電極がゲート端子
ＴＧ、抵抗ＲＧを介して駆動回路１１１に接続されてい
る。この温度センサー内蔵ＦＥＴＱＡは、電源１０１と
負荷１０２とを結ぶ電源回路中に挿入されてゲート端子
ＴＧに入力される駆動信号（オンパルス信号）に応答し
て導通（オン）して、電源回路を閉じる第１のスイッチ
ング手段として構成されている。そしてこの温度センサ
ー内蔵ＦＥＴＱＡと並列に基準デバイスとして、ｎチャ
ネルＦＥＴＱＢ、ＦＥＴＱＣが集積化されている。
機能を有する半導体素子（パワーデバイス）として、ｎ
チャネル温度センサー内蔵ＦＥＴＱＡが集積化されてい
る。この温度センサー内蔵ＦＥＴＱＡは、ドレイン電極
がドレイン端子Ｄ、電源端子Ｔ１を介して電源１０１に
接続され、ソース電極がソース端子Ｓ、出力端子Ｔ３を
介して負荷１０２に接続され、ゲート電極がゲート端子
ＴＧ、抵抗ＲＧを介して駆動回路１１１に接続されてい
る。この温度センサー内蔵ＦＥＴＱＡは、電源１０１と
負荷１０２とを結ぶ電源回路中に挿入されてゲート端子
ＴＧに入力される駆動信号（オンパルス信号）に応答し
て導通（オン）して、電源回路を閉じる第１のスイッチ
ング手段として構成されている。そしてこの温度センサ
ー内蔵ＦＥＴＱＡと並列に基準デバイスとして、ｎチャ
ネルＦＥＴＱＢ、ＦＥＴＱＣが集積化されている。
【００１２】ＦＥＴＱＢはドレイン電極がドレイン端子
Ｄ、電源端子Ｔ１を介して電源１０１に接続され、ソー
ス電極が出力端子Ｔ４を介して第１の基準抵抗Ｒｒ１に
接続され、ゲート電極がゲート端子ＴＧを介して抵抗Ｒ
Ｇに接続されている。ＦＥＴＱＣは、ドレイン電極がド
レイン端子Ｄ、電源端子Ｔ１を介して電源１０１に接続
され、ソース電極が出力端子Ｔ５を介して第２の基準抵
抗Ｒｒ２に接続され、ゲート電極がゲート端子ＴＧを介
して抵抗ＲＧに接続されている。ＦＥＴＱＢは、ゲート
端子ＴＧに入力される駆動信号（オンパルス信号）によ
り導通して、電源端子Ｔ１と第１の基準抵抗Ｒｒ１とを
結ぶ分流回路を閉じる第２のスイッチング手段として構
成されている。ＦＥＴＱＣは、ゲート端子ＴＧに入力さ
れる駆動信号（オンパルス信号）により導通して、電源
端子Ｔ１と第２の基準抵抗Ｒｒ２とを結ぶ分流回路を閉
じる第３のスイッチング手段として構成されている。
Ｄ、電源端子Ｔ１を介して電源１０１に接続され、ソー
ス電極が出力端子Ｔ４を介して第１の基準抵抗Ｒｒ１に
接続され、ゲート電極がゲート端子ＴＧを介して抵抗Ｒ
Ｇに接続されている。ＦＥＴＱＣは、ドレイン電極がド
レイン端子Ｄ、電源端子Ｔ１を介して電源１０１に接続
され、ソース電極が出力端子Ｔ５を介して第２の基準抵
抗Ｒｒ２に接続され、ゲート電極がゲート端子ＴＧを介
して抵抗ＲＧに接続されている。ＦＥＴＱＢは、ゲート
端子ＴＧに入力される駆動信号（オンパルス信号）によ
り導通して、電源端子Ｔ１と第１の基準抵抗Ｒｒ１とを
結ぶ分流回路を閉じる第２のスイッチング手段として構
成されている。ＦＥＴＱＣは、ゲート端子ＴＧに入力さ
れる駆動信号（オンパルス信号）により導通して、電源
端子Ｔ１と第２の基準抵抗Ｒｒ２とを結ぶ分流回路を閉
じる第３のスイッチング手段として構成されている。
【００１３】ＦＥＴＱＡ、ＱＢ、ＱＣとしては、例え
ば、ＤＭＯＳ構造、ＶＭＯＳ構造あるいはＵＭＯＳ構造
のパワーＭＯＳＦＥＴやこれらと類似な構造のＭＯＳＦ
ＥＴを用いることができるとともに、ＥＳＴ、ＭＣＴな
どのＭＯＳ複合型デバイスやＩＧＢＴなど他の絶縁ゲー
ト型パワーデバイスを用いることができる。また、常に
ゲートを逆バイアスで使うものであれば、接合型ＦＥ
Ｔ、接合型ＳＩＴやＳＩサイリスタなどを使用すること
もできる。さらに、パワーＩＣに用いるＦＥＴＱＡ、Ｑ
Ｂ、ＱＣとしては、ｎチャネル型でもｐチャネル型でも
用いることができる。
ば、ＤＭＯＳ構造、ＶＭＯＳ構造あるいはＵＭＯＳ構造
のパワーＭＯＳＦＥＴやこれらと類似な構造のＭＯＳＦ
ＥＴを用いることができるとともに、ＥＳＴ、ＭＣＴな
どのＭＯＳ複合型デバイスやＩＧＢＴなど他の絶縁ゲー
ト型パワーデバイスを用いることができる。また、常に
ゲートを逆バイアスで使うものであれば、接合型ＦＥ
Ｔ、接合型ＳＩＴやＳＩサイリスタなどを使用すること
もできる。さらに、パワーＩＣに用いるＦＥＴＱＡ、Ｑ
Ｂ、ＱＣとしては、ｎチャネル型でもｐチャネル型でも
用いることができる。
【００１４】また、温度センサー内蔵ＦＥＴＱＡ、Ｑ
Ｂ、ＱＣは、例えば、複数個のユニットセル（単位セ
ル）が並列接続されたマルチ・チャネル構造のパワーデ
バイスを用いて構成されており、各ＦＥＴが隣接して配
置されている。そしてＦＥＴＱＢ、ＱＣの電流容量はＦ
ＥＴＱＡの電流容量よりも小さく設定されている。この
設定は、ＦＥＴＱＢ、ＱＣを構成する並列接続のユニッ
トセル数で調整されている。例えば、ＦＥＴＱＢのユニ
ットセル数１に対して、ＦＥＴＱＡのユニットセル数が
１０００となるように構成されており、ＦＥＴＱＢとＦ
ＥＴＱＡのチャネル幅Ｗの比は、例えば１：１０００と
なっている。
Ｂ、ＱＣは、例えば、複数個のユニットセル（単位セ
ル）が並列接続されたマルチ・チャネル構造のパワーデ
バイスを用いて構成されており、各ＦＥＴが隣接して配
置されている。そしてＦＥＴＱＢ、ＱＣの電流容量はＦ
ＥＴＱＡの電流容量よりも小さく設定されている。この
設定は、ＦＥＴＱＢ、ＱＣを構成する並列接続のユニッ
トセル数で調整されている。例えば、ＦＥＴＱＢのユニ
ットセル数１に対して、ＦＥＴＱＡのユニットセル数が
１０００となるように構成されており、ＦＥＴＱＢとＦ
ＥＴＱＡのチャネル幅Ｗの比は、例えば１：１０００と
なっている。
【００１５】さらに、ＦＥＴＱＡのソース端子Ｓはコン
パレータＣＭＰ１とコンパレータＣＭＰ２のプラス入力
端子にそれぞれ接続されており、ＦＥＴＱＢのソース電
極はコンパレータＣＭＰ１のマイナス入力端子に接続さ
れ、ＦＥＴＱＣのソース電極はコンパレータＣＭＰ２の
マイナス入力端子に接続されている。コンパレータＣＭ
Ｐ１の出力端子は駆動回路１１１に接続され、コンパレ
ータＣＭＰ２の出力端子は半導体チップ１１０の出力端
子Ｔ６を介して、過小電流検出、ランプ断線検出、オー
プン検出を行なう異常検出部５０１に接続されている。
なお、ＦＥＴＱＡのソース端子Ｓはツェナーダイオード
ＺＤ１を介して駆動回路１１１に接続されており、この
ツェナーダイオードＺＤ１は、ＦＥＴＱＡ、ＦＥＴＱ
Ｂ、ＦＥＴＱＣのゲート端子ＴＧ・ソース端子Ｓ間を１
２ボルトに保ち、ゲート端子ＴＧに過電圧が印加された
ときに、この過電圧をバイパスするように構成されてい
る。
パレータＣＭＰ１とコンパレータＣＭＰ２のプラス入力
端子にそれぞれ接続されており、ＦＥＴＱＢのソース電
極はコンパレータＣＭＰ１のマイナス入力端子に接続さ
れ、ＦＥＴＱＣのソース電極はコンパレータＣＭＰ２の
マイナス入力端子に接続されている。コンパレータＣＭ
Ｐ１の出力端子は駆動回路１１１に接続され、コンパレ
ータＣＭＰ２の出力端子は半導体チップ１１０の出力端
子Ｔ６を介して、過小電流検出、ランプ断線検出、オー
プン検出を行なう異常検出部５０１に接続されている。
なお、ＦＥＴＱＡのソース端子Ｓはツェナーダイオード
ＺＤ１を介して駆動回路１１１に接続されており、この
ツェナーダイオードＺＤ１は、ＦＥＴＱＡ、ＦＥＴＱ
Ｂ、ＦＥＴＱＣのゲート端子ＴＧ・ソース端子Ｓ間を１
２ボルトに保ち、ゲート端子ＴＧに過電圧が印加された
ときに、この過電圧をバイパスするように構成されてい
る。
【００１６】一方、半導体チップ１１０上の他の領域に
は、電源Ｅｎａｂｌｅ部３０２、ＯＮ／ＯＦＦ計数回路
３０４、チャージポンプ回路３０５、遮断ラッチ回路３
０６（特開平６−２４４４１４号公報参照）が集積化さ
れており、電源Ｅｎａｂｌｅ部３０２が端子Ｔ７に接続
され、ＯＮ／ＯＦＦ計数回路３０４が端子Ｔ９を介して
コンデンサＣ１２に接続され、駆動回路１１１が入力端
子Ｔ１０を介してスイッチＳＷ１と抵抗Ｒ１１に接続さ
れ、遮断ラッチ回路３０６が出力端子Ｔ１１を介してダ
イアグ出力部（診断結果出力部）５０２に接続されてい
る。
は、電源Ｅｎａｂｌｅ部３０２、ＯＮ／ＯＦＦ計数回路
３０４、チャージポンプ回路３０５、遮断ラッチ回路３
０６（特開平６−２４４４１４号公報参照）が集積化さ
れており、電源Ｅｎａｂｌｅ部３０２が端子Ｔ７に接続
され、ＯＮ／ＯＦＦ計数回路３０４が端子Ｔ９を介して
コンデンサＣ１２に接続され、駆動回路１１１が入力端
子Ｔ１０を介してスイッチＳＷ１と抵抗Ｒ１１に接続さ
れ、遮断ラッチ回路３０６が出力端子Ｔ１１を介してダ
イアグ出力部（診断結果出力部）５０２に接続されてい
る。
【００１７】なお、ダイアグ出力部（診断結果出力部）
５０２とこれに付随する端子Ｔ１１は、診断結果出力の
必要がなければ備えていなくてもよい。
５０２とこれに付随する端子Ｔ１１は、診断結果出力の
必要がなければ備えていなくてもよい。
【００１８】駆動回路１１１は、図２に示すように、ソ
ーストランジスタＱ５とシンクトランジスタＱ６を備え
ているとともに、各トランジスタをオンオフ制御する駆
動素子とインバータなどを備えており、各トランジスタ
Ｑ５、Ｑ６が互いに直列接続されている。そしてソース
トランジスタＱ５のコレクタが電位ＶＰの端子に接続さ
れ、エミッタが抵抗ＲＧを介してゲート端子ＴＧに接続
されている。シンクトランジスタＱ６はコレクタが抵抗
ＲＧを介してゲート端子ＴＧに接続され、エミッタが接
地電位（ＧＮＤ）に接続されている。電位ＶＰの端子
は、チャージポンプ回路３０５に接続されており、この
端子の電位ＶＰは、チャージポンプ回路３０５の出力に
よって、電源１０１よりも高い電圧、例えば、電源１０
１の電圧を１２Ｖとしたとき、１２Ｖ＋１０Ｖに設定さ
れている。
ーストランジスタＱ５とシンクトランジスタＱ６を備え
ているとともに、各トランジスタをオンオフ制御する駆
動素子とインバータなどを備えており、各トランジスタ
Ｑ５、Ｑ６が互いに直列接続されている。そしてソース
トランジスタＱ５のコレクタが電位ＶＰの端子に接続さ
れ、エミッタが抵抗ＲＧを介してゲート端子ＴＧに接続
されている。シンクトランジスタＱ６はコレクタが抵抗
ＲＧを介してゲート端子ＴＧに接続され、エミッタが接
地電位（ＧＮＤ）に接続されている。電位ＶＰの端子
は、チャージポンプ回路３０５に接続されており、この
端子の電位ＶＰは、チャージポンプ回路３０５の出力に
よって、電源１０１よりも高い電圧、例えば、電源１０
１の電圧を１２Ｖとしたとき、１２Ｖ＋１０Ｖに設定さ
れている。
【００１９】駆動回路１１１は、スイッチＳＷ１が投入
されて入力端子Ｔ１０がスイッチＳＷ１を介して接地さ
れたときに、入力端子Ｔ１０からの指令信号に応答して
ソーストランジスタＱ５がオンになり、出力端子（トラ
ンジスタＱ５とトランジスタＱ６との接続点）にハイレ
ベルの駆動信号（オンパルス信号）を出力する駆動手段
として構成されている。一方、スイッチＳＷ１が開かれ
たときには、入力端子Ｔ１０に抵抗Ｒ１１を介して電源
１０１の電圧が印加されるので、シンクトランジスタＱ
６がオンになって出力端子（トランジスタＱ５とトラン
ジスタＱ６との接続点）のレベルをローレベルに遷移さ
せるようになっている。なお、駆動回路１１１として
は、バイポーラトランジスタの代わりに、ＣＭＯＳＦＥ
Ｔを用いて構成することも可能である。
されて入力端子Ｔ１０がスイッチＳＷ１を介して接地さ
れたときに、入力端子Ｔ１０からの指令信号に応答して
ソーストランジスタＱ５がオンになり、出力端子（トラ
ンジスタＱ５とトランジスタＱ６との接続点）にハイレ
ベルの駆動信号（オンパルス信号）を出力する駆動手段
として構成されている。一方、スイッチＳＷ１が開かれ
たときには、入力端子Ｔ１０に抵抗Ｒ１１を介して電源
１０１の電圧が印加されるので、シンクトランジスタＱ
６がオンになって出力端子（トランジスタＱ５とトラン
ジスタＱ６との接続点）のレベルをローレベルに遷移さ
せるようになっている。なお、駆動回路１１１として
は、バイポーラトランジスタの代わりに、ＣＭＯＳＦＥ
Ｔを用いて構成することも可能である。
【００２０】上記構成による駆動回路１１１からの駆動
信号（オンパルス信号）がゲート端子ＴＧに入力される
と各ＦＥＴＱＡ、ＱＢ、ＱＣは導通し、図３に示すよう
に、各ＦＥＴのドレイン・ソース電極間の電圧７０１
は、２Ｖ以下に低下する。このとき負荷１０２が正常状
態の場合、駆動回路１１１から駆動信号が出力されてい
る間は各ＦＥＴのドレイン・ソース電極間は２Ｖ以下に
維持され、ＦＥＴＱＡのドレイン電流７０５が一定にな
る。
信号（オンパルス信号）がゲート端子ＴＧに入力される
と各ＦＥＴＱＡ、ＱＢ、ＱＣは導通し、図３に示すよう
に、各ＦＥＴのドレイン・ソース電極間の電圧７０１
は、２Ｖ以下に低下する。このとき負荷１０２が正常状
態の場合、駆動回路１１１から駆動信号が出力されてい
る間は各ＦＥＴのドレイン・ソース電極間は２Ｖ以下に
維持され、ＦＥＴＱＡのドレイン電流７０５が一定にな
る。
【００２１】ここで、負荷１０２などが短絡すると、負
荷１０２などに大電流が流れ、負荷１０２やＦＥＴＱＡ
が損傷する恐れがある。そこで、ＦＥＴＱＡ、ＱＢのソ
ース電圧をコンパレータＣＭＰ１で監視し、両者の電圧
が閾値を超えたときには駆動回路１１１に駆動信号の出
力を強制的に停止させる構成が採用されている。
荷１０２などに大電流が流れ、負荷１０２やＦＥＴＱＡ
が損傷する恐れがある。そこで、ＦＥＴＱＡ、ＱＢのソ
ース電圧をコンパレータＣＭＰ１で監視し、両者の電圧
が閾値を超えたときには駆動回路１１１に駆動信号の出
力を強制的に停止させる構成が採用されている。
【００２２】すなわち、コンパレータＣＭＰ１のプラス
入力端子には、ＦＥＴＱＡのソース電圧が入力されてお
り、マイナス入力端子にはＦＥＴＱＢのソース電圧が入
力されている。そしてコンパレータＣＭＰ１は、プラス
入力端子およびマイナス入力端子に入力された電圧を比
較し、ＦＥＴＱＡのソース電圧がＦＥＴＱＢのソース電
圧よりも高いかほぼ等しいときには“Ｈ”レベルの出力
信号を出力し、ＦＥＴＱＡのソース電圧がＦＥＴＱＢの
ソース電圧よりも低くなったとき、例えば、負荷１０２
に通常よりも大きな電流が流れ、第１の基準抵抗Ｒｒ１
によるＦＥＴＱＢのソース電圧、すなわち閾値電圧より
も、ＦＥＴＱＡのソース電圧の方が低くなると、ＦＥＴ
ＱＡに異常電流が流れたとして“Ｌ”レベルの信号を駆
動回路１１１に出力するようになっている。駆動回路１
１１はコンパレータＣＭＰ１から“Ｈ”レベルの信号が
入力されているときには駆動信号の出力が可能になって
いるが、“Ｌ”レベルの信号が入力されたときには駆動
信号の出力が強制的に停止されるようになっている。こ
のように、コンパレータＣＭＰ１は、駆動回路１１１に
駆動信号の出力を強制的に停止させるための駆動停止手
段として構成されている。なお、閾値電圧は、負荷の抵
抗をＬ、検出したい異常により負荷を流れる電流値を通
常時の電流値のα倍、ＦＥＴＱＢとＦＥＴＱＡの個数
比、すなわちチャネル幅Ｗの比１：Ｎとすると、基準抵
抗Ｒｒ１の抵抗値をＮ・Ｌ／αに設定することで決ま
る。
入力端子には、ＦＥＴＱＡのソース電圧が入力されてお
り、マイナス入力端子にはＦＥＴＱＢのソース電圧が入
力されている。そしてコンパレータＣＭＰ１は、プラス
入力端子およびマイナス入力端子に入力された電圧を比
較し、ＦＥＴＱＡのソース電圧がＦＥＴＱＢのソース電
圧よりも高いかほぼ等しいときには“Ｈ”レベルの出力
信号を出力し、ＦＥＴＱＡのソース電圧がＦＥＴＱＢの
ソース電圧よりも低くなったとき、例えば、負荷１０２
に通常よりも大きな電流が流れ、第１の基準抵抗Ｒｒ１
によるＦＥＴＱＢのソース電圧、すなわち閾値電圧より
も、ＦＥＴＱＡのソース電圧の方が低くなると、ＦＥＴ
ＱＡに異常電流が流れたとして“Ｌ”レベルの信号を駆
動回路１１１に出力するようになっている。駆動回路１
１１はコンパレータＣＭＰ１から“Ｈ”レベルの信号が
入力されているときには駆動信号の出力が可能になって
いるが、“Ｌ”レベルの信号が入力されたときには駆動
信号の出力が強制的に停止されるようになっている。こ
のように、コンパレータＣＭＰ１は、駆動回路１１１に
駆動信号の出力を強制的に停止させるための駆動停止手
段として構成されている。なお、閾値電圧は、負荷の抵
抗をＬ、検出したい異常により負荷を流れる電流値を通
常時の電流値のα倍、ＦＥＴＱＢとＦＥＴＱＡの個数
比、すなわちチャネル幅Ｗの比１：Ｎとすると、基準抵
抗Ｒｒ１の抵抗値をＮ・Ｌ／αに設定することで決ま
る。
【００２３】コンパレータＣＭＰ２も同様に、プラス入
力端子には、ＦＥＴＱＡのソース電圧が、マイナス入力
端子には、ＦＥＴＱＣのソース電圧が入力されている。
そして、プラス入力端子およびマイナス入力端子に入力
された電圧を比較し、ＦＥＴＱＡのソース電圧がＦＥＴ
ＱＣのソース電圧よりも低いかほぼ等しいときには
“Ｌ”レベルの出力信号を出力し、ＦＥＴＱＡのソース
電圧がＦＥＴＱＣのソース電圧よりも高いとき、例え
ば、負荷１０２が複数の電球であり、電球の１つが断線
することにより通常よりも小さな電流が流れ、第２の基
準抵抗Ｒｒ２のＦＥＴＱＣのソース電圧、すなわち閾値
電圧よりも、ＦＥＴＱＡのソース電圧の方が高くなる
と、ＦＥＴＱＡに異常電流が流れたとして“Ｈ”レベル
の信号を異常検出部５０１に出力するようになってい
る。このようにコンパレータＣＭＰ２は、異常の検出を
異常検出部５０１に出力する異常判定手段として構成さ
れている。なお、閾値電圧は、負荷の抵抗をＬ、検出し
たい異常により負荷を流れる電流値を通常時の電流値の
１／β倍、ＦＥＴＱＢとＦＥＴＱＡの個数比、すなわち
チャネル幅Ｗの比１：Ｎとすると、基準抵抗Ｒｒ２の抵
抗値をβ・Ｎ・Ｌに設定することで決まる。
力端子には、ＦＥＴＱＡのソース電圧が、マイナス入力
端子には、ＦＥＴＱＣのソース電圧が入力されている。
そして、プラス入力端子およびマイナス入力端子に入力
された電圧を比較し、ＦＥＴＱＡのソース電圧がＦＥＴ
ＱＣのソース電圧よりも低いかほぼ等しいときには
“Ｌ”レベルの出力信号を出力し、ＦＥＴＱＡのソース
電圧がＦＥＴＱＣのソース電圧よりも高いとき、例え
ば、負荷１０２が複数の電球であり、電球の１つが断線
することにより通常よりも小さな電流が流れ、第２の基
準抵抗Ｒｒ２のＦＥＴＱＣのソース電圧、すなわち閾値
電圧よりも、ＦＥＴＱＡのソース電圧の方が高くなる
と、ＦＥＴＱＡに異常電流が流れたとして“Ｈ”レベル
の信号を異常検出部５０１に出力するようになってい
る。このようにコンパレータＣＭＰ２は、異常の検出を
異常検出部５０１に出力する異常判定手段として構成さ
れている。なお、閾値電圧は、負荷の抵抗をＬ、検出し
たい異常により負荷を流れる電流値を通常時の電流値の
１／β倍、ＦＥＴＱＢとＦＥＴＱＡの個数比、すなわち
チャネル幅Ｗの比１：Ｎとすると、基準抵抗Ｒｒ２の抵
抗値をβ・Ｎ・Ｌに設定することで決まる。
【００２４】一方、ＦＥＴＱＡがオン状態からオフ状態
に遷移すると、トランジスタＱ６がオンになることによ
ってダイオードＤ１が導通する。この結果、抵抗Ｒ１、
ダイオードＤ１の経路で電流が流れ、コンパレータＣＭ
Ｐ１のプラス入力端子の電位は駆動回路１１１がオン制
御しているときよりも低下する。したがって、オフ状態
に遷移した直後より小さい特定のドレイン・ソース間電
圧の差が生じるまで、すなわちＦＥＴＱＡのソース電圧
がＦＥＴＱＢのソース電圧とほぼ同じになるまで、ＦＥ
ＴＱＡはオフ状態に維持される。
に遷移すると、トランジスタＱ６がオンになることによ
ってダイオードＤ１が導通する。この結果、抵抗Ｒ１、
ダイオードＤ１の経路で電流が流れ、コンパレータＣＭ
Ｐ１のプラス入力端子の電位は駆動回路１１１がオン制
御しているときよりも低下する。したがって、オフ状態
に遷移した直後より小さい特定のドレイン・ソース間電
圧の差が生じるまで、すなわちＦＥＴＱＡのソース電圧
がＦＥＴＱＢのソース電圧とほぼ同じになるまで、ＦＥ
ＴＱＡはオフ状態に維持される。
【００２５】ところが、配線の短絡などでＦＥＴＱＡが
オフ状態になった場合でも、ドレイン電流が増加し、Ｆ
ＥＴＱＡは、ピンチオフ領域を経由して、例えば、３極
管特性領域での動作状態を経てオフ状態へ遷移する。こ
の結果、一定時間経過後には、コンパレータＣＭＰ１の
プラス入力端子の電位が高くなり、コンパレータＣＭＰ
１の出力レベルは“Ｌ”レベルから“Ｈ”レベルに変化
し、ＦＥＴＱＡは再びオン状態に遷移する。図３に示す
ように、このような負荷１０２の短絡などの異常時のＦ
ＥＴＱＡのドレイン・ソース間電圧７０３の周期的な遷
移は、スイッチＳＷ１が閉じている間は継続され、これ
により、ＦＥＴＱＡのドレイン電流７０７が周期的に変
動する。ＦＥＴＱＡのドレイン・ソース間電圧７０３の
遷移の周期は配線のインダクタンスや配線抵抗、ＦＥＴ
ＱＡのコンデンサ容量などに基づく時定数によって決定
される。
オフ状態になった場合でも、ドレイン電流が増加し、Ｆ
ＥＴＱＡは、ピンチオフ領域を経由して、例えば、３極
管特性領域での動作状態を経てオフ状態へ遷移する。こ
の結果、一定時間経過後には、コンパレータＣＭＰ１の
プラス入力端子の電位が高くなり、コンパレータＣＭＰ
１の出力レベルは“Ｌ”レベルから“Ｈ”レベルに変化
し、ＦＥＴＱＡは再びオン状態に遷移する。図３に示す
ように、このような負荷１０２の短絡などの異常時のＦ
ＥＴＱＡのドレイン・ソース間電圧７０３の周期的な遷
移は、スイッチＳＷ１が閉じている間は継続され、これ
により、ＦＥＴＱＡのドレイン電流７０７が周期的に変
動する。ＦＥＴＱＡのドレイン・ソース間電圧７０３の
遷移の周期は配線のインダクタンスや配線抵抗、ＦＥＴ
ＱＡのコンデンサ容量などに基づく時定数によって決定
される。
【００２６】そこで、ＦＥＴＱＡがオンオフする回数を
計数し、この計数値が設定値に達したときにはＦＥＴＱ
Ａを強制的に遮断し、この遮断状態を保持することとし
ている。
計数し、この計数値が設定値に達したときにはＦＥＴＱ
Ａを強制的に遮断し、この遮断状態を保持することとし
ている。
【００２７】具体的には、ＦＥＴＱＡのオンオフ状態を
計数するための回路としてＯＮ／ＯＦＦ計数回路３０４
と遮断ラッチ回路３０６が設けられている。
計数するための回路としてＯＮ／ＯＦＦ計数回路３０４
と遮断ラッチ回路３０６が設けられている。
【００２８】ＯＮ／ＯＦＦ計数回路３０４は、図２に示
すように、バイポーラトランジスタＱ４１、Ｑ４２、Ｑ
４３、ｎチャネルＦＥＴＱ４４、ダイオードＤ４１、Ｄ
４２、Ｄ４３、ツェナーダイオードＺＤ４１、抵抗Ｒ４
１〜Ｒ４６を備えて構成されている。
すように、バイポーラトランジスタＱ４１、Ｑ４２、Ｑ
４３、ｎチャネルＦＥＴＱ４４、ダイオードＤ４１、Ｄ
４２、Ｄ４３、ツェナーダイオードＺＤ４１、抵抗Ｒ４
１〜Ｒ４６を備えて構成されている。
【００２９】ツェナーダイオードＺＤ４１のカソード側
はＦＥＴＱＡのソース端子Ｓに接続されており、ソース
端子Ｓの電圧が正常状態にあるときにはトランジスタＱ
４３のベースには順バイアス電圧が印加され、トランジ
スタＱ４３はオン状態にある。このためトランジスタＱ
４２もオン状態にある。一方、トランジスタＱ４１はベ
ースが抵抗Ｒ４１、ダイオードＤ４２を介して駆動回路
１１１の出力端子に接続されているため、トランジスタ
Ｑ５がオンのとき、すなわち、ＦＥＴＱＡがオンのとき
には、トランジスタＱ４１はオフの状態にある。
はＦＥＴＱＡのソース端子Ｓに接続されており、ソース
端子Ｓの電圧が正常状態にあるときにはトランジスタＱ
４３のベースには順バイアス電圧が印加され、トランジ
スタＱ４３はオン状態にある。このためトランジスタＱ
４２もオン状態にある。一方、トランジスタＱ４１はベ
ースが抵抗Ｒ４１、ダイオードＤ４２を介して駆動回路
１１１の出力端子に接続されているため、トランジスタ
Ｑ５がオンのとき、すなわち、ＦＥＴＱＡがオンのとき
には、トランジスタＱ４１はオフの状態にある。
【００３０】一方、トランジスタＱ６がオンになったと
き、すなわちＦＥＴＱＡがオフになったときにはダイオ
ードＤ４２がトランジスタＱ６を介して接地されるた
め、トランジスタＱ４１がオンになる。トランジスタＱ
４１がオンになると電源１０１からの電流がトランジス
タＱ４１、Ｑ４２、抵抗Ｒ４４を介してコンデンサＣ１
２に流れ、コンデンサＣ１２が充電される。
き、すなわちＦＥＴＱＡがオフになったときにはダイオ
ードＤ４２がトランジスタＱ６を介して接地されるた
め、トランジスタＱ４１がオンになる。トランジスタＱ
４１がオンになると電源１０１からの電流がトランジス
タＱ４１、Ｑ４２、抵抗Ｒ４４を介してコンデンサＣ１
２に流れ、コンデンサＣ１２が充電される。
【００３１】次に、トランジスタＱ５がオフからオンに
遷移するとトランジスタＱ４１がオフとなり、コンデン
サＣ１２に充電された電荷は抵抗Ｒ４６を介して放電す
る。このあと再びトランジスタＱ６がオンとなってトラ
ンジスタＱ４１がオンになると、コンデンサＣ１２がさ
らに充電される。
遷移するとトランジスタＱ４１がオフとなり、コンデン
サＣ１２に充電された電荷は抵抗Ｒ４６を介して放電す
る。このあと再びトランジスタＱ６がオンとなってトラ
ンジスタＱ４１がオンになると、コンデンサＣ１２がさ
らに充電される。
【００３２】このようなオンオフ動作を繰り返す過程
で、コンデンサＣ１２に充電された電荷によってＦＥＴ
Ｑ４４のゲート電圧がしきい値を超えると、ＦＥＴＱ４
４がオンになり、ダイオードＤ４２が導通する。これに
より、温度センサ１２１の両端がダイオードＤ４３を介
して短絡され、遮断ラッチ回路３０６にラッチ指令信号
が出力されることになる。すなわち、ＯＮ／ＯＦＦ計数
回路３０４はラッチ指令手段として構成されている。な
お、ＯＮ／ＯＦＦ回数が設定値に達するまでの時間は、
抵抗Ｒ４６とコンデンサＣ１２による時定数によって調
整することができる。
で、コンデンサＣ１２に充電された電荷によってＦＥＴ
Ｑ４４のゲート電圧がしきい値を超えると、ＦＥＴＱ４
４がオンになり、ダイオードＤ４２が導通する。これに
より、温度センサ１２１の両端がダイオードＤ４３を介
して短絡され、遮断ラッチ回路３０６にラッチ指令信号
が出力されることになる。すなわち、ＯＮ／ＯＦＦ計数
回路３０４はラッチ指令手段として構成されている。な
お、ＯＮ／ＯＦＦ回数が設定値に達するまでの時間は、
抵抗Ｒ４６とコンデンサＣ１２による時定数によって調
整することができる。
【００３３】遮断ラッチ回路３０６は、ｎチャネルＦＥ
ＴＱＳ、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、温度センサ
１２１、抵抗Ｒ３１〜Ｒ３５を備えて構成されており、
ＦＥＴＱＳのドレイン電極がＦＥＴＱＡのゲート端子Ｔ
Ｇに接続され、ソース電極がＦＥＴＱＡのソース端子Ｓ
に接続されている。温度センサ１２１は、４個のダイオ
ードが直列接続されて構成されており、半導体チップ１
１０の温度が設定温度を超えたときには、両端の電圧が
設定電圧よりも低くなるように構成されている。すなわ
ち、温度センサ１２１の両端の電圧は、正常時には、Ｆ
ＥＴＱ１１のソース・ゲート電極間のしきい値よりも高
く設定されており、ＦＥＴＱ１１は常時オン状態に維持
されている。そして、ＦＥＴＱ１１がオンのときには、
ＦＥＴＱ４はオフに、ＦＥＴＱ１３がオンに、ＦＥＴＱ
１２、ＦＥＴＱＳがオフ状態に維持されている。
ＴＱＳ、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、温度センサ
１２１、抵抗Ｒ３１〜Ｒ３５を備えて構成されており、
ＦＥＴＱＳのドレイン電極がＦＥＴＱＡのゲート端子Ｔ
Ｇに接続され、ソース電極がＦＥＴＱＡのソース端子Ｓ
に接続されている。温度センサ１２１は、４個のダイオ
ードが直列接続されて構成されており、半導体チップ１
１０の温度が設定温度を超えたときには、両端の電圧が
設定電圧よりも低くなるように構成されている。すなわ
ち、温度センサ１２１の両端の電圧は、正常時には、Ｆ
ＥＴＱ１１のソース・ゲート電極間のしきい値よりも高
く設定されており、ＦＥＴＱ１１は常時オン状態に維持
されている。そして、ＦＥＴＱ１１がオンのときには、
ＦＥＴＱ４はオフに、ＦＥＴＱ１３がオンに、ＦＥＴＱ
１２、ＦＥＴＱＳがオフ状態に維持されている。
【００３４】一方、ＦＥＴＱ４４がオンになって温度セ
ンサ１２１の両端がダイオードＤ４３を介して短絡され
たり、あるいは半導体チップ１１０の温度が設定温度を
超えて温度センサ１２１の両端の電圧が設定電圧以下に
低下したりすると、ＦＥＴＱ１１がオンからオフになっ
て、ＦＥＴＱ１４がオンになる。ＦＥＴＱ１４がオンに
なると、ＦＥＴＱ１３がオンになるとともにＦＥＴＱＳ
がオンになり、ＦＥＴＱＡのソース・ゲート電極間がＦ
ＥＴＱＳによって短絡され、ＦＥＴＱＡが遮断状態にな
る。この短絡状態はラッチ回路を構成するＦＥＴＱ１
２、Ｑ１３によってラッチされる。すなわち、遮断ラッ
チ回路３０６は、ＯＮ／ＯＦＦ計数回路３０４のＯＮ／
ＯＦＦ回数が設定値に達したとき、あるいは温度センサ
１２１によて半導体チップ１１０の温度が前述のように
周期的に変動する電流７０７（電流振動）による加熱に
より設定温度を超えたときに、ＦＥＴＱＡを非導通状態
にするとともに、この非導通状態をラッチする遮断ラッ
チ手段として構成されている。
ンサ１２１の両端がダイオードＤ４３を介して短絡され
たり、あるいは半導体チップ１１０の温度が設定温度を
超えて温度センサ１２１の両端の電圧が設定電圧以下に
低下したりすると、ＦＥＴＱ１１がオンからオフになっ
て、ＦＥＴＱ１４がオンになる。ＦＥＴＱ１４がオンに
なると、ＦＥＴＱ１３がオンになるとともにＦＥＴＱＳ
がオンになり、ＦＥＴＱＡのソース・ゲート電極間がＦ
ＥＴＱＳによって短絡され、ＦＥＴＱＡが遮断状態にな
る。この短絡状態はラッチ回路を構成するＦＥＴＱ１
２、Ｑ１３によってラッチされる。すなわち、遮断ラッ
チ回路３０６は、ＯＮ／ＯＦＦ計数回路３０４のＯＮ／
ＯＦＦ回数が設定値に達したとき、あるいは温度センサ
１２１によて半導体チップ１１０の温度が前述のように
周期的に変動する電流７０７（電流振動）による加熱に
より設定温度を超えたときに、ＦＥＴＱＡを非導通状態
にするとともに、この非導通状態をラッチする遮断ラッ
チ手段として構成されている。
【００３５】次に、本発明を適用してなるスイッチング
・デバイスの一実施形態と本発明の特徴部について図
１、図３、図４及び図５を参照して説明する。図４は、
本実施形態のスイッチング・デバイスのブロック構成図
である。図５は、指令信号電圧、ＦＥＴＱＡゲート電
圧、負荷電流の状態を示す図である。本実施形態のスイ
ッチング・デバイスは、図４に示すように、位相制御回
路８０１とスイッチング手段である２つの半導体チップ
１１０ａ、１１０ｂなどで構成されている。位相制御回
路８０１は、スイッチＳＷ１からの指令信号を入力して
位相をシフトし、位相の違う２つの指令信号を各々半導
体チップ１１０ａ、１１０ｂの端子Ｔ１０に出力してい
る。半導体チップ１１０ａ、１１０ｂは、図１に示した
半導体チップ１１０と基本的に同じものであり、電源１
０１と負荷１０２の間に並列に接続されている。但し、
本実施形態では、異常時の電流の遮断を目的としていな
いので、図１に示す、コンパレータＣＭＰ２、ＦＥＴＱ
Ｃ、ＯＮ／ＯＦＦ計数回路３０４、遮断ラッチ回路３０
６などは不用であり、これらは機能しないようにされて
いるか、またはこれらが設置されていない半導体チップ
を用いてもよい。また、本発明の基準抵抗Ｒｒ１の抵抗
値は、例えば負荷１０２の抵抗をＬ、ＦＥＴＱＢとＦＥ
ＴＱＡの個数比、すなわちチャネル幅Ｗの比１：Ｎ、そ
してスイッチング・デバイスに並列に接続された半導体
チップ１１０の数をｎ個とするとＮ・Ｌ／ｎとほぼ同じ
か、またはそれより低く設定すればよい。本実施形態で
は、Ｒｒ１の抵抗値は、Ｎ・Ｌ／２としており、半導体
チップ１１０ａと１１０ｂの両方が導通したときに各々
の半導体チップ１１０のＦＥＴＱＡを流れる電流、すな
わち負荷に流れる電流の１／２の電流がＦＥＴＱＡを流
れたときのＦＥＴＱＡのソース電圧がＦＥＴＱＢのソー
ス電圧とほぼ同じになるように設定されている。しか
し、コンパレータＣＭＰ１がＦＥＴＱＡとＦＥＴＱＢの
ソース電圧を比較し、ＦＥＴＱＡのソース電圧がＦＥＴ
ＱＢのソース電圧より低いときに、ＦＥＴＱＡの導通・
非導通を周期的に繰り返す動作は、本発明の基本となる
前述のスイッチング・デバイスと同じである。
・デバイスの一実施形態と本発明の特徴部について図
１、図３、図４及び図５を参照して説明する。図４は、
本実施形態のスイッチング・デバイスのブロック構成図
である。図５は、指令信号電圧、ＦＥＴＱＡゲート電
圧、負荷電流の状態を示す図である。本実施形態のスイ
ッチング・デバイスは、図４に示すように、位相制御回
路８０１とスイッチング手段である２つの半導体チップ
１１０ａ、１１０ｂなどで構成されている。位相制御回
路８０１は、スイッチＳＷ１からの指令信号を入力して
位相をシフトし、位相の違う２つの指令信号を各々半導
体チップ１１０ａ、１１０ｂの端子Ｔ１０に出力してい
る。半導体チップ１１０ａ、１１０ｂは、図１に示した
半導体チップ１１０と基本的に同じものであり、電源１
０１と負荷１０２の間に並列に接続されている。但し、
本実施形態では、異常時の電流の遮断を目的としていな
いので、図１に示す、コンパレータＣＭＰ２、ＦＥＴＱ
Ｃ、ＯＮ／ＯＦＦ計数回路３０４、遮断ラッチ回路３０
６などは不用であり、これらは機能しないようにされて
いるか、またはこれらが設置されていない半導体チップ
を用いてもよい。また、本発明の基準抵抗Ｒｒ１の抵抗
値は、例えば負荷１０２の抵抗をＬ、ＦＥＴＱＢとＦＥ
ＴＱＡの個数比、すなわちチャネル幅Ｗの比１：Ｎ、そ
してスイッチング・デバイスに並列に接続された半導体
チップ１１０の数をｎ個とするとＮ・Ｌ／ｎとほぼ同じ
か、またはそれより低く設定すればよい。本実施形態で
は、Ｒｒ１の抵抗値は、Ｎ・Ｌ／２としており、半導体
チップ１１０ａと１１０ｂの両方が導通したときに各々
の半導体チップ１１０のＦＥＴＱＡを流れる電流、すな
わち負荷に流れる電流の１／２の電流がＦＥＴＱＡを流
れたときのＦＥＴＱＡのソース電圧がＦＥＴＱＢのソー
ス電圧とほぼ同じになるように設定されている。しか
し、コンパレータＣＭＰ１がＦＥＴＱＡとＦＥＴＱＢの
ソース電圧を比較し、ＦＥＴＱＡのソース電圧がＦＥＴ
ＱＢのソース電圧より低いときに、ＦＥＴＱＡの導通・
非導通を周期的に繰り返す動作は、本発明の基本となる
前述のスイッチング・デバイスと同じである。
【００３６】本実施形態のスイッチング・デバイスで
は、スイッチＳＷ１からの指令信号は、位相制御回路８
０１に入力され、図５に示すように、位相の違う２つの
指令信号１、２になる。このため、スイッチＳＷ１が閉
じられると、まず、半導体チップ１１０ａの駆動回路１
１１に、負荷の駆動を指令するローレベルの指令信号１
が入力される。ローレベルの指令信号１に応答して駆動
回路１１１は、駆動信号をＦＥＴＱＡに出力し、ＦＥＴ
ＱＡを導通状態にする。このとき、半導体チップ１１０
ａのみが導通した状態であり、半導体チップ１１０ａの
ＦＥＴＱＡには、負荷１０２に流れる電流にほぼ同等の
電流が流れるため、ＦＥＴＱＡのソース電圧は、ＦＥＴ
ＱＢのソース電圧よりも低くなる。このため、前述のよ
うに、駆動信号の出力と停止が繰り返され、図５に示す
ように、ＦＥＴＱＡのゲート電圧１が周期的にハイレベ
ルとローレベルに遷移し、ＦＥＴＱＡの導通と非導通が
周期的に繰り返される。このため、デューティ制御と同
様の状態になり、このときの負荷の平均電流は、定常電
流よりも小さくなる。次に、所定時間遅れて、半導体チ
ップ１１０ｂの駆動回路１１１に、負荷の駆動を指令す
るローレベルの指令信号２が入力される。ローレベルの
指令信号２に応答して駆動回路１１１は、駆動信号をＦ
ＥＴＱＡに出力し、ＦＥＴＱＡを導通状態にする。この
とき、負荷１０２には、半導体チップ１１０ａと半導体
チップ１１０ｂの両方から電力が供給されるため、各々
の半導体チップ１１０ａ、ｂのＦＥＴＱＡを流れる電流
は、負荷電流の１／２になる。このため、ＦＥＴＱＡの
ソース電圧がＦＥＴＱＢのソース電圧とほぼ同じにな
り、半導体チップ１１０ａは、ＦＥＴＱＡの導通と非導
通の周期的に繰り返しを止め、半導体チップ１１０ａと
１１０ｂのＦＥＴＱＡが共に導通状態に保たれた状態に
なり、負荷電流は定常状態となる。つまり、負荷電流が
段階的に増大するため、負荷の駆動開始時の突入電流が
抑えられる。
は、スイッチＳＷ１からの指令信号は、位相制御回路８
０１に入力され、図５に示すように、位相の違う２つの
指令信号１、２になる。このため、スイッチＳＷ１が閉
じられると、まず、半導体チップ１１０ａの駆動回路１
１１に、負荷の駆動を指令するローレベルの指令信号１
が入力される。ローレベルの指令信号１に応答して駆動
回路１１１は、駆動信号をＦＥＴＱＡに出力し、ＦＥＴ
ＱＡを導通状態にする。このとき、半導体チップ１１０
ａのみが導通した状態であり、半導体チップ１１０ａの
ＦＥＴＱＡには、負荷１０２に流れる電流にほぼ同等の
電流が流れるため、ＦＥＴＱＡのソース電圧は、ＦＥＴ
ＱＢのソース電圧よりも低くなる。このため、前述のよ
うに、駆動信号の出力と停止が繰り返され、図５に示す
ように、ＦＥＴＱＡのゲート電圧１が周期的にハイレベ
ルとローレベルに遷移し、ＦＥＴＱＡの導通と非導通が
周期的に繰り返される。このため、デューティ制御と同
様の状態になり、このときの負荷の平均電流は、定常電
流よりも小さくなる。次に、所定時間遅れて、半導体チ
ップ１１０ｂの駆動回路１１１に、負荷の駆動を指令す
るローレベルの指令信号２が入力される。ローレベルの
指令信号２に応答して駆動回路１１１は、駆動信号をＦ
ＥＴＱＡに出力し、ＦＥＴＱＡを導通状態にする。この
とき、負荷１０２には、半導体チップ１１０ａと半導体
チップ１１０ｂの両方から電力が供給されるため、各々
の半導体チップ１１０ａ、ｂのＦＥＴＱＡを流れる電流
は、負荷電流の１／２になる。このため、ＦＥＴＱＡの
ソース電圧がＦＥＴＱＢのソース電圧とほぼ同じにな
り、半導体チップ１１０ａは、ＦＥＴＱＡの導通と非導
通の周期的に繰り返しを止め、半導体チップ１１０ａと
１１０ｂのＦＥＴＱＡが共に導通状態に保たれた状態に
なり、負荷電流は定常状態となる。つまり、負荷電流が
段階的に増大するため、負荷の駆動開始時の突入電流が
抑えられる。
【００３７】一方、スイッチＳＷ１が開かれると、ま
ず、半導体チップ１１０ａの駆動回路１１１に、負荷の
停止を指令するハイレベルの指令信号１が入力される。
ハイレベルの指令信号１に応答して駆動回路１１１は、
駆動信号の出力を停止する。このとき、半導体チップ１
１０ｂのみが導通した状態になり、半導体チップ１１０
ｂのＦＥＴＱＡには、負荷１０２に流れる電流にほぼ同
等の電流が流れ、ＦＥＴＱＡのソース電圧がＦＥＴＱＢ
のソース電圧よりも低くなる。このため、前述のよう
に、駆動信号の出力と停止が繰り返され、図５に示すよ
うに、ＦＥＴＱＡのゲート電圧２が周期的にハイレベル
とローレベルに遷移し、導通と非導通が周期的に繰り返
される。このため、デューティ制御と同様の状態にな
り、負荷に流れる平均電流は、定常電流よりも小さくな
る。次に、所定時間遅れて、半導体チップ１１０ｂの駆
動回路１１１に、負荷の停止を指令するハイレベルの指
令信号２が入力される。ハイレベルの指令信号２に応答
して駆動回路１１１は、駆動信号の出力を停止し、ＦＥ
ＴＱＡが非導通状態になり、負荷への電流の供給が止ま
る。つまり、負荷電流が段階的に減少するため、負荷停
止時の突入電流が抑えられる。
ず、半導体チップ１１０ａの駆動回路１１１に、負荷の
停止を指令するハイレベルの指令信号１が入力される。
ハイレベルの指令信号１に応答して駆動回路１１１は、
駆動信号の出力を停止する。このとき、半導体チップ１
１０ｂのみが導通した状態になり、半導体チップ１１０
ｂのＦＥＴＱＡには、負荷１０２に流れる電流にほぼ同
等の電流が流れ、ＦＥＴＱＡのソース電圧がＦＥＴＱＢ
のソース電圧よりも低くなる。このため、前述のよう
に、駆動信号の出力と停止が繰り返され、図５に示すよ
うに、ＦＥＴＱＡのゲート電圧２が周期的にハイレベル
とローレベルに遷移し、導通と非導通が周期的に繰り返
される。このため、デューティ制御と同様の状態にな
り、負荷に流れる平均電流は、定常電流よりも小さくな
る。次に、所定時間遅れて、半導体チップ１１０ｂの駆
動回路１１１に、負荷の停止を指令するハイレベルの指
令信号２が入力される。ハイレベルの指令信号２に応答
して駆動回路１１１は、駆動信号の出力を停止し、ＦＥ
ＴＱＡが非導通状態になり、負荷への電流の供給が止ま
る。つまり、負荷電流が段階的に減少するため、負荷停
止時の突入電流が抑えられる。
【００３８】このように、本実施形態のスイッチング・
デバイスでは、マイコンなどの制御手段などを用いず
に、ハードウエア回路のみで負荷１０２の駆動開始時及
び停止時に段階的に負荷電流を増減して、突入電流を抑
えることができる。さらに、ハードウエア回路などのほ
とんどの構成要素は、半導体チップ１１０に集積化され
ている。すなわち、スイッチング・デバイスを簡素化す
ることができる。
デバイスでは、マイコンなどの制御手段などを用いず
に、ハードウエア回路のみで負荷１０２の駆動開始時及
び停止時に段階的に負荷電流を増減して、突入電流を抑
えることができる。さらに、ハードウエア回路などのほ
とんどの構成要素は、半導体チップ１１０に集積化され
ている。すなわち、スイッチング・デバイスを簡素化す
ることができる。
【００３９】また、本実施形態では、半導体チップ１１
０を２個用いているが、３個以上の半導体チップ１１０
を用いてもよい。
０を２個用いているが、３個以上の半導体チップ１１０
を用いてもよい。
【００４０】また、本実施形態では、駆動回路１１１、
ＦＥＴＱＡ、ＦＥＴＱＢ、ＣＭＰ１などが集積してある
半導体チップ１１０を用いているが、これら個々の機能
を１つの半導体チップに集積化せず、別個の回路やチッ
プなどで構成してもよいし、複数の半導体チップ１１０
の機能を１つの半導体チップに集積化してもよい。
ＦＥＴＱＡ、ＦＥＴＱＢ、ＣＭＰ１などが集積してある
半導体チップ１１０を用いているが、これら個々の機能
を１つの半導体チップに集積化せず、別個の回路やチッ
プなどで構成してもよいし、複数の半導体チップ１１０
の機能を１つの半導体チップに集積化してもよい。
【００４１】
【発明の効果】本発明によれば、スイッチング・デバイ
スを簡素化することができる。
スを簡素化することができる。
【図１】本発明の基本となる電流振動型遮断機能付きス
イッチング・デバイスの一実施形態のブロック構成図で
ある。
イッチング・デバイスの一実施形態のブロック構成図で
ある。
【図２】図１に示すスイッチング・デバイスの要部回路
構成図である。
構成図である。
【図３】（ａ）は、図１に示すスイッチング・デバイス
の作用を説明するための負荷電流の波形図、（ｂ）は、
ＦＥＴＱＡのドレイン・ソース端子間の電圧の波形図で
ある。
の作用を説明するための負荷電流の波形図、（ｂ）は、
ＦＥＴＱＡのドレイン・ソース端子間の電圧の波形図で
ある。
【図４】本発明を適用してなるスイッチング・デバイス
の一実施形態のブロック構成図である。
の一実施形態のブロック構成図である。
【図５】指令信号電圧、ＦＥＴＱＡゲート電圧、負荷電
流の状態を示す図である。
流の状態を示す図である。
１０１ 電源 １０２ 負荷 １１０ 半導体チップ １１１ 駆動回路 ８０１ 位相制御回路 ＱＡ,ＱＢ ＦＥＴ Ｒｒ１ 基準抵抗 ＣＭＰ１ コンパレータ
Claims (1)
- 【請求項１】 指令信号の位相をシフトして出力する位
相制御手段と、電源と負荷の間に並列に接続される複数
のスイッチング手段とからなるスイッチング・デバイス
であり、 前記スイッチング手段は、前記位相制御手段からの前記
指令信号に応答して駆動信号を出力する駆動手段と、前
記電源と前記負荷とを結ぶ電源回路中に挿入されて前記
駆動信号により導通して前記電源回路を閉じる第１の半
導体スイッチと、前記電源と結ばれて分流回路を形成す
る抵抗と、前記分流回路中に挿入されて前記駆動信号に
より導通して前記分流回路を閉じる第２の半導体スイッ
チと、前記第１の半導体スイッチの出力電圧と前記第２
の半導体スイッチの出力電圧とを比較し、前記第２の半
導体スイッチの出力電圧が前記第１の半導体スイッチの
出力電圧よりも高いときに前記駆動手段に駆動信号の出
力を停止させる駆動停止手段とを備えることを特徴とす
るスイッチング・デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000016804A JP2000312143A (ja) | 1999-02-26 | 2000-01-26 | スイッチング・デバイス |
| US09/514,333 US6229355B1 (en) | 1999-02-26 | 2000-02-28 | Switching device for suppressing a rush current |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-49887 | 1999-02-26 | ||
| JP4988799 | 1999-02-26 | ||
| JP2000016804A JP2000312143A (ja) | 1999-02-26 | 2000-01-26 | スイッチング・デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000312143A true JP2000312143A (ja) | 2000-11-07 |
Family
ID=26390334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000016804A Pending JP2000312143A (ja) | 1999-02-26 | 2000-01-26 | スイッチング・デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6229355B1 (ja) |
| JP (1) | JP2000312143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017034537A (ja) * | 2015-08-04 | 2017-02-09 | パナソニックＩｐマネジメント株式会社 | ドライバ及びそれを用いた半導体リレー |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392859B1 (en) * | 1999-02-14 | 2002-05-21 | Yazaki Corporation | Semiconductor active fuse for AC power line and bidirectional switching device for the fuse |
| JP3631933B2 (ja) * | 1999-02-14 | 2005-03-23 | 矢崎総業株式会社 | スイッチングデバイス |
| JP3628576B2 (ja) * | 1999-02-14 | 2005-03-16 | 矢崎総業株式会社 | 微少電流検出装置 |
| JP2000312433A (ja) * | 1999-02-26 | 2000-11-07 | Yazaki Corp | スイッチング・デバイス |
| JP3914004B2 (ja) * | 2001-05-25 | 2007-05-16 | 矢崎総業株式会社 | 半導体素子の過電流検出・保護装置 |
| DE10156618C1 (de) * | 2001-11-17 | 2003-04-03 | Semikron Elektronik Gmbh | Verfahren zur Ansteuerung von Leistungshalbleitermodulen |
| US6768350B1 (en) * | 2002-04-10 | 2004-07-27 | Hamilton Sundstrand Corporation | Microprocessor based solid state DC power controller |
| JP2003309982A (ja) * | 2002-04-16 | 2003-10-31 | Mitsubishi Electric Corp | 電力用半導体装置 |
| TWI249090B (en) * | 2003-01-16 | 2006-02-11 | Shindengen Electric Mfg | Switching circuit |
| JP4502177B2 (ja) * | 2003-10-14 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 出力回路 |
| DE102005019955A1 (de) * | 2005-04-29 | 2006-11-02 | Infineon Technologies Ag | Variables Ansteuermodul zur Ansteuerung einer Last |
| DE112007001293B8 (de) * | 2006-06-01 | 2015-12-24 | Autonetworks Technologies, Ltd. | Energieversorgungssteuerung |
| WO2008050265A2 (en) * | 2006-10-23 | 2008-05-02 | Nxp B.V. | High impedance load detection |
| DE102008010624A1 (de) * | 2008-02-22 | 2009-08-27 | Continental Automotive Gmbh | Verfahren und Vorrichtung zum Betreiben einer Schalteinheit |
| CN102948035A (zh) * | 2010-06-16 | 2013-02-27 | 株式会社自动网络技术研究所 | 电源控制电路及电源控制装置 |
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| US8928388B2 (en) * | 2013-03-15 | 2015-01-06 | Peregrine Semiconductor Corporation | Self-activating adjustable power limiter |
| US9537472B2 (en) | 2013-03-15 | 2017-01-03 | Peregrine Semiconductor Corporation | Integrated switch and self-activating adjustable power limiter |
| CN103219898B (zh) * | 2013-04-02 | 2016-06-01 | 苏州博创集成电路设计有限公司 | 具有电流采样和启动结构的半导体装置 |
| CN105811759B (zh) * | 2014-12-29 | 2019-04-02 | 登丰微电子股份有限公司 | 电源供应装置 |
| JP2016134832A (ja) * | 2015-01-21 | 2016-07-25 | 株式会社デンソー | 負荷駆動回路 |
| TWI666841B (zh) * | 2018-07-20 | 2019-07-21 | 立積電子股份有限公司 | 信號開關裝置 |
| CN114625044B (zh) * | 2022-03-08 | 2023-12-01 | 南京航空航天大学 | 一种调节功率管并联均流的变电压驱动控制电路 |
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| JPH03262209A (ja) | 1990-03-12 | 1991-11-21 | Nec Kansai Ltd | 電流検出回路 |
| JPH04134271A (ja) | 1990-09-27 | 1992-05-08 | Nec Corp | 出力回路 |
| JP2570523B2 (ja) | 1991-08-23 | 1997-01-08 | 日本モトローラ株式会社 | 電流検出回路 |
| JP2527875B2 (ja) | 1992-02-07 | 1996-08-28 | 富士通テン株式会社 | 誘導性負荷の電流検出回路 |
| JPH06244693A (ja) | 1992-03-03 | 1994-09-02 | Nec Corp | Ｍｏｓ電界効果トランジスタスイッチ回路 |
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| JPH11227520A (ja) | 1998-02-16 | 1999-08-24 | Naitou Yoriko | トラック荷台用のシート |
-
2000
- 2000-01-26 JP JP2000016804A patent/JP2000312143A/ja active Pending
- 2000-02-28 US US09/514,333 patent/US6229355B1/en not_active Expired - Lifetime
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| JP2017034537A (ja) * | 2015-08-04 | 2017-02-09 | パナソニックＩｐマネジメント株式会社 | ドライバ及びそれを用いた半導体リレー |
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|---|---|
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