JP4581231B2

JP4581231B2 - 電圧駆動型半導体素子のゲート駆動回路

Info

Publication number: JP4581231B2
Application number: JP2000359489A
Authority: JP
Inventors: 康阿部; 清明笹川
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2000-11-27
Filing date: 2000-11-27
Publication date: 2010-11-17
Anticipated expiration: 2020-11-27
Also published as: JP2002165435A

Description

【０００１】
【発明の属する技術分野】
この発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴとも略記する）等の電圧駆動型半導体素子のゲート駆動回路に関する。
【０００２】
【従来の技術】
図４に従来例を示す。
同図に示すように、ロジック回路ＲＣ、電圧駆動型半導体素子である金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）を用いたスイッチング素子ＦＥＴ１〜ＦＥＴ４、トランジスタＴＲ１、抵抗Ｒ１〜Ｒ３，Ｒｇ（ｏｎ），Ｒｇ（ｏｆｆ）およびダイオードＤ１等から構成される。なお、ＶＦ，ＶＲはそれぞれＩＧＢＴのオン，オフ用電源であり、ＩＧＢＴのゲート−エミッタ（Ｇ−Ｅ）間に印加される電圧ＶＧＥである。ロジック回路ＲＣはＩＧＢＴをオンオフさせる制御信号を受けて、３つの信号１，２，３をタイミング信号として出力する。
【０００３】
図４の回路において、ＦＥＴ２がオンすると、図示の点線経路１でゲート電流Ｉｇが流れ、ＶＧＥ＝ＶＦとなるため順バイアス電圧となり、ＩＧＢＴがオンする。また、ＦＥＴ３がオンすると図示の点線経路３でゲート電流Ｉｇが流れ、ＶＧＥ＝−ＶＲとなるため逆バイアス電圧となり、ＩＧＢＴがオフする。ＩＧＢＴのＧ−Ｅ間は等価的にコンデンサ（Ｃｉｅｓ）と見なせるので、ＩｇはＣｉｅｓを充放電する電流となる。この充放電の動作を高速に行ない、スイッチング素子での電圧降下分を最小とするために、ゲート駆動回路の最終段スイッチング素子ＦＥＴ２，３として、高速スイッチングが可能なＭＯＳＦＥＴを用いるようにしている。
【０００４】
図５は図４の動作説明図である。
図示の信号１，信号２が順バイアス用信号、信号３が逆バイアス用信号であり、それぞれハイ（Ｈｉ）レベルの信号でアクティブとなる。制御信号としてオフ信号が入力されているときは、信号１，信号２がロー（Ｌｏｗ）レベルであり、信号３がＨｉレベルとなるため、信号３が入力されるＦＥＴ３がオンし、ＩＧＢＴがオフする。また、制御信号としてオン信号が入力されると、信号１がＨｉレベル、信号３がＬｏｗレベルとなる。これにより、ＦＥＴ３がオフし、ＦＥＴ１がオンする。ＦＥＴ１がオンすると、抵抗Ｒ１，Ｒ２によってＶＦ＋ＶＲの電圧が分圧され、抵抗Ｒ１に印加される電圧によってＦＥＴ２をオンさせることができる。
【０００５】
ＦＥＴ２はＩＧＢＴに大きな電流を流す必要があり、容量の大きなものとなるため、ＦＥＴ２の入力容量Ｃｉｓｓ２も大きくなる。そのため、ＦＥＴ２を高速で動作させるためには、抵抗Ｒ１，Ｒ２は低抵抗とする必要があるが、ＦＥＴ２がオンしている間は、抵抗Ｒ１，Ｒ２には常に大きな電流が流れるため、その諸費電力が大きくなり、回路が大型化してしまう。そこで、オン信号が入力されてからゲート電流が流れている期間以上はＦＥＴ２をオンし（期間Ｔ１参照）、その後は信号２をＨｉレベルとしてＦＥＴ４をオンとし、トランジスタＴＲ１をオンさせて順バイアス状態を維持させる。ＴＲ１は電流駆動型素子であり、電流増幅率の非常に大きなものを選ぶことで、ＴＲ１をオンするにはベースに微小な電流を流せば良いことから、消費電力も非常に小さくなる。このように、順バイアス用の半導体素子を切り替えることにより、回路の消費電力を低減している。
【０００６】
【発明が解決しようとする課題】
順バイアス用の２つのトランジスタを切り替えることにより、回路の消費電力を低減することはできるが、ロジック回路として３つの信号を出力したり、その出力タイミングを調整したりする必要があるため、回路が複雑化するだけでなく信頼性も低下するという問題がある。
したがって、この発明の課題は、回路の簡素化を図り信頼性を確保することにある。
【０００７】
このような課題を解決するため、請求項１の発明では、オン用電源とオフ用電源の直列回路に、第１のスイッチング素子と第１の抵抗および第２のスイッチング素子と第２の抵抗の直列回路を並列に接続し、前記オン用電源とオフ用電源との直列接続点および前記第１の抵抗と第２の抵抗との直列接続点間に、電圧駆動型半導体素子を接続してなる電圧駆動型半導体素子のゲート駆動回路において、
前記第１のスイッチング素子および第２のスイッチング素子を電圧駆動型半導体素子とするとともに、コンデンサに電流を流す第１の経路を介して各素子に対する第１の入力電圧を生成し、前記コンデンサを介さない第２の経路に電流を流し各素子に対する第２の入力電圧を生成する電圧可変回路を各素子対応に設け、この電圧可変回路より可変の入力電圧を各素子に与えてそれぞれ駆動することを特徴とする。
【０００８】
この請求項１の発明においては、前記第２の入力電圧レベルを、第１の入力電圧レベルよりも低くすることができ（請求項２の発明）、または、請求項１または２の発明においては、前記第１のスイッチング素子および第２のスイッチング素子をオフさせる場合は、スイッチング素子のそれぞれの制御信号により、前記コンデンサの充電電圧をそれまでオンしていた素子をオフさせる方向に印加してオフ動作の高速化を図ることができる（請求項３の発明）。
【０００９】
【発明の実施の形態】
図１はこの発明の実施の形態を示す回路図である。
同図において、ＦＥＴ４が最終段のオン用スイッチ素子（図４のＦＥＴ２，ＴＲ１に相当する）、ＦＥＴ５が最終段のオフ用スイッチ素子（図４のＦＥＴ４に相当する）である。また、ＦＥＴ３はＦＥＴ４をオンさせるスイッチ素子、ＦＥＴ２はＦＥＴ５をオンさせるスイッチ素子、ＦＥＴ１はＦＥＴ２をオンさせるスイッチ素子で、全てＭＯＳＦＥＴである。Ｒ４，Ｒ５はＦＥＴ４の入力電圧ＶＧＳ４を設定するための抵抗、Ｒ６，Ｒ７はＦＥＴ５の入力電圧ＶＧＳ５を設定するための抵抗、Ｃ１，Ｃ２はそれぞれＦＥＴ４，ＦＥＴ５をオンとしてゲート電流Ｉｇを流すときに、これらの入力電圧を高くするためのコンデンサである。
【００１０】
その動作について、図２も参照しながら説明する。
制御信号としてゲート駆動回路にオン信号が入力されると、ＦＥＴ３がオンしてＦＥＴ２がオフする。ＦＥＴ３がオンすると、図１のｉ１の経路（Ｒ４→Ｃ１Ｒ３→ＦＥＴ３）で電流が流れ、コンデンサＣ１が充電される。ＦＥＴ３がオンした直後ではＣ１の電圧はほぼ０であるので、ＶＧＳ４として印加される電圧のピーク値は、理想的にはＶＦ＋ＶＲの電圧をＲ３とＲ４で分圧し、Ｒ４に印加される電圧となる。すなわち、次式（１）となる。
ＶＧＳ４＝Ｒ４（ＶＦ＋ＶＲ）／（Ｒ３＋Ｒ４） …（１）
【００１１】
また、ｉ２の経路（Ｒ４→Ｒ５→ＦＥＴ３）も形成されるため、Ｃ１への充電が終了すると、ＶＧＳ４は定常的にＶＦ＋ＶＲの電圧をＲ４とＲ５で分圧し、Ｒ４に印加される電圧となる。すなわち、次式（２）となる。
ＶＧＳ４＝Ｒ４（ＶＦ＋ＶＲ）／（Ｒ４＋Ｒ５） …（２）
そこで、ＶＧＳ４の設定値として上記（１）式で示す値を、ＦＥＴ４がゲート電流を十分流せる値とし、上記（２）式で示す値を、ＦＥＴ４がオンを維持できる値とすることにより、抵抗による消費電力を低減させるようにしている。上記（１）式で示すＶＧＳ４の設定値を大きくする理由は、次の通りである。
【００１２】
ＭＯＳＦＥＴの出力特性は、一般的には図３のようになる。
すなわち、オンしているＭＯＳＦＥＴは通常飽和領域内にあるため、素子電圧ＶＤＳはほぼ０である。しかし、素子電流ＩＤを増加させていくと、図３に示すような特性に従って電圧・電流が変化するため、素子が活性領域に入り、電流ＩＤは或る一定値にクランプされる。例えば、図３のように入力電圧がＶｉのとき、素子電流を増加させていくと、破線のような軌跡で電圧・電流が増加し、活性領域に入るとＩＤは一定電流ＩＤＰでクランプされる。このクランプ電流は同図からも明らかなように、入力電圧が大きい程増加するため、ＭＯＳＦＥＴに電流を流すためには、それに応じて入力電圧を大きくする必要があると言うわけである。
【００１３】
次に、制御信号としてゲート駆動回路にオフ信号が入力されると、ＦＥＴ２がオンしてＦＥＴ３がオフし、ＦＥＴ４をオフする。このとき、Ｃ１には電荷が充電されており、その電圧Ｖ（Ｃ１）の極性は図に矢印で示す方向であるので、ＦＥＴ２がオンするとＦＥＴ４にはオフする方向に印加されるため、ＦＥＴ４を急速にオフすることができる。
一方、制御信号としてゲート駆動回路にオフ信号が入力されると、オフ用の回路がオン時と同様な動作をする。つまり、オフ信号によってＦＥＴ１，ＦＥＴ２がオンし、最初にゲート電流を流すときにはＦＥＴ５の入力電圧として、ＶＦ＋ＶＲの電圧がＲ３とＲ７で分圧され、その後はＲ６とＲ７で分圧された電圧ＶＧＳ５が与えられる。この電圧は、コンデンサＣ２の充電で生成するようにしている。
ＦＥＴ５をオフさせるときはＦＥＴ３がオンし、コンデンサＣ２に充電されている電圧Ｖ（Ｃ２）により、ＦＥＴ５を急速にオフさせるようにしている。
以上のように、コンデンサの充電時間によって自動的にスイッチング素子の入力電圧値を制御できるので、省電力型のゲート駆動回路とすることができる。
【００１４】
【発明の効果】
この発明によれば、電圧駆動型素子をスイッチングする際、ゲート駆動回路の最終段のスイッチング素子であるＭＯＳＦＥＴを相補的に動作させ、これらのＭＯＳＦＥＴに電流を流す期間ではその入力電圧を高く設定し、定常状態になったらオンを維持できる程度の入力電圧に設定することで、回路を簡素化し高信頼性を確保し得る利点が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態を示す回路図である。
【図２】図１の動作説明図である。
【図３】ＭＯＳＦＥＴの出力特性説明図である。
【図４】従来例を示す回路図である。
【図５】図４の動作説明図である。
【符号の説明】
ＲＣ…ロジック回路、ＦＥＴ１〜ＦＥＴ５…スイッチング素子（ＭＯＳＦＥＴ）、ＴＲ１…トランジスタ、Ｃ１，Ｃ２…コンデンサ、Ｒ１〜Ｒ７，Ｒｇ（ｏｎ），Ｒｇ（ｏｆｆ）…抵抗、Ｄ１，Ｄ２…ダイオード、ＶＦ…ＩＧＢＴのオン用電源、ＶＲ…ＩＧＢＴのオフ用電源、ＩＧＢＴ…絶縁ゲート形バイポーラトランジスタ（電圧駆動型半導体素子）。

Claims

オン用電源とオフ用電源の直列回路に、第１のスイッチング素子と第１の抵抗および第２のスイッチング素子と第２の抵抗の直列回路を並列に接続し、前記オン用電源とオフ用電源との直列接続点および前記第１の抵抗と第２の抵抗との直列接続点間に、電圧駆動型半導体素子を接続してなる電圧駆動型半導体素子のゲート駆動回路において、
前記第１のスイッチング素子および第２のスイッチング素子を電圧駆動型半導体素子とするとともに、コンデンサに電流を流す第１の経路を介して各素子に対する第１の入力電圧を生成し、前記コンデンサを含まない第２の経路に電流を流し各素子に対する第２の入力電圧を生成する電圧可変回路を各素子対応に設け、この電圧可変回路より可変の入力電圧を各素子に与えてそれぞれ駆動することを特徴とする電圧駆動型半導体素子のゲート駆動回路。
前記第２の入力電圧レベルを、第１の入力電圧レベルよりも低くすることを特徴とする請求項１に記載の電圧駆動型半導体素子のゲート駆動回路。
前記第１のスイッチング素子および第２のスイッチング素子をオフさせる場合は、スイッチング素子のそれぞれの制御信号により、前記コンデンサの充電電圧をそれまでオンしていた素子をオフさせる方向に印加してオフ動作の高速化を図ることを特徴とする請求項１または２に記載の電圧駆動型半導体素子のゲート駆動回路。