JPH0583100A - Ｍｏｓｆｅｔの駆動回路 - Google Patents
Ｍｏｓｆｅｔの駆動回路Info
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- JPH0583100A JPH0583100A JP3240973A JP24097391A JPH0583100A JP H0583100 A JPH0583100 A JP H0583100A JP 3240973 A JP3240973 A JP 3240973A JP 24097391 A JP24097391 A JP 24097391A JP H0583100 A JPH0583100 A JP H0583100A
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Abstract
(57)【要約】
【目的】 本発明の目的は大きな入力容量と、大きなゲ
ート抵抗を有するパワーＭＯＳＦＥＴモジュールにおい
て、オン／オフ時のゲート・ソース間電圧のスイッチン
グ時間の増加を抑制し、高速スイッチング操作を実現す
るＭＯＳＦＥＴの駆動回路を提供することである。 【構成】 本発明はゲート／ソース間に寄生容量を有す
る被駆動ＭＯＳＦＥＴ１のゲート・ソース間にオン及び
オフ信号を印加し、被駆動ＭＯＳＦＥＴ１をオン状態、
オフ状態のスイッチング動作で用いる駆動回路におい
て、被駆動ＭＯＳＦＥＴ１のゲート端子に直列に接続さ
れたゲート抵抗６、被駆動ＭＯＳＦＥＴ１のオン期間と
オフ期間を制御するための駆動信号源３、被駆動ＭＯＳ
ＦＥＴ１のゲート・ソース間の耐圧以下に設定されてい
る第１の駆動回路用電源４、その電源の電圧レベルより
高い電圧を有する第２の駆動回路用電源７、第１の駆動
回路用電源４から第２の駆動回路用電源７を切り換える
スイッチ８を有し、ゲート抵抗６が十分に低くなるのに
十分な電圧を印加し、高速にスイッチングを行う。
ート抵抗を有するパワーＭＯＳＦＥＴモジュールにおい
て、オン／オフ時のゲート・ソース間電圧のスイッチン
グ時間の増加を抑制し、高速スイッチング操作を実現す
るＭＯＳＦＥＴの駆動回路を提供することである。 【構成】 本発明はゲート／ソース間に寄生容量を有す
る被駆動ＭＯＳＦＥＴ１のゲート・ソース間にオン及び
オフ信号を印加し、被駆動ＭＯＳＦＥＴ１をオン状態、
オフ状態のスイッチング動作で用いる駆動回路におい
て、被駆動ＭＯＳＦＥＴ１のゲート端子に直列に接続さ
れたゲート抵抗６、被駆動ＭＯＳＦＥＴ１のオン期間と
オフ期間を制御するための駆動信号源３、被駆動ＭＯＳ
ＦＥＴ１のゲート・ソース間の耐圧以下に設定されてい
る第１の駆動回路用電源４、その電源の電圧レベルより
高い電圧を有する第２の駆動回路用電源７、第１の駆動
回路用電源４から第２の駆動回路用電源７を切り換える
スイッチ８を有し、ゲート抵抗６が十分に低くなるのに
十分な電圧を印加し、高速にスイッチングを行う。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴ（Metal-Ox
ide-Semiconductor Field Effect Transistor : MOS 電
界効果トランジスタ) の駆動回路に係り、特に、高速ス
イッチング特性を有するパワーＭＯＳＦＥＴの駆動回路
に関する。
ide-Semiconductor Field Effect Transistor : MOS 電
界効果トランジスタ) の駆動回路に係り、特に、高速ス
イッチング特性を有するパワーＭＯＳＦＥＴの駆動回路
に関する。
【０００２】
【従来の技術】従来より、ＭＯＳＦＥＴは高速スイッチ
ング特性を有するため、高周波電源に多用されている。
ング特性を有するため、高周波電源に多用されている。
【０００３】図５は従来のＭＯＳＦＥＴの駆動回路の第
１の例を示す。同図のＭＯＳＦＥＴの駆動回路は、被駆
動ＭＯＳＦＥＴ１，駆動回路２、駆動用信号源３、駆動
回路用電源４より構成される。上記において駆動用信号
源３は駆動回路２の入力端子に接続され、駆動回路２は
駆動回路用電源４から電力供給を受けて、被駆動ＭＯＳ
ＦＥＴ１の駆動信号電圧を発生させている。この駆動信
号電圧は、直接被駆動ＭＯＳＦＥＴ１のゲート端子に印
加され、被駆動ＭＯＳＦＥＴ１のオン期間とオフ期間を
制御している。
１の例を示す。同図のＭＯＳＦＥＴの駆動回路は、被駆
動ＭＯＳＦＥＴ１，駆動回路２、駆動用信号源３、駆動
回路用電源４より構成される。上記において駆動用信号
源３は駆動回路２の入力端子に接続され、駆動回路２は
駆動回路用電源４から電力供給を受けて、被駆動ＭＯＳ
ＦＥＴ１の駆動信号電圧を発生させている。この駆動信
号電圧は、直接被駆動ＭＯＳＦＥＴ１のゲート端子に印
加され、被駆動ＭＯＳＦＥＴ１のオン期間とオフ期間を
制御している。
【０００４】図６は従来の各駆動回路の動作波形を示
す。同図（Ａ）は図５に示すＭＯＳＦＥＴの駆動回路構
成における動作波形である。駆動用信号源３の電圧がハ
イレベルの期間は、被駆動ＭＯＳＦＥＴ１のゲート・ソ
ース間電圧がゲート閾値電圧以上になるため、被駆動Ｍ
ＯＳＦＥＴ１はオンとなる。一方、同図（Ａ）におい
て、駆動用信号源３の電圧がローレベルの期間は、被駆
動ＭＯＳＦＥＴ１のゲート・ソース間電圧が閾値電圧以
下になるため、被駆動ＭＯＳＦＥＴ１はオフ状態とな
る。
す。同図（Ａ）は図５に示すＭＯＳＦＥＴの駆動回路構
成における動作波形である。駆動用信号源３の電圧がハ
イレベルの期間は、被駆動ＭＯＳＦＥＴ１のゲート・ソ
ース間電圧がゲート閾値電圧以上になるため、被駆動Ｍ
ＯＳＦＥＴ１はオンとなる。一方、同図（Ａ）におい
て、駆動用信号源３の電圧がローレベルの期間は、被駆
動ＭＯＳＦＥＴ１のゲート・ソース間電圧が閾値電圧以
下になるため、被駆動ＭＯＳＦＥＴ１はオフ状態とな
る。
【０００５】パワーＭＯＳＦＥＴゲート・ソース間に
は、入力容量やゲート抵抗が存在し、また、駆動回路２
や駆動回路用電源３には内部抵抗がある。このような構
成のＭＯＳＦＥＴの駆動回路について述べる。
は、入力容量やゲート抵抗が存在し、また、駆動回路２
や駆動回路用電源３には内部抵抗がある。このような構
成のＭＯＳＦＥＴの駆動回路について述べる。
【０００６】図７は従来のＭＯＳＦＥＴの駆動回路の第
２の例を示す。同図中、図５と同一構成部分には同一符
号を付しその説明を省略する。同図の例は入力容量５と
ゲート抵抗６や前記の内部抵抗を含めたＭＯＳＦＥＴの
駆動回路である。なお、内部抵抗を含めて以降ゲート抵
抗と総称する。
２の例を示す。同図中、図５と同一構成部分には同一符
号を付しその説明を省略する。同図の例は入力容量５と
ゲート抵抗６や前記の内部抵抗を含めたＭＯＳＦＥＴの
駆動回路である。なお、内部抵抗を含めて以降ゲート抵
抗と総称する。
【０００７】図６（Ｂ）は入力容量５とゲート抵抗６を
考慮した場合の駆動回路の動作波形である。オン／オフ
時の被駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧波形
は入力容量とゲート抵抗による時定数により緩やかに変
化するために、スイッチング期間が増加する。大電流用
パワーＭＯＳＦＥＴモジュールでは、オン抵抗を低減す
るためにチップが並列接続され、入力容量が増加すると
ともに、スイッチング時の各チップ間のバランスをと
り、寄生振動を防止するため大きなゲート抵抗が接続さ
れている。
考慮した場合の駆動回路の動作波形である。オン／オフ
時の被駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧波形
は入力容量とゲート抵抗による時定数により緩やかに変
化するために、スイッチング期間が増加する。大電流用
パワーＭＯＳＦＥＴモジュールでは、オン抵抗を低減す
るためにチップが並列接続され、入力容量が増加すると
ともに、スイッチング時の各チップ間のバランスをと
り、寄生振動を防止するため大きなゲート抵抗が接続さ
れている。
【０００８】図６（Ｃ）は大電流用パワーＭＯＳＦＥＴ
モジュールのように大きな入力容量と大きなゲート抵抗
を有する駆動回路の動作波形である。オン／オフ時の被
駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧の変化はさ
らに、緩やかになる。
モジュールのように大きな入力容量と大きなゲート抵抗
を有する駆動回路の動作波形である。オン／オフ時の被
駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧の変化はさ
らに、緩やかになる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
図５及び図７に示すＭＯＳＦＥＴの駆動回路の構成では
図６（Ｂ），（Ｃ）に示すように、オン・オフ時の被駆
動ＭＯＳＦＥＴのゲート・ソース間の電圧の変化が緩や
かであるために、高速スイッチングを実現できないとい
う問題ある。駆動用信号源３の電圧を高くすることによ
り、被駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧変化
を早めることはできるが、被駆動ＭＯＳＦＥＴ１のゲー
ト間耐圧で制限され、駆動用信号源３の電圧をゲート・
ソース間耐圧以上にすることはできない。
図５及び図７に示すＭＯＳＦＥＴの駆動回路の構成では
図６（Ｂ），（Ｃ）に示すように、オン・オフ時の被駆
動ＭＯＳＦＥＴのゲート・ソース間の電圧の変化が緩や
かであるために、高速スイッチングを実現できないとい
う問題ある。駆動用信号源３の電圧を高くすることによ
り、被駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧変化
を早めることはできるが、被駆動ＭＯＳＦＥＴ１のゲー
ト間耐圧で制限され、駆動用信号源３の電圧をゲート・
ソース間耐圧以上にすることはできない。
【００１０】本発明は上記の点に鑑みなされたもので、
大きな入力容量と大きなゲート抵抗を有するパワーＭＯ
ＳＦＥＴモジュールにおいて、オン／オフ時のゲート・
ソース間電圧の緩やかな変化によるスイッチング時間の
増加を抑制し、高速スイッチングを実現するＭＯＳＦＥ
Ｔの駆動回路を提供することを目的とする。
大きな入力容量と大きなゲート抵抗を有するパワーＭＯ
ＳＦＥＴモジュールにおいて、オン／オフ時のゲート・
ソース間電圧の緩やかな変化によるスイッチング時間の
増加を抑制し、高速スイッチングを実現するＭＯＳＦＥ
Ｔの駆動回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】ゲート・ソース間に寄生
容量を有する被駆動ＭＯＳＦＥＴのゲート・ソース間に
オン及びオフ信号を印加し、被駆動ＭＯＳＦＥＴをオン
状態、オフ状態のスイッチング動作で用いる駆動回路に
おいて、被駆動ＭＯＳＦＥＴのゲート端子に直列に接続
されたゲート抵抗と、電圧レベルにより被駆動ＭＯＳＦ
ＥＴのオン状態の期間とオフ状態の期間を制御する駆動
信号源と、被駆動ＭＯＳＦＥＴのゲート・ソース間耐圧
以下の電圧レベルに設定されている第１の駆動回路用電
源と、第１の駆動回路用電源以上の電圧レベルを有する
第２の駆動回路用電源と、被駆動ＭＯＳＦＥＴのゲート
・ソース間に並列に接続されたスイッチと、駆動信号源
の信号がハイレベル状態の初期にゲート抵抗に第２の駆
動回路用電源の電圧レベルを印加し、被ＭＯＳＦＥＴの
ゲート・ソース間電圧が被駆動ＭＯＳＦＥＴのゲート・
ソース間耐圧に達する以前にゲート抵抗に印加する電圧
レベルを第１の駆動回路用電源の電圧レベルに切り換
え、さらに、駆動信号源の信号がローレベルの期間はゲ
ート・ソース間のスイッチを閉じるように制御する電源
切り換え手段とを有する。
容量を有する被駆動ＭＯＳＦＥＴのゲート・ソース間に
オン及びオフ信号を印加し、被駆動ＭＯＳＦＥＴをオン
状態、オフ状態のスイッチング動作で用いる駆動回路に
おいて、被駆動ＭＯＳＦＥＴのゲート端子に直列に接続
されたゲート抵抗と、電圧レベルにより被駆動ＭＯＳＦ
ＥＴのオン状態の期間とオフ状態の期間を制御する駆動
信号源と、被駆動ＭＯＳＦＥＴのゲート・ソース間耐圧
以下の電圧レベルに設定されている第１の駆動回路用電
源と、第１の駆動回路用電源以上の電圧レベルを有する
第２の駆動回路用電源と、被駆動ＭＯＳＦＥＴのゲート
・ソース間に並列に接続されたスイッチと、駆動信号源
の信号がハイレベル状態の初期にゲート抵抗に第２の駆
動回路用電源の電圧レベルを印加し、被ＭＯＳＦＥＴの
ゲート・ソース間電圧が被駆動ＭＯＳＦＥＴのゲート・
ソース間耐圧に達する以前にゲート抵抗に印加する電圧
レベルを第１の駆動回路用電源の電圧レベルに切り換
え、さらに、駆動信号源の信号がローレベルの期間はゲ
ート・ソース間のスイッチを閉じるように制御する電源
切り換え手段とを有する。
【００１２】
【作用】本発明はパワーＭＯＳＦＥＴモジュールのゲー
ト・ソース間に印加する電圧レベルをＭＯＳＦＥＴのオ
ン期間中に切り換え、パワーＭＯＳＦＥＴモジュールの
ゲート・ソース間の電圧がゲート抵抗が十分に低くなる
のに必要な高い電圧を印加し、ＭＯＳＦＥＴゲート・ソ
ース間耐圧に達する以前にゲート抵抗に印加する電圧レ
ベルを低い電圧レベルに切り換えるために、高速スイッ
チングが可能となる。
ト・ソース間に印加する電圧レベルをＭＯＳＦＥＴのオ
ン期間中に切り換え、パワーＭＯＳＦＥＴモジュールの
ゲート・ソース間の電圧がゲート抵抗が十分に低くなる
のに必要な高い電圧を印加し、ＭＯＳＦＥＴゲート・ソ
ース間耐圧に達する以前にゲート抵抗に印加する電圧レ
ベルを低い電圧レベルに切り換えるために、高速スイッ
チングが可能となる。
【００１３】
【実施例】図１は本発明の第１実施例の構成を示す。同
図中、図５及び図７と同一構成部分には同一符号を付
し、その説明を省略する。本実施例のＭＯＳＦＥＴの駆
動回路は被駆動ＭＯＳＦＥＴ１、駆動回路２、駆動用信
号源３、第１の駆動回路用電源４、入力容量５、ゲート
抵抗６、第２の駆動回路用電源７、第１のスイッチ８、
基準電圧源９、コンパレータ１０、第２のスイッチ１１
及びインバータ１２より構成される。
図中、図５及び図７と同一構成部分には同一符号を付
し、その説明を省略する。本実施例のＭＯＳＦＥＴの駆
動回路は被駆動ＭＯＳＦＥＴ１、駆動回路２、駆動用信
号源３、第１の駆動回路用電源４、入力容量５、ゲート
抵抗６、第２の駆動回路用電源７、第１のスイッチ８、
基準電圧源９、コンパレータ１０、第２のスイッチ１１
及びインバータ１２より構成される。
【００１４】第２の駆動回路用電源７は第１の駆動回路
用電源４以上の電圧レベルを有する電源である。第１の
スイッチ８は駆動回路２の電源として第１の駆動回路用
電源４と第２の駆動回路用電源７とを切り換えるための
スイッチである。コンパレータ１０は被駆動ＭＯＳＦＥ
Ｔ１のゲート電圧と基準電圧源９の電圧とを比較して、
第１のスイッチ８を切り換える。第２のスイッチ１１は
被駆動ＭＯＳＦＥＴ１のオフ期間にゲート・ソース間を
短絡させるためのスイッチである。インバータ１２は駆
動用信号源３がローレベルのときに第２のスイッチ１１
を閉にする。
用電源４以上の電圧レベルを有する電源である。第１の
スイッチ８は駆動回路２の電源として第１の駆動回路用
電源４と第２の駆動回路用電源７とを切り換えるための
スイッチである。コンパレータ１０は被駆動ＭＯＳＦＥ
Ｔ１のゲート電圧と基準電圧源９の電圧とを比較して、
第１のスイッチ８を切り換える。第２のスイッチ１１は
被駆動ＭＯＳＦＥＴ１のオフ期間にゲート・ソース間を
短絡させるためのスイッチである。インバータ１２は駆
動用信号源３がローレベルのときに第２のスイッチ１１
を閉にする。
【００１５】図２（Ａ）は本発明の第１実施例の駆動回
路の動作波形を示す。駆動信号源３の電圧がハイレベル
になると、被駆動ＭＯＳＦＥＴ１のゲート・ソース間電
圧は当初０Ｖであるが、基準電圧源９の基準電圧に比べ
て低いため、コンパレータ１０が駆動回路２に第２の駆
動回路用電源７から電力が供給されるように第１のスイ
ッチ８を制御する。駆動回路２は第２の駆動回路用電源
７の電圧を出力する。これにより、被駆動ＭＯＳＦＥＴ
１のゲート・ソース間電圧はゲート抵抗６と入力容量５
の時定数により増加する。被駆動ＭＯＳＦＥＴ１のゲー
ト・ソース間電圧が、被駆動ＭＯＳＦＥＴ１の閾値電圧
以上になると、被駆動ＭＯＳＦＥＴ１はオン状態とな
る。
路の動作波形を示す。駆動信号源３の電圧がハイレベル
になると、被駆動ＭＯＳＦＥＴ１のゲート・ソース間電
圧は当初０Ｖであるが、基準電圧源９の基準電圧に比べ
て低いため、コンパレータ１０が駆動回路２に第２の駆
動回路用電源７から電力が供給されるように第１のスイ
ッチ８を制御する。駆動回路２は第２の駆動回路用電源
７の電圧を出力する。これにより、被駆動ＭＯＳＦＥＴ
１のゲート・ソース間電圧はゲート抵抗６と入力容量５
の時定数により増加する。被駆動ＭＯＳＦＥＴ１のゲー
ト・ソース間電圧が、被駆動ＭＯＳＦＥＴ１の閾値電圧
以上になると、被駆動ＭＯＳＦＥＴ１はオン状態とな
る。
【００１６】被駆動ＭＯＳＦＥＴ１のゲート・ソース間
電圧が基準電圧源９の電圧以上になると、コンパレータ
１０は、駆動回路２に第１の駆動回路用電源４から電力
を供給するように第１のスイッチ８を制御する。駆動回
路２は第１の駆動回路用電源４の電圧を出力する。入力
容量５は第１の駆動回路用電源４の電圧まで充電され、
その電圧を維持する。また、駆動用信号源３の電圧がロ
ーレベルになると、インバータ１２は第２のスイッチ１
１が閉になるように制御し、入力容量５が短絡され、被
駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧は急速に低
下する。そして、被駆動ＭＯＳＦＥＴ１のゲート・ソー
ス間電圧が閾値電圧以下になると、被駆動ＭＯＳＦＥＴ
１はオフ状態となる。この結果から明らかなように、被
駆動ＭＯＳＦＥＴ１のゲート・ソース間に印加する電圧
レベルを２段階に切り換えることにより、従来の技術に
比べて、ＭＯＳＦＥＴのゲート・ソース間電圧を急速に
高め、スイッチングのオン時間を早めることができる。
電圧が基準電圧源９の電圧以上になると、コンパレータ
１０は、駆動回路２に第１の駆動回路用電源４から電力
を供給するように第１のスイッチ８を制御する。駆動回
路２は第１の駆動回路用電源４の電圧を出力する。入力
容量５は第１の駆動回路用電源４の電圧まで充電され、
その電圧を維持する。また、駆動用信号源３の電圧がロ
ーレベルになると、インバータ１２は第２のスイッチ１
１が閉になるように制御し、入力容量５が短絡され、被
駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧は急速に低
下する。そして、被駆動ＭＯＳＦＥＴ１のゲート・ソー
ス間電圧が閾値電圧以下になると、被駆動ＭＯＳＦＥＴ
１はオフ状態となる。この結果から明らかなように、被
駆動ＭＯＳＦＥＴ１のゲート・ソース間に印加する電圧
レベルを２段階に切り換えることにより、従来の技術に
比べて、ＭＯＳＦＥＴのゲート・ソース間電圧を急速に
高め、スイッチングのオン時間を早めることができる。
【００１７】次に第２実施例について説明する。図３は
本発明の第２実施例の構成を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。本
実施例の構成は第１の駆動回路２には第１の駆動回路用
電源４を接続し、第２の駆動回路１３には第２の駆動回
路用電源７を接続している。
本発明の第２実施例の構成を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。本
実施例の構成は第１の駆動回路２には第１の駆動回路用
電源４を接続し、第２の駆動回路１３には第２の駆動回
路用電源７を接続している。
【００１８】駆動信号源３の電圧がハイレベルになる
と、第１の駆動回路２は第１の駆動回路用電源４の電圧
を出力し、第２の駆動回路１３は第２の駆動回路用電源
７の電圧を出力する。被駆動ＭＯＳＦＥＴ１のゲート・
ソース間電圧は基準電圧源９の電圧に比べ低いため、コ
ンパレータ１０はゲート抵抗６に第２の駆動回路１３の
出力が印加されるように第１のスイッチ８を制御する。
被駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧はゲート
抵抗６と入力容量５の時定数により増加し、被駆動ＭＯ
ＳＦＥＴ１のゲート・ソース間電圧が被駆動ＭＯＳＦＥ
Ｔ１の閾値電圧以上になると、被駆動ＭＯＳＦＥＴ１は
オン状態となる。被駆動ＭＯＳＦＥＴ１のゲート・ソー
ス間電圧が基準電圧源９の電圧以上になると、コンパレ
ータ１０がゲート抵抗６に第１の駆動回路２の出力が印
加されるように制御される。入力容量５は第１の駆動回
路用電源４の電圧まで充電され、その電圧を維持する。
と、第１の駆動回路２は第１の駆動回路用電源４の電圧
を出力し、第２の駆動回路１３は第２の駆動回路用電源
７の電圧を出力する。被駆動ＭＯＳＦＥＴ１のゲート・
ソース間電圧は基準電圧源９の電圧に比べ低いため、コ
ンパレータ１０はゲート抵抗６に第２の駆動回路１３の
出力が印加されるように第１のスイッチ８を制御する。
被駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧はゲート
抵抗６と入力容量５の時定数により増加し、被駆動ＭＯ
ＳＦＥＴ１のゲート・ソース間電圧が被駆動ＭＯＳＦＥ
Ｔ１の閾値電圧以上になると、被駆動ＭＯＳＦＥＴ１は
オン状態となる。被駆動ＭＯＳＦＥＴ１のゲート・ソー
ス間電圧が基準電圧源９の電圧以上になると、コンパレ
ータ１０がゲート抵抗６に第１の駆動回路２の出力が印
加されるように制御される。入力容量５は第１の駆動回
路用電源４の電圧まで充電され、その電圧を維持する。
【００１９】また、駆動用信号源３の電圧がローレベル
になると、先の第１の実施例と同様に、インバータ１２
は第２のスイッチ１１を閉になるように制御する。これ
により入力容量５が短絡され、被駆動ＭＯＳＦＥＴ１の
ゲート・ソース間電圧は急速に低下し、被駆動ＭＯＳＦ
ＥＴ１のゲートソース間電圧が閾値電圧以下になると、
被駆動ＭＯＳＦＥＴ１はオフ状態となる。この結果から
明らかなように、第１の実施例と同様の効果を得ること
ができる。
になると、先の第１の実施例と同様に、インバータ１２
は第２のスイッチ１１を閉になるように制御する。これ
により入力容量５が短絡され、被駆動ＭＯＳＦＥＴ１の
ゲート・ソース間電圧は急速に低下し、被駆動ＭＯＳＦ
ＥＴ１のゲートソース間電圧が閾値電圧以下になると、
被駆動ＭＯＳＦＥＴ１はオフ状態となる。この結果から
明らかなように、第１の実施例と同様の効果を得ること
ができる。
【００２０】図４は本発明の第３実施例の構成を示す。
同図中、図１及び、図３と同一構成部分には同一符号を
付しその説明を省略する。本実施例の構成は上記の実施
例の構成に加えて、ＡＮＤ回路１４、ダイオード１５、
１６、ＭＯＳＦＥＴ１７が付加され、第１及び第２実施
例の第１のスイッチ８が使用されていない。
同図中、図１及び、図３と同一構成部分には同一符号を
付しその説明を省略する。本実施例の構成は上記の実施
例の構成に加えて、ＡＮＤ回路１４、ダイオード１５、
１６、ＭＯＳＦＥＴ１７が付加され、第１及び第２実施
例の第１のスイッチ８が使用されていない。
【００２１】ＡＮＤ回路１４は被駆動ＭＯＳＦＥＴ１の
ゲート・ソース間電圧が基準電圧源９の電圧以下で、か
つ駆動信号源３の出力がハイレベルのとき、第２の駆動
回路１３の入力信号をハイレベルにするためのものであ
る。ダイオード１５、１６は第１及び第２の駆動回路
２，１３の出力電圧のうち高い方の電圧をゲート抵抗６
に印加する。ＭＯＳＦＥＴ１７は入力容量５を短絡させ
るためのＭＯＳＦＥＴである。
ゲート・ソース間電圧が基準電圧源９の電圧以下で、か
つ駆動信号源３の出力がハイレベルのとき、第２の駆動
回路１３の入力信号をハイレベルにするためのものであ
る。ダイオード１５、１６は第１及び第２の駆動回路
２，１３の出力電圧のうち高い方の電圧をゲート抵抗６
に印加する。ＭＯＳＦＥＴ１７は入力容量５を短絡させ
るためのＭＯＳＦＥＴである。
【００２２】図２（Ｂ）は第３実施例の各部の波形であ
る。駆動用信号源３の電圧がハイレベルになると、第１
の駆動回路２は第１の駆動回路用電源４の電圧を出力す
る。コンパレータ１０の出力は被駆動ＭＯＳＦＥＴ１の
ゲート・ソース間電圧は基準電圧源９の電圧に比べ低い
ため、ハイレベルとなり、ＡＮＤ回路１４はハイレベル
を出力する。第２の駆動回路１３は第２の駆動回路用電
源７の電圧を出力する。第２の駆動回路１３の出力電圧
が第１の駆動回路２の出力電圧に比べ高いために、ダイ
オード１６が導通し、ダイオード１５が非導通となる。
さらに、ゲート抵抗６に第２の駆動回路用電源７の電圧
が印加される。被駆動ＭＯＳＦＥＴ１のゲート・ソース
間電圧はゲート抵抗６と入力容量５の時定数により増加
し、被駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧が被
駆動ＭＯＳＦＥＴ１の閾値電圧以上になると、被駆動Ｍ
ＯＳＦＥＴ１はオン状態となる。被駆動ＭＯＳＦＥＴ１
のゲート・ソース間電圧が基準電圧源９の電圧以上にな
ると、コンパレータ１０の出力はローレベルとなり、Ａ
ＮＤ回路１４はローレベルを出力し、第２の駆動回路１
３の出力は０となる。第１の駆動回路４の出力電圧レベ
ルが第２の駆動回路１３の出力電圧レベルに比べ高いた
めに、ダイオード１５が導通し、ダイオード１６が非導
通となり、ゲート抵抗６に駆動回路用電源４の電圧が印
加され、入力容量５は駆動回路用電源４の電圧まで充電
され、その電圧を維持する。
る。駆動用信号源３の電圧がハイレベルになると、第１
の駆動回路２は第１の駆動回路用電源４の電圧を出力す
る。コンパレータ１０の出力は被駆動ＭＯＳＦＥＴ１の
ゲート・ソース間電圧は基準電圧源９の電圧に比べ低い
ため、ハイレベルとなり、ＡＮＤ回路１４はハイレベル
を出力する。第２の駆動回路１３は第２の駆動回路用電
源７の電圧を出力する。第２の駆動回路１３の出力電圧
が第１の駆動回路２の出力電圧に比べ高いために、ダイ
オード１６が導通し、ダイオード１５が非導通となる。
さらに、ゲート抵抗６に第２の駆動回路用電源７の電圧
が印加される。被駆動ＭＯＳＦＥＴ１のゲート・ソース
間電圧はゲート抵抗６と入力容量５の時定数により増加
し、被駆動ＭＯＳＦＥＴ１のゲート・ソース間電圧が被
駆動ＭＯＳＦＥＴ１の閾値電圧以上になると、被駆動Ｍ
ＯＳＦＥＴ１はオン状態となる。被駆動ＭＯＳＦＥＴ１
のゲート・ソース間電圧が基準電圧源９の電圧以上にな
ると、コンパレータ１０の出力はローレベルとなり、Ａ
ＮＤ回路１４はローレベルを出力し、第２の駆動回路１
３の出力は０となる。第１の駆動回路４の出力電圧レベ
ルが第２の駆動回路１３の出力電圧レベルに比べ高いた
めに、ダイオード１５が導通し、ダイオード１６が非導
通となり、ゲート抵抗６に駆動回路用電源４の電圧が印
加され、入力容量５は駆動回路用電源４の電圧まで充電
され、その電圧を維持する。
【００２３】駆動用信号源３の電圧がローレベルになる
と、第１の駆動回路２、第２の駆動回路１３の入力信号
がローレベルとなり、第１の駆動回路２、第２の駆動回
路１３の出力電圧は０となり、ダイオード１５、１６と
もに非導通となる。一方、インバータ１２の出力はハイ
レベルとなり、ＭＯＳＦＥＴ１７がオンするために、入
力容量５が短絡され、被駆動ＭＯＳＦＥＴ１のゲート・
ソース間電圧が閾値電圧以下になると被駆動ＭＯＳＦＥ
Ｔ１はオフ状態となる。この結果から明らかなように、
前述の第１実施例と同様な効果が得られる。
と、第１の駆動回路２、第２の駆動回路１３の入力信号
がローレベルとなり、第１の駆動回路２、第２の駆動回
路１３の出力電圧は０となり、ダイオード１５、１６と
もに非導通となる。一方、インバータ１２の出力はハイ
レベルとなり、ＭＯＳＦＥＴ１７がオンするために、入
力容量５が短絡され、被駆動ＭＯＳＦＥＴ１のゲート・
ソース間電圧が閾値電圧以下になると被駆動ＭＯＳＦＥ
Ｔ１はオフ状態となる。この結果から明らかなように、
前述の第１実施例と同様な効果が得られる。
【００２４】
【発明の効果】上述のように、本発明によれば、ＭＯＳ
ＦＥＴがオン状態に移行した初期と他の期間において、
ゲート・ソース間に印加する電圧を切り換えることによ
り、ゲート・ソース間電圧をゲート・ソース間耐圧以下
に維持しながら急速に高めることができるため、入力容
量の大きなＭＯＳＦＥＴにおいても高速スイッチングが
できる。
ＦＥＴがオン状態に移行した初期と他の期間において、
ゲート・ソース間に印加する電圧を切り換えることによ
り、ゲート・ソース間電圧をゲート・ソース間耐圧以下
に維持しながら急速に高めることができるため、入力容
量の大きなＭＯＳＦＥＴにおいても高速スイッチングが
できる。
【図１】本発明の第１実施例の構成を示す図である。
【図２】本発明の第１実施例と第３実施例の駆動回路の
動作波形を示す図である。
動作波形を示す図である。
【図３】本発明の第２実施例の構成を示す図である。
【図４】本発明の第３実施例の構成を示す図である。
【図５】従来のＭＯＳＦＥＴの駆動回路の例を示す図で
ある。
ある。
【図６】従来の各駆動回路の動作波形を示す図である。
【図７】従来のＭＯＳＦＥＴの駆動回路の例を示す図で
ある。
ある。
１ 被駆動ＭＯＳＦＥＴ ２ 第１の駆動回路 ３ 駆動用信号源 ４ 第１の駆動回路用電源 ５ 入力容量 ６ ゲート抵抗及び、回路の内部抵抗 ７ 第２の駆動回路用電源 ８ 第１のスイッチ ９ 基準電圧 １０ コンパレータ １１ 第２のスイッチ １２ インバータ １３ 第２の駆動回路 １４ ＡＮＤ回路 １５、１６ ダイオード １７ ＭＯＳＦＥＴ
Claims (1)
- 【請求項１】 ゲート・ソース間に寄生容量を有する被
駆動ＭＯＳＦＥＴのゲート・ソース間にオン及びオフ信
号を印加し、該被駆動ＭＯＳＦＥＴをオン状態、オフ状
態のスイッチング動作で用いる駆動回路において、 前記被駆動ＭＯＳＦＥＴのゲート端子に直列に接続され
たゲート抵抗と、 電圧レベルにより前記被駆動ＭＯＳＦＥＴのオン状態の
期間とオフ状態の期間を制御する駆動信号源と、 前記被駆動ＭＯＳＦＥＴのゲート・ソース間耐圧以下の
電圧レベルに設定されている第１の駆動回路用電源と、 前記第１の駆動回路用電源以上の電圧レベルを有する第
２の駆動回路用電源と、 前記被駆動ＭＯＳＦＥＴのゲート・ソース間に並列に接
続されたスイッチと、 前記駆動信号源の信号がハイレベル状態の初期に前記ゲ
ート抵抗に前記第２の駆動回路用電源の電圧レベルを印
加し、前記被ＭＯＳＦＥＴのゲート・ソース間電圧が被
駆動ＭＯＳＦＥＴのゲート・ソース間耐圧に達する以前
に、前記ゲート抵抗に印加する電圧レベルを前記第１の
駆動回路用電源の電圧レベルに切り換え、さらに、前記
駆動信号源の信号がローレベルの期間は前記ゲート・ソ
ース間の前記スイッチを閉じるように制御する電源切り
換え手段とを有することを特徴とするＭＯＳＦＥＴの駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240973A JPH0583100A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓｆｅｔの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240973A JPH0583100A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓｆｅｔの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583100A true JPH0583100A (ja) | 1993-04-02 |
Family
ID=17067417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240973A Pending JPH0583100A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓｆｅｔの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583100A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1078460B1 (de) * | 1998-05-12 | 2001-11-28 | Infineon Technologies AG | Verfahren und vorrichtung zum umschalten eines feldeffekttransistors |
| US6545513B2 (en) | 2001-05-17 | 2003-04-08 | Denso Corporation | Electric load drive apparatus |
| JP2005045590A (ja) * | 2003-07-23 | 2005-02-17 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007306166A (ja) * | 2006-05-10 | 2007-11-22 | Toyota Motor Corp | 絶縁ゲート型半導体素子の駆動装置およびその方法 |
| CN102954753A (zh) * | 2012-10-22 | 2013-03-06 | 成都微阵列电子有限责任公司 | 电容式距离传感器 |
| WO2013161201A1 (ja) * | 2012-04-23 | 2013-10-31 | 株式会社デンソー | 駆動装置 |
-
1991
- 1991-09-20 JP JP3240973A patent/JPH0583100A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1078460B1 (de) * | 1998-05-12 | 2001-11-28 | Infineon Technologies AG | Verfahren und vorrichtung zum umschalten eines feldeffekttransistors |
| US6545513B2 (en) | 2001-05-17 | 2003-04-08 | Denso Corporation | Electric load drive apparatus |
| JP2005045590A (ja) * | 2003-07-23 | 2005-02-17 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007306166A (ja) * | 2006-05-10 | 2007-11-22 | Toyota Motor Corp | 絶縁ゲート型半導体素子の駆動装置およびその方法 |
| WO2013161201A1 (ja) * | 2012-04-23 | 2013-10-31 | 株式会社デンソー | 駆動装置 |
| US9318973B2 (en) | 2012-04-23 | 2016-04-19 | Denso Corporation | Driving device |
| CN102954753A (zh) * | 2012-10-22 | 2013-03-06 | 成都微阵列电子有限责任公司 | 电容式距离传感器 |
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