JP2005045590A - 半導体装置 - Google Patents

Abstract

【課題】 ゲート抵抗を通じてゲートをオンオフするものでは、ターンオンまでの遅延時間が長くなる。
【解決手段】 ＩＧＢＴ１のゲートオン時にスイッチＳＷon1をオンにしてゲート電流を供給し、ゲートオフ時にスイッチＳＷoff1をオンにしてゲート容量の電荷を放電する半導体装置において、前記ゲート電流を増大させるためにスイッチＳＷon2を備え、前記スイッチＳＷon1のオン時に、前記スイッチＳＷon2を第１の所定の時間だけオンにするタイマー１４を備える。そして、前記放電時の放電電流を増大させるためにスイッチＳＷoff2を備え、前記のスイッチＳＷoff1のオン時に、前記スイッチＳＷoff2を第２の所定の時間だけオンにするタイマー１５を備える。
【選択図】図１

Description

この発明は、ＭＯＳ系デバイスによる半導体装置において、外部より信号を受けて実際にデバイス自体が動作するまでの時間を制御することにより、応答性向上による効率の改善、ＥＭＩノイズの低減および損失の低減を目的としたものである。

外部信号によって駆動される終段のＭＯＳ系デバイスにおいては、オフの外部信号を受けてから、デバイスが実際にオフ状態になるまでの遅れ時間が大きい。これは、デバイスのゲート回りの容量に起因するものである。従来、ゲートのオン、オフについてはゲートに直列に挿入した抵抗を調節して、ゲートのチャージおよびディスチャージを適正にしていた。即ち、ゲート電圧の立上がり及び立下り時間を、ゲート容量Ｃとゲート抵抗Ｒで決まるＣＲ時定数に基づき決定していた。

デバイス自身の電流が流れ始めと、電流の切れ始めのタイミングは、デバイス固有のしきい値電圧によるものである。特にデバイスのオフ時のスイッチングは、デバイス固有の速度に関係する。従って、ある値のゲート抵抗のみによって、デバイスのゲートチャージ時間及びディスチャージ時間を規定することは、デバイスのしきい値電圧により生じる遅延時間とは別の遅延時間が新たに生じることになり、効率を低下させてしまう。

また、固定のゲート抵抗にてゲートのチャージ及びディスチャージを行うと、ターンオン時のスイッチング速度が低電流領域では定格電流時に比べ速くなる。その為、デバイスに並列接続されているフリーホイールダイオード(ＦＷＤｉ)のターンオン時のｄＶ／ｄｔが大きくなり、ＥＭＩノイズ悪化の要因となっている。

更に、ＥＭＩノイズの低減のためにターンオン時のスイッチング速度を遅くすれば、スイッチング時の損失が大きくなり、このようにノイズ発生とスイッチング時の損失とはトレードオフの関係があり、従来は、双方で納得できるようなポイントを定め、それに対応してゲート抵抗の値を選択していた。

そこで低損失で低ノイズな駆動を可能とするために、ＩＧＢＴのゲートを駆動するスイッチにオン抵抗の異なる複数のＭＯＳＦＥＴを用い、これらのスイッチを順次組合せてオン抵抗を過渡的に変化させて駆動能力を変えるようにしたものがある(例えば特許文献１参照)。

また、低ノイズ化のために、ＩＧＢＴのコレクタ検出電流におけるｄｉ／ｄｔを指令値とコンパレータで比較し、その比較結果に基づき、スイッチをオンオフさせてゲート抵抗値を瞬時に変化させるものがある(例えば特許文献２)。

特開2001-223571号「電圧駆動型半導体素子のゲート駆動装置」（[０００５]、図２） 特開平10-150764号「電力変換器におけるゲート駆動回路」（[０００８]、図６）

特許文献１のものは、ゲート電圧を制御するタイプのものであり、また、多数のスイッチが必要であり、それらのスイッチをＩＧＢＴの特性に応じて順次スイッチオンさせるための複雑な制御を必要とした。

特許文献２において、コンパレータの比較基準値付近のコレクタ電流が流れているオン動作中にゲート抵抗値を急変させると、ＩＧＢＴの動作が不安定となり、出力電流が発振することもある。

この発明は、応答性向上による効率の向上、ＥＭＩノイズの低減および損失の低減を図りつつ、比較的簡単な回路で安定動作の半導体装置を提供するものである。

半導体装置に含まれるＩＧＢＴのごときＭＯＳ系デバイスは、ゲートオンのために、ゲート電流を供給する第１のスイッチと、ゲートオフのために、ゲート容量の電荷を放電する第２のスイッチとを有する。本発明の半導体装置では、そのゲートオン時に流すゲート電流を増大させるために第３のスイッチを備え、そして、前記第１のスイッチのオン時に、前記第３のスイッチオンにし、このスイッチオンから第１の所定の時間後に第３のスイッチをオフにする第１のタイマー手段とを備える。また、ゲートオフ時に流す放電電流を増大させるために第４のスイッチを備え、そして、前記第２のスイッチのオン時に、前記第４のスイッチオンにし、このスイッチオンから第２の所定の時間後に第４のスイッチをオフにする第２のタイマー手段とを備える。

この発明によれば、ゲートオンするために、第１のスイッチをオンにするとと共に、第３のスイッチを所定の時間オンとして、ゲート電流を第１の所定の時間のみ増大させるようにしたので、ゲートがターンオンするまでの時間を短くでき、また、ゲートオフするために、第２のスイッチをオンにするとと共に、第４のスイッチを第２の所定の時間オンにして、ゲートの放電電流を所定の時間のみ増大させるようにしたので、ゲートがターンオフするまでの時間を短縮できる。この構成により、デバイスの損失を低減でき、遅延時間も短縮できる。

実施の形態１．
図１は、本発明の実施の形態１における半導体装置における終段のＭＯＳ系パワー素子とその駆動系を示した回路を示す。フリーホイールダイオードＤが付加されたパワー素子(例えばＩＧＢＴ)１のゲートをターンオンするために、電源ＶDDとゲートの間にトランジスタによるスイッチＳＷon1、ＳＷon2(上記第１および第３スイッチに対応)が直列にして挿入される。スイッチＳＷon2に対しては定電流素子４が並列に接続される。

そして、ゲートをターンオフするために、ゲートとエミッタとの間に、定電流素子５を介して、トランジスタからなるスイッチＳＷoff1(上記第２スイッチに対応)が接続され、更に定電流素子７を介してスイッチＳＷoff2(上記第４スイッチに対応)が接続されている。

コンパレータ９の「＋」入力部には、入力信号ＶINが入力される共にプルアップ抵抗１０が接続されている。そして「−」入力部には、基準電圧源１１が接続されている。そのコンパレータ９の出力信号は、インバータ１２を介してアンプ１３の入力部に供給される。そのアンプ１３の非反転出力は、ターンオン信号として、前記スイッチＳＷon1に供給されると共にタイマー１４に入力される。このタイマー１４(上記第１のタイマー手段に対応)は、そのターンオン信号の入力があると、前記スイッチＳＷon2をオンにし、そのスイッチオンから１００ｎｓ後にそのスイッチＳＷon2をオフにする。

また、前記アンプ１３の反転出力は、ターンオフ信号として、前記スイッチＳＷoff1に供給されると共にタイマー１５に入力される。このタイマー１５(上記第２のタイマー手段に対応)は、そのターンオフ信号の入力があると、前記スイッチＳＷoff2をオンにし、そのスイッチオンから２００ｎｓ後にそのスイッチＳＷoff2をオフにする。

上述した回路の動作を図２のタイムチャートを参照して説明する。外部からの入力信号ＶINが、ハイレベルのオフ信号(ＩＧＢＴ１をターンオフする信号)からローレベルのオン信号(ＩＧＢＴ１をターンオンする信号)に切り替る過程で、入力オンしきい値(ここでは１．５Ｖ)に達すると(時点Ｔ１)、スイッチＳＷon1およびタイマー１４を介してスイッチＳＷon2がオンになる。この時点Ｔ１では、スイッチＳＷoff1はオン(後の説明でわかるように入力信号ＶINがオフの時はオンになっている)からオフになり、スイッチＳＷoff2はオフのままである。

従って、時点Ｔ１にてオンになったスイッチＳＷon1、スイッチＳＷon2を通じて、ゲート電流Ｉｇが流れ、ゲートチャージが開始される。このとき両スイッチＳＷon1、ＳＷon2のオンにより、大きなゲート電流Ｉｇが流れるため、ゲート電圧がゲートのオンしきい値に達するまでの時間は短く、従って、ＩＧＢＴ１は、スイッチＳＷon1、ＳＷon2のオン(時点Ｔ１)から短時間でターンオンする。

スイッチＳＷon1およびＳＷon2のオン(時点Ｔ１)から１００ｎｓ後にスイッチＳＷon2のみがオフになるため、ゲート電流Ｉｇはほぼ半分程度に減少するが、ＩＧＢＴ１のスイッチオンを維持するに十分な値である。この１００ｎｓの時間は、スイッチＳＷon1、ＳＷon2のオンからＩＧＢＴ１がスイッチオンするまでの遅延時間よりも長い目の時間として設定したものである。

次に、前記入力信号ＶINが、ローレベルのオン信号からハイレベルのオフ信号に切り替る過程で、入力オフしきい値(ここでは２．０Ｖ)に達すると(時点Ｔ２)、スイッチＳＷon1はオフになる(スイッチＳＷon2はオフのまま)。一方、時点Ｔ２にて、スイッチＳＷoff1およびタイマー１５を介してＳＷoff2がオンになる。

ゲートは、電源Ｖｃｃから切離されると同時に、スイッチＳＷoff1、ＳＷoff2ccを通じてエミッタに接続されるため、ゲートディスチャージ(図２では負の電流)が開始される。このとき両スイッチＳＷoff1、ＳＷoff2のオンにより、大きな放電電流が流れるため、ゲート電圧がゲートのオフしきいに低下するまでの時間は短く、従って、ＩＧＢＴ１は、スイッチＳＷoff1、ＳＷoff2のオン(時点Ｔ２)から短時間でターンオフする。

スイッチＳＷoff1およびＳＷoff2のオン(時点Ｔ２)から２００ｎｓ後にスイッチＳＷoff2のみがオフになるため、ゲート放電電流はほぼ半分程度に減少するが、ＩＧＢＴ１のスイッチオフを維持するに十分な値である。この２００ｎｓの時間は、スイッチＳＷoff1、ＳＷoff2のオンからＩＧＢＴ１がスイッチオフするまでの遅延時間よりも長い目の時間として設定したものである。

このようにＩＧＢＴ１に対するゲートチャージおよびゲートディスチャージ電流を変化させることで、外部入力信号からデバイスの動作完了までの時間を短縮して効率を上げることができる。更に、スイッチング時間(遅延時間)を短縮することで損失を低減できる。

尚、図１では、スイッチＳＷon1とＳＷon2とを直列にして設けたが、両スイッチを並列に接続し、スイッチＳＷon2のスイッチオンによりゲート電流Ｉｇが増大するようにしてもよい。

実施の形態２．
実施の形態２では、ターンオン時のＩＧＢＴに流れた電流の大きさに応じて、そのＩＧＢＴが次にターンオンする次サイクルでゲートのチャージ電流を切り替えてターンオン時のスイッチング速度を切り替えるようにしたものであり、その回路構成を図３に示す。

図３の回路において、図１と同一の部品については同じ参照番号を付している。この図３では、スイッチＳＷon1、ＳＷon2、定電流素子４、タイマー１４からなるターンオン用回路とは別に、第２のターンオン用回路として、スイッチＳＷon3、ＳＷon4、定電流素子２１、タイマー２２を別途追加している。そしてこの第２のターンオン回路を制御するために以下の回路が付加されている。

ＩＧＢＴ１は、コレクタ電流Ｉcの検出用として第２のエミッタを備え、その第２のエミッタ回路に直列に挿入した抵抗２３の発生電圧は、コンパレータ２４の「＋」入力部に入力される。このコンパレータ２４の「−」入力部には基準電圧源２５が接続され、このコンパレータ２４の出力は、ラッチ回路２６のＤ端子に入力され、そのラッチ回路２６のＱ端子よりの出力は更に別のラッチ回路２７のＤ端子に入力される。そして前記コンパレータ９の出力は、桁上げ信号として、ラッチ回路２６のＣ端子に入力されると共にインバータ２８を通じてラッチ回路２７のＣ端子に入力される。

ラッチ回路２７のＱ端子よりの出力は、アンドゲート２９の一方の入力部に供給され、他方の入力部には、前記アンプ１３の非反転出力が入力される。そして、そのアンドゲート２９の出力が、前記スイッチＳＷon3およびタイマー２２に駆動信号として供給される。

上述した回路の動作を図４のタイムチャートを参照して説明する。(Ｎ−１)パルス目の入力信号ＶINが、ローレベルのオン信号のときにターンオンしたＩＧＢＴ１に流れているコレクタ電流Ｉｃが定格電流の１／２を超えているか否かがコンパレータ２４によって判定されておりその判定結果がラッチ回路２６に供給されている。

この(Ｎ−１)パルス目の入力信号ＶINにおいて、ローレベルからハイレベルのオフ信号(ＩＧＢＴ１をターンオフする信号)に切り替る過程で、入力オフしきい値を超えると(時点Ｔ３)、コンパレータ９からハイレベルが出力される。これにより、ラッチ回路２６でラッチしていた信号がラッチ回路２７に供給される。

次に、入力信号ＶINが、ハイレベルのオフ信号からローレベルのオン信号に切り替る過程で、入力オンしきい値を下回って、(ｎ−１)パルス目からｎパルス目に移行する時(時点Ｔ４)、スイッチＳＷon1、ＳＷon2がオンになるが、このとき、前記の時点Ｔ３でコレクタ電流Ｉｃが定格電流の５０％以上の場合には、ラッチ回路２７よりアンドゲート２９にハイレベルが供給されることにより、スイッチＳＷon3、ＳＷon4もオンとなる。

このように全スイッチＳＷon1〜ＳＷon4がオンになったときは、ゲート電流Ｉｇは、予め設定した値の１００％となり、そのゲート電流ＩｇでＩＧＢＴ１がスイッチオンされる。この時点Ｔ４から１００ｎｓ後にタイマー１４、２２によって、スイッチＳＷon2、ＳＷon4がオフとなるので、ゲート電流Ｉｇは５０％の出力に低下する。

一方、時点Ｔ３でコレクタ電流Ｉｃが定格の５０％未満であった場合は、時点Ｔ４でアンドゲート２９はローレベルを出力したままとなっているため、スイッチＳＷon1、ＳＷon2のみがオンとなり、ゲート電流Ｉｇは５０％の出力となる。この場合の動作は図１の場合と同じになる。

以上説明した動作のように、ＩＧＢＴ１の高電流動作(定格電流の５０％以上)では、ゲート電流Ｉｇを大きくしてＩＧＢＴ１のスイッチング速度を速くしているため、従来のような固定のゲート抵抗を使用していものに比べスイッチング時の損失を低減できる。一方、ＩＧＢＴ１の低電流動作(定格電流の５０％未満)では、ゲート電流Ｉｇを小さくしてスイッチング速度を遅くすることで、フリーホイールダイオードＤのターンオフ時のｄＶ／ｄｔも小さくなり、ＥＭＩノイズの低減に効果がある。

又、ＩＧＢＴ１の高電流動作が検出された時、ゲート電流Ｉｇを直ちに大きくするのではなく、ＩＧＢＴ１が次にターンオンする次サイクルにて行うようにしているため、特許文献２で述べたように、ＩＧＢＴ１の動作が不安定になって出力電流が発振するといった不具合をなくせる。

実施の形態１を示した半導体装置の主要部を示した回路図 図１の回路の動作を示したタイムチャート 実施の形態２を示した半導体装置の主要部を示した回路図 図３の回路の動作を示したタイムチャート

符号の説明

１ ＩＧＢＴ、５ 定電流素子、９ コンパレータ、１１ 基準電圧源、１２ インバータ、１３ アンプ、１４ タイマー、１５ タイマー、２２ タイマー、２４ コンパレータ、２５ 基準電圧源、２６ ラッチ回路、２７ ラッチ回路、２８ インバータ、２９ アンドゲート、ＳＷ スイッチ、Ｄ フリーホイールダイオード

Claims (4)

1. ＭＯＳ系デバイスのゲートオン時にゲート電流を供給する第１のスイッチと、ゲートオフ時にゲート容量の電荷を放電する第２のスイッチとを有する半導体装置において、
   前記ゲート電流を増大させるための第３のスイッチと、前記第１のスイッチのオン時に、前記第３のスイッチオンにし、このスイッチオンから第１の所定の時間後に第３のスイッチをオフにする第１のタイマー手段と、前記放電時の放電電流を増大させるための第４のスイッチと、前記第２のスイッチのオン時に、前記第４のスイッチオンにし、このスイッチオンから第２の所定の時間後に第４のスイッチをオフにする第２のタイマー手段とを備えたことを特徴とする半導体装置。
2. 前記１のスイッチおよび第３のスイッチからなるゲートオン用回路とは別に第２のゲートオン回路を備えると共に、前記ＭＯＳ系デバイスのコレクタ電流を検出する手段を備え、前記コレクタ電流が所定値未満の場合は、前記ゲートオン用回路のみをアクティブとし、前記コレクタ電流が所定値以上の時は、第２のゲートオン回路をもアクティブにしてゲート電流を増大させる請求項１に記載の半導体装置。
3. 前記ＭＯＳ系デバイスのターンオン時のコレクタ電流が所定値以上の時、前記ＭＯＳ系デバイスが次にターンオンする次サイクルにて、第２のゲートオン回路をアクティブにする請求項２に記載の半導体装置。
4. 前記第１の所定の時間は、前記第１のスイッチおよび第３のスイッチのオンにより、前記ＭＯＳ系デバイスがターンオンするに十分な時間であり、前記第２の所定の時間は、前記第２のスイッチおよび第４のスイッチのオンにより、前記ＭＯＳ系デバイスがターンオフするに十分な時間である請求項１〜３のいずれかに記載の半導体装置。
   

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