JP2001274665A

JP2001274665A - 電圧駆動型素子の駆動方法および駆動回路

Info

Publication number: JP2001274665A
Application number: JP2000086714A
Authority: JP
Inventors: Makoto Iwashima; 誠岩島
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2000-03-27
Filing date: 2000-03-27
Publication date: 2001-10-05

Abstract

(57)【要約】【課題】ＭＯＳＦＥＴなど電圧駆動型素子の高いスイ
ッチング速度の利点を確保しつつ、主電流の変化によら
ずサージ電圧の増大やノイズを防止する。【解決手段】ＭＯＳＦＥＴ１０のゲートに第２のスイ
ッチＳＷ２から第２の抵抗手段５を経て制御信号が印加
される。第２の抵抗手段４と並列に第１のスイッチＳＷ
１に接続された第１の抵抗手段４が設けられている。第
１のスイッチは、第２のスイッチの切替えに基づいてオ
ンし、電圧検出部６がＭＯＳＦＥＴの端子電圧が所定値
に達したことを検出したあと、電流検出部７で検出した
主電流値に応じて遅延回路８で設定した遅延時間後にオ
フする。これにより、ＭＯＳＦＥＴターンオフ切替え直
後は両抵抗手段による低い抵抗値でゲート電圧の変化速
度を高く保持し、その後端子電圧値と主電流値に応じて
適切なタイミングでゲート電圧の変化速度を緩和する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧駆動型素子を
用いた電源回路においてサージ電圧やノイズを抑制する
ための電圧駆動型素子の駆動方法および駆動回路に関す
る。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（ＭＯＳ形電界効果トラン
ジスタ）やＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）などの電圧駆動型素子は、各々ＭＯＳゲート構造あ
るいは絶縁ゲート構造を有し、そのスイッチング速度の
高いことを特徴として、高周波のインバータ装置やスイ
ッチング電源に使用されている。しかし、スイッチング
速度の高いことは、一面で、素子破壊を招くサージ電圧
や他の電子機器への妨害をもたらすノイズの発生を伴
う。

【０００３】この対策として、単純一律にスイッチング
時の制御電圧の印加を緩やかにしてスイッチング速度を
緩和すると、スイッチング時間の増大に直結して利点を
失うとともに、スイッチング損失も増大して素子の発熱
の問題まで招くので、サージ電圧やノイズの発生にかか
わる期間だけスイッチング速度を緩和させる制御が求め
られている。

【０００４】このような従来例として、例えば特開平６
−２９１６３１号公報に記載の駆動回路では、負荷に直
列に接続した電圧駆動型素子のゲートに第１、第２の抵
抗手段を並列に接続し、これらを素子にかかる電圧状態
に応じて制御することによりゲートに接続される抵抗値
を変化させ、適時にスイッチング速度を緩和するように
している。

【０００５】すなわち、素子のターンオフあるいはター
ンオン直後において素子に流れる主電流が下降あるいは
上昇を開始するまでのいわゆるストレージ期間は、第
１、第２両方の抵抗手段を通して大きなゲート電流を流
して、ゲートの電圧除去あるいは印加の速度を高くして
おくが、つぎに、主電流下降あるいは主電流上昇の期間
には第２の抵抗手段だけを通して小さなゲート電流を流
し、ゲート端子への電圧除去あるいは印加の速度を緩や
かにすることにより、主電流の下降あるいは上昇速度、
すなわちｄｉ／ｄｔを低くしてサージ電圧やノイズを抑
制する。

【０００６】ここで、主電流の下降あるいは上昇の開始
時については、その時点で素子の主電流の入出力にかか
わる第１、第２端子間の電圧（すなわち負荷との接続点
における電圧駆動型素子の端子電圧）が急変するのを利
用して、ターンオフ時には当該端子電圧が第１の所定電
圧値まで上昇した時点を検出し、ターンオン時には第２
の所定電圧まで下降した時点を検出して、主電流の下降
あるいは上昇の開始時としている。

【０００７】

【発明が解決しようとする課題】ところで、電圧駆動型
素子においては、ターンオフ開始前あるいはターンオン
終了後の主電流が変化すると、スイッチング時に発生す
るサージ電圧やノイズの素子への影響は大きく変動する
ことが知られている。しかしながら、上記の駆動回路に
おいては、主電流の下降あるいは上昇の開始時期が、主
電流にかかわらず、電圧駆動型素子の端子電圧が一定の
所定値に到達した時としているので、上記の第１あるい
は第２の所定電圧値を過ぎて第１の抵抗手段が遮断され
た後のスイッチング特性は主電流の値によって大きく変
動することとなる。

【０００８】結局、このスイッチング特性の変動により
サージ電圧やノイズが大きく変化して、耐圧値や規定値
を越えて素子破壊や他の電子機器への妨害が引き起こさ
れるほか、スイッチング時間が増大して高速スイッチン
グのメリットが阻害され、またスイッチング損失による
発熱などの問題から開放されないという問題がある。

【０００９】したがって本発明は、上記の問題点に鑑
み、主電流の変化があっても適切にサージ電圧やノイズ
が抑制されるとともに、高いスイッチング速度の利点が
確保されるようにした電圧駆動型素子の駆動回路を提供
することを目的とする。

【００１０】

【課題を解決するための手段】このため、請求項１の電
圧駆動型素子の駆動方法は、負荷に直列にＭＯＳゲート
構造または絶縁ゲート構造を有する電圧駆動型素子を設
け、該電圧駆動型素子のゲートに抵抗手段を介して制御
電圧を印加、除去することにより負荷を制御する電源回
路において、電圧駆動型素子を流れる主電流値と、電圧
駆動型素子の端子電圧値とに基づいて、抵抗手段の抵抗
値を変化させて、上記制御電圧の印加、除去におけるゲ
ートの電圧の上昇、下降の速度を変化させるものとし
た。

【００１１】請求項２の発明は、負荷に直列にＭＯＳゲ
ート構造または絶縁ゲート構造を有する電圧駆動型素子
を設け、該電圧駆動型素子のゲートに抵抗手段を介して
制御電圧を印加、除去することにより負荷を制御する電
源回路における電圧駆動型素子の駆動回路であって、抵
抗手段が互いに並列にゲートに接続された第１および第
２の抵抗手段からなるとともに、第１の抵抗手段に接続
され第１の制御手段により制御される第１のスイッチ
と、第２の抵抗手段に接続され第２の制御手段により制
御される第２のスイッチと、電圧駆動型素子の端子電圧
値を検出する電圧検出部と、電圧駆動型素子を流れる主
電流値を検出する電流検出部とを有し、第１の制御手段
は、第２の制御手段の制御信号に基づいて第１のスイッ
チをオンさせ、電圧検出部と電流検出部の出力に基づい
て第１のスイッチのオフを制御するものとした。

【００１２】請求項３の発明は、とくに電圧検出部が電
圧駆動型素子の端子電圧値が所定値に達したか否かを検
出し、第１の制御手段が、主電流値に対応する遅延時間
を設定する遅延回路を含み、第１のスイッチをオフにす
る時期を、端子電圧値が上記所定値に達したあと、上記
遅延時間後とするものとしたものである。

【００１３】請求項４の発明は、電圧検出部が電圧駆動
型素子の端子電圧値が所定値に達したか否かを検出する
とともに、該所定値が電流検出部で検出された主電流値
に逆対応して変化し、第１の制御手段が、第１のスイッ
チをオフにする時期を、端子電圧値が上記所定値に達し
たときとするものとしたものである。

【００１４】請求項５の発明は、負荷に直列にＭＯＳゲ
ート構造または絶縁ゲート構造を有する電圧駆動型素子
を設け、該電圧駆動型素子のゲートに抵抗手段を介して
制御電圧を印加、除去することにより負荷を制御する電
源回路における電圧駆動型素子の駆動回路であって、抵
抗手段が互いに並列にゲートに接続された第１および第
２の抵抗手段からなるとともに、第１の抵抗手段に接続
され第１の制御手段により制御される第１のスイッチ
と、第２の抵抗手段に接続され第２の制御手段により制
御される第２のスイッチと、電圧駆動型素子の端子電圧
値が所定値に達したか否かを検出する電圧検出部と、電
圧駆動型素子を流れる主電流値を検出する電流検出部と
を有し、第１の制御手段は、第２の制御手段の制御信号
に基づいて第１のスイッチをオンさせ、端子電圧値が前
記所定値に達したとき第１のスイッチをオフさせ、第２
の抵抗手段は、主電流値に対応してその抵抗値を変化さ
せるものとした。

【００１５】

【発明の効果】請求項１の駆動方法では、電圧駆動型素
子の主電流値と端子電圧値とに基づいて抵抗手段の抵抗
値を変化させ、ゲート電圧の上昇、下降の速度を変化さ
せるものとしたので、例えば電圧駆動型素子のターンオ
フ切替え直後は抵抗値を低くしてゲート電圧の高い変化
速度を確保しながら、主電流値と端子電圧値とに基づい
て適切なタイミングでゲートの電圧の上昇、下降の速度
を緩めることにより、主電流値が小さい場合にはゲート
電圧の変化速度の高い期間を長く維持してスイッチング
時間の増大を抑え、逆に主電流値が大きい場合には高い
スイッチング速度の期間を早めに終了してサージ電圧の
増大を防止することができ、主電流値の変動にかかわら
ず安定したスイッチング特性が得られるという効果が得
られる。

【００１６】請求項２の駆動回路は、抵抗手段として並
列の第１および第２の抵抗手段を備えるとともに、対応
して第１および第２のスイッチを備え、第１の制御手段
が、第２のスイッチ用の第２の制御手段の制御信号に基
づいて第１のスイッチをオンさせ、電圧検出部と電流検
出部の出力に基づいて第１のスイッチのオフを制御する
ので、例えば第２の制御手段による電圧駆動型素子のタ
ーンオフ切替え直後は両抵抗手段により抵抗値を低くし
てゲート電圧の高い変化速度を確保しながら、その後端
子電圧値と主電流値の大きさに応じて適切なタイミング
でゲート電圧の変化速度を緩めることにより、スイッチ
ング時間の増大あるいはサージ電圧の増大が防止され、
主電流値の変動にかかわらず安定したスイッチング特性
が得られる。

【００１７】請求項３の発明は、第１のスイッチをオフ
にする時期を、電圧駆動型素子の端子電圧値が所定値に
達したあと、主電流値に対応する遅延時間後とするの
で、端子電圧値が所定値に達するまでは確実にゲート電
圧の変化速度が高く保持されるとともに、その後主電流
値に応じたタイミングでゲート電圧の変化速度が緩和さ
れる。遅延時間を主電流値に対応して変化させるので、
主電流値の変動にかかわらずサージ電圧の増大直前まで
ゲート電圧の変化速度を高く維持できる。

【００１８】請求項４の発明は、電圧駆動型素子の端子
電圧値が所定値に達したときに第１のスイッチをオフに
するものとし、その所定値が主電流値に逆対応して変化
するものとしたので、例えば電圧駆動型素子のオン、オ
フ切替え直後は、主電流値が小さい場合上記所定値が高
くなり、第１のスイッチのオフ時期が延びてその間両抵
抗手段を通じてゲート電圧の変化速度が高く維持され、
スイッチング時間の増大が防止される。また、主電流
値が大きい場合上記所定値は低くなり、第１のスイッチ
が早期にオフされてサージ電圧の増大が防止される。請
求項３の発明に比較して、遅延回路を要しないので、構
成が簡単となる。

【００１９】請求項５の発明は、電圧駆動型素子の端子
電圧値が所定値に達したときに第１のスイッチをオフに
し、第２の抵抗手段が主電流値に対応してその抵抗値を
変化させるものとしたので、第１のスイッチのオフ後
は、主電流値が小さい場合上記抵抗値が低くなり、ゲー
ト電圧の変化速度が高く維持されてスイッチング時間の
増大が防止される。また、主電流値が大きい場合抵抗
値は高くなって、ゲート電圧の変化速度が緩和され、サ
ージ電圧の増大が防止される。第１のスイッチオフ後の
とくに主電流の違いによってスイッチング特性が大きく
変動する領域において、ゲート電圧の変化速度が主電流
値の大きさに応じて調整されるから、スイッチング特性
安定化にひときわ有効である。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を実施
例により説明する。図１は、第１の実施例を示す基本ブ
ロック図である。主電源ＶＢに誘導性の負荷３と電圧駆
動型素子としてのＭＯＳＦＥＴ１０が直列に接続されて
主電源回路が形成されている。負荷３には逆並列にフリ
ーホイールダイオード９が接続されている。また、ＭＯ
ＳＦＥＴ１０に対して直列に後述する電流検出部７が設
けられている。

【００２１】ＭＯＳＦＥＴ１０のゲートには、互いに並
列に設けられた第１の抵抗手段４と第２の抵抗手段５の
各一端が接続されている。第１の抵抗手段４は第２の抵
抗手段５よりも低抵抗値に設定されている。第２の抵抗
手段５の他端は、第２のスイッチＳＷ２を介して、制御
電源Ｖｃｃまたはグランドに切替え接続されるようにな
っている。第１の抵抗手段４の他端は、第１のスイッチ
ＳＷ１を介して、第２の抵抗手段５の他端に接続可能と
なっている。

【００２２】第１のスイッチＳＷ１は第１の制御部１か
らの制御信号によってオンまたはオフし、第２のスイッ
チＳＷ２は第２の制御部２からの制御信号によってオン
またはオフする。こうして、ＭＯＳＦＥＴ１０のオン、
オフの主制御は、第２の制御部２によって第２のスイッ
チＳＷ２を介して行なわれる。

【００２３】負荷３とＭＯＳＦＥＴ１０の接続点にはＭ
ＯＳＦＥＴ１０のドレイン・ソース間電圧、すなわち端
子電圧（以下、ドレイン電圧と呼ぶ）を検出する電圧検
出部６が接続され、電圧検出部６と第１の制御部１の間
に遅延回路８が設けられている。電圧検出部６は、ドレ
イン電圧が所定値より大きくなると出力がローレベルと
なり、ドレイン電圧が所定値以下になると出力がハイレ
ベルとなる。

【００２４】電流検出部７は、ＭＯＳＦＥＴ１０のオン
期間にそのドレインに入力する電流（以下、ドレイン電
流と呼ぶ）を検出し、ドレイン電流値に比例した電圧を
遅延回路８へ出力するようになっている。遅延回路８
は、電圧検出部６からの入力を電流検出部７からの入力
電圧に反比例した遅延時間を加えて第１の制御部１へ出
力する。

【００２５】第２の制御部２から第２のスイッチＳＷ２
への制御信号は、同時に第１の制御部１にも入力される
ようになっている。第１の制御部１は、第２の制御部２
から出力される制御信号の切替わり時をトリガとして、
第１のスイッチＳＷ１をオンさせる制御信号ｓｗ１ｏｎ
を出力する。その後、第１の制御部１は、遅延回路８か
らの入力信号のハイレベルとローレベルの切替わり時を
トリガとして、第１のスイッチＳＷ１をオフさせる制御
信号ｓｗ１ｏｆｆを出力する。

【００２６】第２の制御部２から制御信号ｓｗ２ｏｆｆ
を受けて、第２のスイッチＳＷ２がオフすると、第２の
抵抗手段５は基準電位としてのグランドに接続される。
これにより、ＭＯＳＦＥＴ１０のゲートとソース間のゲ
ート容量Ｃｇｓに充電された電荷が第２の抵抗手段５を
通じて放電され、ＭＯＳＦＥＴ１０がターンオフする。

【００２７】この際同時に、第１のスイッチＳＷ１は第
１の制御部１から制御信号ｓｗ１ｏｎを受けてオンし、
第２の抵抗手段５に加えて第１の抵抗手段４を通じて
も、ゲート容量Ｃｇｓに充電された電荷が放電される。
これにより、ゲート容量Ｃｇｓの電荷は急速に放電され
る。それから、遅延回路８からの信号のハイレベルとロ
ーレベルの切替わりに応じて、第１のスイッチＳＷ１は
第１の制御部１から制御信号ｓｗ１ｏｆｆを受けてオフ
し、これにより、ゲート容量Ｃｇｓの電荷の放電は緩や
かになる。

【００２８】一方、第２の制御部２から制御信号ｓｗ２
ｏｎを受けて、第２のスイッチＳＷ２がオンすると、第
２の抵抗手段５を通じて制御電源Ｖｃｃからゲート容量
Ｃｇｓへ電荷が充電されて、ＭＯＳＦＥＴ１０がターン
オンする。この際同時に、第１のスイッチＳＷ１は第１
の制御部１から制御信号ｓｗ１ｏｎを受けてオンし、第
２の抵抗手段５に加えて第１の抵抗手段４を通じても、
ゲート容量Ｃｇｓに電荷が充電される。これにより、ゲ
ート容量Ｃｇｓには電荷が急速に充電される。

【００２９】その後、遅延回路８からの信号のハイレベ
ルとローレベルの切替わりに応じて、第１のスイッチＳ
Ｗ１は第１の制御部１から制御信号ｓｗ１ｏｆｆを受け
てオフし、これにより、ゲート容量Ｃｇｓの電荷の充電
は緩やかになる。以上のように、ＭＯＳＦＥＴ１０のタ
ーンオン、ターンオフの期間中にドレイン電圧が変化す
ることによって、ゲート容量Ｃｇｓの放電、充電速度が
変化し、さらにその変化のタイミングがドレイン電流値
によって変化する。

【００３０】図２は上述した第１の実施例の具体的な回
路構成を示す。ここでは、ＭＯＳＦＥＴ１０は電流検出
端子を備えるものとする。第１の制御部１はＥｘ−ＮＯ
Ｒ回路（エクスクルーシブＮＯＲ回路）１１からなって
いる。第１の抵抗手段４は一端をＭＯＳＦＥＴ１０のゲ
ートに接続した抵抗４１、第２の抵抗手段５は同じく一
端をＭＯＳＦＥＴ１０のゲートに接続した抵抗５１から
なっている。

【００３１】第１のスイッチＳＷ１は、並列接続したＰ
ｃｈＭＯＳＦＥＴ（ＰチャンネルＭＯＳ形電界効果トラ
ンジスタ）１５およびＮｃｈＭＯＳＦＥＴ（Ｎチャンネ
ルＭＯＳ形電界効果トランジスタ）１６と、インバータ
１７とからなる。

【００３２】第２のスイッチＳＷ２は、直列接続したＰ
ｃｈＭＯＳＦＥＴ２５とＮｃｈＭＯＳＦＥＴ２６とから
インバータ回路を形成しており、ＰｃｈＭＯＳＦＥＴ２
５のドレインとＮｃｈＭＯＳＦＥＴ２６のドレインとが
接続されている。

【００３３】第１のスイッチＳＷ１において、ＰｃｈＭ
ＯＳＦＥＴ１５とＮｃｈＭＯＳＦＥＴ１６の各ソースは
抵抗４１の他端に接続されている。ＮｃｈＭＯＳＦＥＴ
１６のゲートは、第１の制御部１のＥｘ−ＮＯＲ回路１
１の出力側に接続されている。また、ＰｃｈＭＯＳＦＥ
Ｔ１５のゲートは、インバータ１７を介してＥｘ−ＮＯ
Ｒ回路１１の出力側に接続されている。これにより、第
１のスイッチＳＷ１はアナログスイッチ回路を形成して
いる。

【００３４】ＰｃｈＭＯＳＦＥＴ１５とＮｃｈＭＯＳＦ
ＥＴ１６の各ドレインは第２のスイッチＳＷ２のＰｃｈ
ＭＯＳＦＥＴ２５とＮｃｈＭＯＳＦＥＴ２６のドレイン
に接続されている。抵抗５１の他端もＰｃｈＭＯＳＦＥ
Ｔ２５とＮｃｈＭＯＳＦＥＴ２６のドレインに接続され
ている。

【００３５】第２のスイッチＳＷ２におけるＰｃｈＭＯ
ＳＦＥＴ２５のソースは、制御電源Ｖｃｃに接続されて
いる。ＰｃｈＭＯＳＦＥＴ２５とＮｃｈＭＯＳＦＥＴ２
６の各ゲートは第２の制御部２に接続されている。また
第２の制御部２は第１の制御部のＥｘ−ＮＯＲ回路１１
の入力側の一方に接続されている。

【００３６】電圧検出部６は、制御電源Ｖｃｃとグラン
ド間に直列に接続された抵抗６１、６２と、これら両抵
抗の接続点Ａにアノードを接続しＭＯＳＦＥＴ１０のド
レインにカソードを接続したダイオード６３を備えてい
る。電圧検出部６はさらに、直列接続したＰｃｈＭＯＳ
ＦＥＴ６４とＮｃｈＭＯＳＦＥＴ６５からなるインバー
タ回路を含んでいる。インバータ回路は、ＰｃｈＭＯＳ
ＦＥＴ６４とＮｃｈＭＯＳＦＥＴ６５の各ゲートを接続
点Ａに接続し、各ドレイン同士の接続点を遅延回路への
出力点としている。

【００３７】電流検出部７は、ＭＯＳＦＥＴ１０の電流
検出端子とグランド間に接続された抵抗７１と、電流検
出端子に一端が接続された抵抗７２と、この抵抗７２の
他端に接続されたコンデンサ７３と、コンデンサ７３と
抵抗７２の接続点の電位を入力とするボルテージホロワ
７５とを備える。ボルテージホロワ７５の出力側が遅延
回路８に接続される。

【００３８】遅延回路８は、ＮｃｈＭＯＳＦＥＴ８１、
８２で構成される電流制限回路、ＰｃｈＭＯＳＦＥＴ８
３、８４で構成されるカレントミラー回路、ならびに電
圧検出部６のＰｃｈＭＯＳＦＥＴ６４とＮｃｈＭＯＳＦ
ＥＴ６５からなるインバータ回路の出力に接続されたコ
ンデンサ８５を備える。ＮｃｈＭＯＳＦＥＴ８２のソー
スはグランドに接続され、ドレインはＮｃｈＭＯＳＦＥ
Ｔ６５のソースに接続されている。また、ＰｃｈＭＯＳ
ＦＥＴ８４のソースは制御電源Ｖｃｃに接続され、ドレ
インはＰｃｈＭＯＳＦＥＴ６４のソースの接続されてい
る。

【００３９】また、ＮｃｈＭＯＳＦＥＴ８１のソースは
グランドに接続され、ドレインはＰｃｈＭＯＳＦＥＴ８
３のドレインと接続されている。ＰｃｈＭＯＳＦＥＴ８
３のソースはＰｃｈＭＯＳＦＥＴ８４のソースと同じく
制御電源Ｖｃｃに接続されている。ＮｃｈＭＯＳＦＥＴ
８１とＮｃｈＭＯＳＦＥＴ８２の各ゲートに、電流検出
部７のボルテージホロワ７５の出力側が接続されてい
る。そして、コンデンサ８５の端子電位が出力として第
１の制御部のＥｘ−ＮＯＲ回路１１の入力側の他方に接
続入力されている。

【００４０】上記構成において、電圧検出部６の接続点
Ａの電圧は、ＭＯＳＦＥＴ１０がオン状態である場合に
は、そのオン電圧にダイオード６３の順方向電圧降下分
を加えた値となる。この電圧を約１Ｖ程度に設定して、
論理レベルとしてローレベル（Ｌ）を得る。

【００４１】つぎに、スイッチングの過渡時、ＭＯＳＦ
ＥＴ１０のドレイン電圧が制御電源Ｖｃｃの電圧より高
くなると、ダイオード６３が逆バイアスによりオフ状態
となって、その結果、接続点Ａの電圧は抵抗６１と６２
の分圧比で定まる値となる。ここで、抵抗６１に対して
抵抗６２の抵抗値を十分大きい値に設定することによ
り、接続点Ａの電圧はほぼ制御電源Ｖｃｃの電圧に等し
い値となり、これを論理レベルのハイレベル（Ｈ）とす
る。このときの制御電源Ｖｃｃの電圧にほぼ等しい値を
Ｖｄ１とする。

【００４２】電圧検出部６は、ＭＯＳＦＥＴ１０のドレ
イン電圧がＶｄ１以上であるか否かを検出して、Ｐｃｈ
ＭＯＳＦＥＴ６４とＮｃｈＭＯＳＦＥＴ６５からなるイ
ンバータ回路を通してＨあるいはＬの２値化した信号を
遅延回路８へ出力する。

【００４３】一方、電流検出部７では、ＭＯＳＦＥＴ１
０の電流検出端子に流れるドレイン電流に比例した電流
が抵抗７１で電圧に変換される。この電圧は抵抗７２と
コンデンサ７３で形成されるローパスフィルタを通して
スイッチング周波数に応じた変化成分を除去され、ボル
テージホロワ７５を通してＭＯＳＦＥＴ１０オン時のド
レイン電流に比例した電圧を遅延回路８へ出力する。

【００４４】遅延回路８では、電流検出部７からの電圧
値に応じてＮｃｈＭＯＳＦＥＴ８２およびＰｃｈＭＯＳ
ＦＥＴ８４の通過電流を変化させ、これによりコンデン
サ８５の充放電速度が制御されて、上記電圧値に応じて
遅延したＨあるいはＬの信号を第１の制御部１へ送出す
る。

【００４５】図３は上記構成におけるターンオフ時の動
作波形を示す。図の（１）はドレイン電流が小さい場
合、（２）はドレイン電流が大きい場合の波形を示して
いる。（ａ）は第２の制御部２が出力する制御信号、
（ｂ）は第１の制御部１が出力する制御信号、（ｃ）は
ＭＯＳＦＥＴ１０のドレイン電圧、（ｄ）は電圧検出部
６の出力、（ｅ）はＭＯＳＦＥＴ１０のドレイン電流、
（ｆ）は電流検出部７の出力、そして（ｇ）は遅延回路
８の出力を示す。

【００４６】まず、ドレイン電流が小さい（１）の場合
について説明する。第２の制御部２からの制御信号がｓ
ｗ２ｏｎ（Ｌ）からｓｗ２ｏｆｆ（Ｈ）へ変わると、第
２のスイッチＳＷ２ではＰｃｈＭＯＳＦＥＴ２５がオフ
となり、ＮｃｈＭＯＳＦＥＴ２６がオンとなる。制御信
号がｓｗ２ｏｆｆへ変わった直後はＭＯＳＦＥＴ１０の
ドレイン電圧Ｖｄの値はＶｄ１に比較して十分に低く、
接続点Ａの電圧はローレベルである。したがって、電圧
検出部６の出力ならびに遅延回路８の出力はともにハイ
レベル（Ｈ）のままである。

【００４７】Ｅｘ−ＮＯＲ回路１１は両入力にハイレベ
ルを受けてｓｗ１ｏｎ（Ｈ）を出力し、これにより、第
１のスイッチＳＷ１でＰｃｈＭＯＳＦＥＴ１５とＮｃｈ
ＭＯＳＦＥＴ１６がオンする。こうして、第２の制御部
２からの制御信号がｓｗ２ｏｆｆ（Ｈ）へ変わると同時
に第１の制御部１の制御信号はｓｗ１ｏｎ（Ｈ）に変わ
り、アナログスイッチ回路の第１のスイッチＳＷ１がオ
ンして、ＭＯＳＦＥＴ１０のゲート容量Ｃｇｓに蓄えら
れた電荷は並列接続の抵抗４１、５１および第２のスイ
ッチＳＷ２のＮｃｈＭＯＳＦＥＴ２６を経て急速に放電
される。

【００４８】ゲート容量Ｃｇｓの放電が進んでＭＯＳＦ
ＥＴ１０のゲート電圧が低下するとともにドレイン電圧
Ｖｄが上昇し、ドレイン電圧がＶｄ１に達すると接続点
Ａの電圧がハイレベル（Ｈ）へ変化する。この接続点Ａ
の電圧変化によって、電圧検出部６の出力はローレベル
（Ｌ）に変化するが、ドレイン電流Ｉｄが小さいときは
電流検出部７の出力が低いために、コンデンサ８５の放
電速度が小さく、遅延回路８の出力は電圧検出部６の出
力変化に対して大きな遅延時間Ｄ１をもってローレベル
へ変化する。

【００４９】遅延回路８の出力がローレベルへ変化する
と、Ｅｘ−ＮＯＲ回路１１の出力ははｓｗ１ｏｎ（Ｈ）
からｓｗ１ｏｆｆ（Ｌ）のローレベルへ切替わる。この
ため、第１のスイッチＳＷ１がオフして、ゲート容量Ｃ
ｇｓに蓄えられた電荷は抵抗５１から第２のスイッチＳ
Ｗ２のＮｃｈＭＯＳＦＥＴ２６を経て緩やかに放電され
る。

【００５０】つぎに、ドレイン電流が大きい（２）の場
合についても、基本的な動作は（１）の場合と同様であ
る。ただ、ＭＯＳＦＥＴ１０のドレイン電流Ｉｄが大き
いときは電流検出部７の出力が高いために、コンデンサ
８５の放電速度が大きく、遅延回路８の出力は電圧検出
部６の出力変化に対して小さい遅延時間Ｄ２をもってロ
ーレベル（Ｌ）へ変化する点で相違している。これによ
り、第１のスイッチＳＷ１のオフへの切替わりがドレイ
ン電流の小さい場合よりも早期に行なわれる。

【００５１】これにより、ドレイン電流が小さい場合に
はゲート電圧の変化速度の高い期間を長く維持してスイ
ッチング時間の増大を抑え、逆にドレイン電流が大きい
場合には高いスイッチング速度の期間を早めに終了して
サージ電圧の増大を防止することができ、ドレイン電流
の変動にかかわらず安定したスイッチング特性が得られ
る。

【００５２】なお、ターンオン時にはドレイン電圧およ
びドレイン電流の変化方向がターンオフ時と反対になる
が、動作は同様であるので、説明を省略する。また、本
実施例においては、第１の抵抗手段４と第２の抵抗手段
５とが発明の抵抗手段を構成している。また、第１の制
御部１と遅延回路８が第１の制御手段を、第２の制御部
２が第２の制御手段をそれぞれ構成している。

【００５３】ＭＯＳＦＥＴ１０のゲート容量Ｃｇｓの急
速充放電中のドレイン電流の変化は当該ドレイン電流の
電流値Ｉｄに応じて大きく変動しているので、従来のよ
うにドレイン電圧の所定の一定値（例えばＶｄ１）だけ
で決定されるタイミングで上記充放電速度を切替える
と、切替え後もその変動が残り、ドレイン電圧Ｖｄの変
化やサージ電圧が変動する。これに対し本実施例は、上
述のように、ＭＯＳＦＥＴ１０のゲート容量Ｃｇｓの充
放電速度切替えのタイミングをドレイン電圧のみでな
く、ドレイン電流の大きさによって変化させるものとし
ているので、切替え後のドレイン電流Ｉｄの変化（ｄｉ
／ｄｔ）が緩和され、その結果、ドレイン電流Ｉｄの大
きさにかかわらずドレイン電圧Ｖｄの変化（ｄＶ／ｄ
ｔ）や負荷３および配線の有するインダクタンスの影響
で生じ得るサージ電圧の振れが効果的に抑えられ、安定
したスイッチング特性が得られるという効果を有する。
したがって、とくに負荷として、電圧駆動型素子を流れ
る主電流が時間的に大きく変化するモータを駆動制御す
る場合などに適用して有効である。

【００５４】つぎに、第２の実施例について説明する。
この実施例は、独立の遅延回路を省き、電圧検出部に遅
延回路の機能を含ませたものである。図４は、第２の実
施例を示す基本ブロック図である。負荷３とＭＯＳＦＥ
Ｔ１０の接続点にＭＯＳＦＥＴ１０のドレイン電圧を検
出する電圧検出部６Ａが接続され、電圧検出部６Ａはさ
らに第１の制御部１に接続されている。ＭＯＳＦＥＴ１
０に対して直列に接続された電流検出部７Ａは、ＭＯＳ
ＦＥＴ１０のドレイン電流値に反比例した電圧を電圧検
出部６Ａへ出力するようになっている。

【００５５】電圧検出部６Ａは、ドレイン電圧が所定値
より大きくなると出力がローレベルとなり、ドレイン電
圧が所定値以下になると出力がハイレベルとなる。しき
い値電圧としてのこの所定値は、電流検出部７Ａの出力
電圧に比例した値に設定される。その他の基本構成は、
第１の実施例の図１に示したものと同じである。

【００５６】図５は第２の実施例の具体的な回路構成を
示す。電圧検出部６Ａは、電流検出部７Ａの出力とグラ
ンド間に直列に接続された抵抗６１、６２と、これら両
抵抗の接続点Ａにアノードを接続しＭＯＳＦＥＴ１０の
ドレインにカソードを接続したダイオード６３を備えて
いる。電圧検出部６Ａはさらに、直列接続したＰｃｈＭ
ＯＳＦＥＴ６４とＮｃｈＭＯＳＦＥＴ６５からなるイン
バータ回路を含んでいる。

【００５７】インバータ回路のＰｃｈＭＯＳＦＥＴ６４
はそのソースを制御電源Ｖｃｃに接続し、ドレインをＮ
ｃｈＭＯＳＦＥＴ６５のドレインと接続している。ま
た、ＮｃｈＭＯＳＦＥＴ６５のソースはグランドに接続
されている。インバータ回路は、ＰｃｈＭＯＳＦＥＴ６
４とＮｃｈＭＯＳＦＥＴ６５の各ゲートを接続点Ａに接
続し、各ドレイン同士の接続点を第１の制御部を構成す
るＥｘ−ＮＯＲ回路１１の入力側に接続入力されてい
る。

【００５８】電流検出部７Ａは、ＭＯＳＦＥＴ１０の電
流検出端子とグランド間に接続された抵抗７１と、電流
検出端子に一端が接続された抵抗７２と、この抵抗７２
の他端に接続されたコンデンサ７３と、コンデンサ７３
と抵抗７２の接続点を反転入力に接続したオペアンプ７
６を備える。さらに制御電源Ｖｃｃとグランド間に直列
接続した抵抗７７、７８を備え、抵抗７７と抵抗７８の
接続点がオペアンプ７６の非反転入力に接続されてい
る。オペアンプ７６の反転入力と出力側の間には抵抗７
９が設けられている。その他の具体的構成は、前実施例
における図２の構成と同じである。

【００５９】電圧検出部６Ａの接続点Ａの電圧は、ＭＯ
ＳＦＥＴ１０がオン状態である場合には、そのオン電圧
にダイオード６３の順方向電圧降下分を加えた値とな
る。この電圧を約１Ｖ程度に設定して、論理レベルとし
てローレベル（Ｌ）を得る。

【００６０】つぎに、スイッチングの過渡時、ＭＯＳＦ
ＥＴ１０のドレイン電圧が電流検出部７Ａの出力電圧よ
り高くなると、ダイオード６３が逆バイアスによりオフ
状態となって、その結果、接続点Ａの電圧は抵抗６１と
６２の分圧比で定まる値となる。ここで、抵抗６１に対
して抵抗６２の抵抗値を十分大きい値に設定することに
より、接続点Ａの電圧はほぼ電流検出部７Ａの出力電圧
に等しい値となり、これを論理レベルのハイレベル
（Ｈ）とする。ここでは、このときの電流検出部７Ａの
出力電圧にほぼ等しい値をＶｄ２とする。なお、このＶ
ｄ２の値は電流検出部７Ａの出力の変化にしたがって変
動する。

【００６１】上記構成において、電流検出部７Ａでは、
ＭＯＳＦＥＴ１０の電流検出端子に流れるドレイン電流
に比例した電流が抵抗７１で電圧に変換される。この電
圧は抵抗７２とコンデンサ７３で形成されるローパスフ
ィルタを通してスイッチング周波数に応じた変化成分を
除去され、続いてオペアンプ７６を通じてＭＯＳＦＥＴ
１０オン時のドレイン電流に反比例した電圧を電圧検出
部６Ａへ出力する。

【００６２】電圧検出部６Ａでは、ＭＯＳＦＥＴ１０の
ドレイン電圧がＶｄ２以上であるか否かを検出して、Ｐ
ｃｈＭＯＳＦＥＴ６４とＮｃｈＭＯＳＦＥＴ６５からな
るインバータ回路を通してＨあるいはＬの２値化した信
号をＥｘ−ＮＯＲ回路１１へ出力する。

【００６３】図６は上記構成におけるターンオフ時の動
作波形を示す。図の（１）はドレイン電流が小さい場
合、（２）はドレイン電流が大きい場合の波形を示して
いる。（ａ）は第２の制御部２が出力する制御信号、
（ｂ）は第１の制御部１が出力する制御信号、（ｃ）は
ＭＯＳＦＥＴ１０のドレイン電圧、（ｄ）は電圧検出部
６Ａの出力、（ｅ）はＭＯＳＦＥＴ１０のドレイン電
流、そして（ｆ）は電流検出部７Ａの出力を示す。

【００６４】（１）、（２）のそれぞれにおいて、第２
の制御部２からの制御信号がｓｗ２ｏｎ（Ｌ）からｓｗ
２ｏｆｆ（Ｈ）へ変わると、第２のスイッチＳＷ２では
ＰｃｈＭＯＳＦＥＴ２５がオフとなり、ＮｃｈＭＯＳＦ
ＥＴ２６がオンとなる。制御信号がｓｗ２ｏｆｆへ変わ
った直後はＭＯＳＦＥＴ１０のドレイン電圧Ｖｄの値は
Ｖｄ２に比較して十分に低く、接続点Ａの電圧はローレ
ベルである。したがって、電圧検出部６Ａの出力はハイ
レベル（Ｈ）のままである。

【００６５】Ｅｘ−ＮＯＲ回路１１は両入力にハイレベ
ルを受けてｓｗ１ｏｎ（Ｈ）を出力し、これにより、第
１のスイッチＳＷ１でＰｃｈＭＯＳＦＥＴ１５とＮｃｈ
ＭＯＳＦＥＴ１６がオンする。こうして、第１の実施例
の図３の（１）、（２）におけると同様に、第２の制御
部２からの制御信号がｓｗ２ｏｆｆ（Ｈ）へ変わると同
時に第１の制御部１（Ｅｘ−ＮＯＲ回路１１）の制御信
号はｓｗ１ｏｎ（Ｈ）に変わり、第１のスイッチＳＷ１
がオンする。これにより、ＭＯＳＦＥＴ１０のゲート容
量Ｃｇｓに蓄えられた電荷は抵抗４１、５１の双方を経
て急速に放電される。

【００６６】ゲート容量Ｃｇｓの放電が進んでＭＯＳＦ
ＥＴ１０のゲート電圧が低下するとともにドレイン電圧
Ｖｄが上昇し、ドレイン電圧がＶｄ２に達すると接続点
Ａの電圧がハイレベル（Ｈ）へ変化する。この接続点Ａ
の電圧変化によって、電圧検出部６Ａの出力はローレベ
ル（Ｌ）に変化するが、図６の（１）のように、ドレイ
ン電流Ｉｄが小さいときは電流検出部７Ａの出力が高い
ために、Ｖｄ２の値も大きくなり電圧検出部６Ａの出力
がローレベルに変化するまでの時間Ｄ３が比較的長くな
る。すなわち、大きな遅延時間をもってローレベルへ変
化する。これにより、第１のスイッチＳＷ１がオフし
て、ゲート容量Ｃｇｓに蓄えられた電荷は一方の抵抗５
１のみを経て緩やかに放電される。

【００６７】一方、図６の（２）のように、ドレイン電
流Ｉｄが大きいときは電流検出部７Ａの出力が低いため
に、Ｖｄ２の値も小さくなり電圧検出部６Ａの出力はド
レイン電流Ｉｄが小さいときに比較して短い遅延時間で
ローレベルへ変化する。その他の動作については第１の
実施例と同様である。本実施例では、第１の抵抗手段４
と第２の抵抗手段５とが発明の抵抗手段を構成してい
る。また、第１の制御部１が第１の制御手段を、第２の
制御部２が第２の制御手段をそれぞれ構成している。

【００６８】本実施例は以上のように構成され、ＭＯＳ
ＦＥＴ１０のゲート容量Ｃｇｓの充放電速度切替えのタ
イミングをドレイン電圧のみでなく、ドレイン電流の大
きさによって変化させるものとしているので、前実施例
と同じ効果を有する。また、前実施例に対して独立の遅
延回路が省かれているので、全体の回路構成が簡単であ
るという利点を有している。

【００６９】つぎに、第３の実施例について説明する。
この実施例は、第１の実施例に対して遅延回路を省き、
抵抗手段を電流検出部の出力で制御するようにしたもの
である。図７は、第３の実施例を示す基本ブロック図で
ある。負荷３とＭＯＳＦＥＴ１０の接続点にＭＯＳＦＥ
Ｔ１０のドレイン電圧を検出する電圧検出部６が接続さ
れ、電圧検出部６はさらに第１の制御部１に接続されて
いる。ＭＯＳＦＥＴ１０に対して直列に接続された電流
検出部７Ａは、ＭＯＳＦＥＴ１０のドレイン電流値に反
比例した電圧を第２の抵抗手段５Ｂへ出力するようにな
っている。

【００７０】電圧検出部６は、ドレイン電圧が所定値よ
り大きくなると出力がローレベルとなり、ドレイン電圧
が所定値以下になると出力がハイレベルとなる。第２の
抵抗手段５Ｂは、電流検出部７Ａの出力電圧に反比例し
て抵抗値が変化するようになっている。その他の基本構
成は、第１の実施例の図１に示したものと同じである。

【００７１】図８は第２の実施例の具体的な回路構成を
示す。電流検出部７Ａの具体的回路は、第２の実施例の
図５に示した電流検出部と同じである。第２の抵抗手段
５Ｂは、まず一端がＭＯＳＦＥＴ１０のゲートに接続さ
れ他端が並列接続のＰｃｈＭＯＳＦＥＴ５３とＮｃｈＭ
ＯＳＦＥＴ５４を介して第２のスイッチＳＷ２に接続さ
れた抵抗５２を備える。第２の抵抗手段５Ｂはさらに、
電流検出部７Ａの出力を非反転入力に接続したオペアン
プ５５を備えるとともに、制御電源Ｖｃｃとグランド間
に直列に設けた抵抗５６、５７を有する。

【００７２】抵抗５６と抵抗５７の接続点はオペアンプ
５５の反転入力に接続されている。オペアンプ５５の反
転入力と出力側の間には抵抗５８が設けられている。オ
ペアンプ５５の出力側はＰｃｈＭＯＳＦＥＴ５３のゲー
トに接続され、非反転入力がＮｃｈＭＯＳＦＥＴ５４の
ゲートに接続されている。

【００７３】これにより、電流検出部７Ａの出力が大き
いときはＰｃｈＭＯＳＦＥＴ５３およびＮｃｈＭＯＳＦ
ＥＴ５４の導通度合いが高くて、第２のスイッチＳＷ２
とＭＯＳＦＥＴ１０のゲート間の抵抗５２を含む経路の
抵抗値を低下させる。逆に、電流検出部７Ａの出力が小
さいときはＰｃｈＭＯＳＦＥＴ５３およびＮｃｈＭＯＳ
ＦＥＴ５４の導通度合いが低くて、第２のスイッチＳＷ
２とＭＯＳＦＥＴ１０のゲート間の抵抗５２を含む経路
の抵抗値を増大させる。その他の具体的構成は、第１の
実施例における図２の構成と同じである。

【００７４】図９は上記構成におけるターンオフ時の動
作波形を示す。図の（１）はドレイン電流が小さい場
合、（２）はドレイン電流が大きい場合の波形を示して
いる。（ａ）は第２の制御部２が出力する制御信号、
（ｂ）は第１の制御部１が出力する制御信号、（ｃ）は
ＭＯＳＦＥＴ１０のドレイン電圧、（ｄ）は電圧検出部
６の出力、（ｅ）はＭＯＳＦＥＴ１０のドレイン電流、
（ｆ）は電流検出部７Ａの出力、そして（ｇ）は第２の
抵抗手段５Ｂの抵抗値を示す。

【００７５】第１の実施例におけると同様に、電圧検出
部６の接続点Ａの電圧は、ＭＯＳＦＥＴ１０がオン状態
である場合に論理レベルとしてローレベル（Ｌ）を得
る。また、ＭＯＳＦＥＴ１０のドレイン電圧が制御電源
Ｖｃｃの電圧より高くなりダイオード６３がオフ状態と
なって、接続点Ａの電圧がほぼ制御電源Ｖｃｃの電圧に
等しいＶｄ１となったときを論理レベルのハイレベル
（Ｈ）とする。

【００７６】図９の（１）、（２）のそれぞれにおい
て、第２の制御部２からの制御信号がｓｗ２ｏｎ（Ｌ）
からｓｗ２ｏｆｆ（Ｈ）へ変わると、第２のスイッチＳ
Ｗ２ではＰｃｈＭＯＳＦＥＴ２５がオフとなり、Ｎｃｈ
ＭＯＳＦＥＴ２６がオンとなる。制御信号がｓｗ２ｏｆ
ｆへ変わった直後はＭＯＳＦＥＴ１０のドレイン電圧Ｖ
ｄの値はＶｄ１に比較して十分に低く、接続点Ａの電圧
はローレベルであるから、電圧検出部６の出力はハイレ
ベル（Ｈ）のままである。

【００７７】これにより、第１の制御部（Ｅｘ−ＮＯＲ
回路１１）はｓｗ１ｏｎ（Ｈ）を出力し、第１のスイッ
チＳＷ１がオンする。こうして、第２の制御部２からの
制御信号がｓｗ２ｏｆｆ（Ｈ）へ変わると同時に第１の
スイッチＳＷ１がオンして、ＭＯＳＦＥＴ１０のゲート
容量Ｃｇｓに蓄えられた電荷は並列接続の第１の抵抗手
段（抵抗４１）および第２の抵抗手段５Ｂから第２のス
イッチＳＷ２を経て急速に放電される。

【００７８】ゲート容量Ｃｇｓの放電が進んでＭＯＳＦ
ＥＴ１０のゲート電圧が低下するとともにドレイン電圧
Ｖｄが上昇し、ドレイン電圧がＶｄ１に達すると接続点
Ａの電圧がハイレベル（Ｈ）へ変化する。この接続点Ａ
の電圧変化によって、電圧検出部６の出力がローレベル
（Ｌ）に変化すると、第１の制御部１により第１のスイ
ッチＳＷ１がオフされる。このあとは、ゲート容量Ｃｇ
ｓは２つの抵抗手段のうち第２の抵抗手段５Ｂのみを通
じて放電される。

【００７９】この際、ドレイン電流Ｉｄが小さいとき
は、電流検出部７Ａの出力が高いために、図９の（１）
のように、第２の抵抗手段５Ｂの抵抗値は低いので、放
電の度合いは比較的大きい。一方、ドレイン電流Ｉｄが
大きいときは、電流検出部７Ａの出力が低いために、図
９の（２）のように、第２の抵抗手段５Ｂの抵抗値が高
いので、（１）の場合よりはゆっくりと放電される。

【００８０】なお、第２の抵抗手段５Ｂの抵抗値は急速
放電の間もドレイン電流によって変化するが、第１の抵
抗手段が並列に機能しているので、その間の影響はほと
んどない。本実施例では、第１の抵抗手段４と第２の抵
抗手段５Ｂとが発明の抵抗手段を構成している。また、
第１の制御部１が第１の制御手段を、第２の制御部２が
第２の制御手段をそれぞれ構成している。

【００８１】本実施例は以上のように構成されているの
で、第１の実施例と同様に、ドレイン電流Ｉｄの大きさ
にかかわらずドレイン電圧Ｖｄの変化（ｄＶ／ｄｔ）や
負荷３および配線の有するインダクタンスの影響で生じ
得るサージ電圧の振れが効果的に抑えられる。そして、
第１のスイッチオフ後のとくに主電流の違いによってス
イッチング特性が大きく変動する領域において、ゲート
電圧の変化速度が主電流値の大きさに応じて調整される
から、スイッチング特性安定化にひときわ有効である。
また、独立の遅延回路が省かれているので、全体の回路
構成が簡単であるという利点も有している。

【００８２】なお、各実施例の具体的回路では、電圧検
出部がＭＯＳＦＥＴの端子電圧を当該ＭＯＳＦＥＴのド
レインと負荷の接続点から検出しているが、ＭＯＳＦＥ
Ｔのドレイン電流の入出力にかかわる端子（ドレイン、
ソース）間の電圧が検出できれば、電圧検出部を直接ド
レインの端子に接続する構成に限定されない。

【００８３】また、第１の実施例では第１のスイッチが
オフされる遅延時間がドレイン電流値に反比例し、第２
の実施例では電圧検出部６Ａにおける所定値がドレイン
電流値に反比例するものとしているが、これらは厳密な
反比例に限定されることなく、ドレイン電流の変化に対
応して逆方向に変化すればよく、その度合いは負荷、作
動電圧、電流の組み合わせに対応して適宜設定すること
ができる。第３の実施例でも第２の抵抗手段５Ｂの抵抗
値がドレイン電流値に比例するものとしているが、同様
に、ドレイン電流の変化に対応して同方向に変化すれ
ば、正確な比例に限定されない。

【００８４】さらに、各実施例では電圧駆動型素子とし
てＭＯＳＦＥＴを用いた例について説明したが、本発明
は同じく電圧駆動型素子として絶縁ゲート構造を有する
ＩＧＢＴを負荷の主電源回路に用いる場合にも同様に適
用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す基本ブロック図で
ある。

【図２】第１の実施例の具体的な回路構成を示す図であ
る。

【図３】第１の実施例におけるターンオフ時の動作を示
す動作波形図である。

【図４】第２の実施例を示す基本ブロック図である。

【図５】第２の実施例の具体的な回路構成を示す図であ
る。

【図６】第２の実施例におけるターンオフ時の動作を示
す動作波形図である。

【図７】第３の実施例を示す基本ブロック図である。

【図８】第３の実施例の具体的な回路構成を示す図であ
る。

【図９】第３の実施例におけるターンオフ時の動作を示
す動作波形図である。

【符号の説明】

１第１の制御部２第２の制御部３負荷４第１の抵抗手段５、５Ｂ第２の抵抗手段６、６Ａ電圧検出部７、７Ａ電流検出部８遅延回路９フリーホイールダイオード１０ＭＯＳＦＥＴ（電圧駆動型素子）１１Ｅｘ−ＮＯＲ回路１５、２５ＰｃｈＭＯＳＦＥＴ１６、２６ＮｃｈＭＯＳＦＥＴ１７インバータ４１抵抗５１、５２、５６、５７、５８抵抗５３ＰｃｈＭＯＳＦＥＴ５４ＮｃｈＭＯＳＦＥＴ５５オペアンプ６１、６２抵抗６３ダイオード６４ＰｃｈＭＯＳＦＥＴ６５ＮｃｈＭＯＳＦＥＴ７１、７２抵抗７３コンデンサ７５ボルテージホロワ７６オペアンプ７７、７８、７９抵抗８１、８２ＮｃｈＭＯＳＦＥＴ８３、８４ＰｃｈＭＯＳＦＥＴ８５コンデンサＳＷ１第１のスイッチＳＷ２第２のスイッチＶＢ主電源Ｖｃｃ制御電源

Claims

【特許請求の範囲】

【請求項１】負荷に直列にＭＯＳゲート構造または絶
縁ゲート構造を有する電圧駆動型素子を設け、該電圧駆
動型素子のゲートに抵抗手段を介して制御電圧を印加、
除去することにより負荷を制御する電源回路において、
電圧駆動型素子を流れる主電流値と、電圧駆動型素子の
端子電圧値とに基づいて、前記抵抗手段の抵抗値を変化
させて、前記制御電圧の印加、除去における前記ゲート
の電圧の上昇、下降の速度を変化させることを特徴とす
る電圧駆動型素子の駆動方法。
【請求項２】負荷に直列にＭＯＳゲート構造または絶
縁ゲート構造を有する電圧駆動型素子を設け、該電圧駆
動型素子のゲートに抵抗手段を介して制御電圧を印加、
除去することにより負荷を制御する電源回路における電
圧駆動型素子の駆動回路であって、前記抵抗手段が互い
に並列に前記ゲートに接続された第１および第２の抵抗
手段からなるとともに、前記第１の抵抗手段に接続さ
れ、第１の制御手段により制御される第１のスイッチ
と、前記第２の抵抗手段に接続され、第２の制御手段に
より制御される第２のスイッチと、電圧駆動型素子の端
子電圧値を検出する電圧検出部と、前記電圧駆動型素子
を流れる主電流値を検出する電流検出部とを有し、前記
第１の制御手段は、第２の制御手段の制御信号に基づい
て前記第１のスイッチをオンさせ、前記電圧検出部と電
流検出部の出力に基づいて第１のスイッチのオフを制御
することを特徴とする電圧駆動型素子の駆動回路。
【請求項３】前記電圧検出部は前記端子電圧値が所定
値に達したか否かを検出し、前記第１の制御手段は、前
記主電流値に対応する遅延時間を設定する遅延回路を含
み、前記第１のスイッチをオフにする時期を、前記端子
電圧値が前記所定値に達したあと、前記遅延時間後とす
るものであることを特徴とする請求項２記載の電圧駆動
型素子の駆動回路。
【請求項４】前記電圧検出部は前記端子電圧値が所定
値に達したか否かを検出するとともに、前記所定値は前
記電流検出部で検出された前記主電流値に逆対応して変
化し、前記第１の制御手段は、前記第１のスイッチをオ
フにする時期を、前記端子電圧値が前記所定値に達した
ときとするものであることを特徴とする請求項２記載の
電圧駆動型素子の駆動回路。
【請求項５】負荷に直列にＭＯＳゲート構造または絶
縁ゲート構造を有する電圧駆動型素子を設け、該電圧駆
動型素子のゲートに抵抗手段を介して制御電圧を印加、
除去することにより負荷を制御する電源回路における電
圧駆動型素子の駆動回路であって、前記抵抗手段が互い
に並列に前記ゲートに接続された第１および第２の抵抗
手段からなるとともに、前記第１の抵抗手段に接続さ
れ、第１の制御手段により制御される第１のスイッチ
と、前記第２の抵抗手段に接続され、第２の制御手段に
より制御される第２のスイッチと、電圧駆動型素子の端
子電圧値が所定値に達したか否かを検出する電圧検出部
と、前記電圧駆動型素子を流れる主電流値を検出する電
流検出部とを有し、前記第１の制御手段は、第２の制御
手段の制御信号に基づいて前記第１のスイッチをオンさ
せ、前記端子電圧値が前記所定値に達したとき第１のス
イッチをオフさせ、前記第２の抵抗手段は、前記主電流
値に対応してその抵抗値を変化させることを特徴とする
電圧駆動型素子の駆動回路。