(第1実施形態)
図1は本発明に係るパワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置を示す。パワー半導体回路10Aはパワー半導体駆動回路10を含み、パワーモジュール回路装置100はパワー半導体回路10Aを含む。言い換えれば、パワー半導体駆動回路10にトランジスタPT1,PT2を加えた回路構成でパワー半導体回路10Aを構成する。また、パワー半導体回路10Aに少なくともブートストラップ回路BSを加えた回路構成でパワーモジュール回路装置100を構成している。パワーモジュール回路装置100はIPMと称することができる。なお、ブートストラップ回路BSはダイオードDB及びキャパシタCBの両方をパワーモジュール回路装置100に内蔵せずに、たとえばダイオードDBのみの電子素子を内蔵し、キャパシタCBはパワーモジュール回路装置100の外部に配置させることもできる。また、ブートストラップ回路BSはダイオード、キャパシタだけではなく、抵抗、トランジスタ、スイッチング素子、電流源等の電子素子を用いて構成してもよい。
パワーモジュール回路装置、すなわちIPMは一般的に半導体基板上に作り込まれた各種ICとダイオード、抵抗、インダクタ、パワートランジスタ等の個別部品が1つの実装体に組み込まれた1つのICと見ることができる。図1では、パワー半導体駆動回路10は半導体基板上に作り込まれた1つまたは複数のICで構成される。トランジスタPT1,PT2は、パワー半導体駆動回路10によって、そのゲートGが制御される。トランジスタPT1,PT2は、パワー半導体駆動回路10とは別の半導体基板上に作り込まれた能動素子であり、また個別部品でもある。本発明の実施形態ではトランジスタPT1とトランジスタPT2はそれぞれ別々の半導体基板上に形成したが、両者を同一の半導体基板上に形成してもよい。ブートストラップ回路BSに用いられるダイオード、キャパシタそれぞれは、パワー半導体駆動回路10及びトランジスタPT1,PT2とは別の基板上に作り込まれた受動素子であり、また個別部品でもある。
図1に示したパワーモジュール回路装置100は、第1電源端子としての外部端子VC、第2電源端子としての外部端子P、出力端子としての外部端子OUT、接地端子としての外部端子N等の外部端子を備える。また、上側ドライバUDを駆動するためにブーストした電圧を供給する外部端子VBも備える。これらの外部端子のほかにも図示しないMCUから供給される上側入力信号HINや下側入力信号LINが入力される外部端子も備えている。
パワーモジュール回路装置100は、前に述べたようにICと、その他個別部品とを組み合わせて1つの実装体で構成されているので、外見上は1つのICとみなすことができる。パワーモジュール回路装置100は、実装体の対向する2つの側辺に外部端子が配置された、いわゆるデュアルライン型パッケージ(DIPと称する)に組み込まれている。DIPに実装することでパワーモジュール回路装置100の小型化が実現される。また、DIPに実装することにより、外部端子が配置されない側面側を配線領域として有効に利用することができる。
トランジスタPT1,PT2には、パワー半導体素子として、たとえばパワーMOSトランジスタ、IGBTが採用される。たとえばパワーMOSトランジスタが作り込まれる半導体基板は、シリコン(Si)だけではなく、たとえばシリコンカーバイド(SiC)やGaN(ガリウムナイトライド)を用いることができる。
トランジスタPT1とトランジスタPT2はパワー半導体素子として用意されるが、その回路動作の役割は異なる。トランジスタPT1は負荷として示したインダクタL1に負荷電流を供給する役割があり、トランジスタPT2はトランジスタPT1とは別の上側パワートランジスタからインダクタL1に供給される負荷電流を引き込む役割を担う。トランジスタPT1及びPT2は一般的にそれぞれ上側パワートランジスタ及び下側パワートランジスタと称されることは前に述べたが、「上側」なる意味合いは、トランジスタPT1は電源端子側に、「下側」なる意味合いは接地端子側にそれぞれ接続されるからであり、回路構成図においても一般的に上側パワートランジスタは回路図を正視しての上側に、下側パワートランジスタは下側にそれぞれ配置されることが少なくない。
図1に示したトランジスタPT1,PT2はいずれもが導電形式がNMOSトランジスタで構成される。トランジスタPT1のドレインDは第2電源端子としての外部端子Pに接続され、そのソースSはトランジスタPT2のドレインDに接続され、これら共通接続点は出力端子OUTに接続される。トランジスタPT2のソースSは外部端子Nを介して接地電位GNDに接続される。なお、トランジスタPT2のソースSを直接、接地電位GNDに接続せずに電流検出抵抗を介して接地電位GNDに接続するようにしてもよい。トランジスタPT2のゲートGには下側ドライバLDを介して下側入力信号LINが印加される。また、トランジスタPT1,PT2の各ドレインDとソースS間にはそれぞれ還流ダイオード(無符号)が形成される。一般的に還流ダイオードはトランジスタPT1,PT2に寄生的に形成されるいわゆる寄生ダイオードを利用することができる。
トランジスタPT1とPT2は相補的に動作する。すなわち、トランジスタPT1がオンの時トランジスタPT2はオフであり、トランジスタPT2がオンの時トランジスタPT1はオフになるようにトランジスタPT1とPT2の各ゲートGに印加される駆動信号の極性が設定される。なお、トランジスタPT1とPT2との間に貫通電流が流れ、両トランジスタが劣化または破壊しないように両トランジスタが同時にオフとなる、いわゆるデッドタイムが設定される。
トランジスタPT1のソースSとトランジスタPT2のドレインDは共通に接続され、その共通接続点は出力端子OUTに接続される。前に述べたが、本発明の一実施形態ではトランジスタPT1のソースSとトランジスタPT2のドレインDとはアルミニウムや銅などを材料としたワイヤーLWで接続される。ワイヤーLWはインダクタンス成分lwを有する。出力端子OUTにはたとえば、直流を交流に変換するためのインバータや、たとえば三相モータの三相巻線、あるいはスイッチングレギュレータ等のインダクタL1が結合される。インダクタL1は広義的には外部負荷とみるべきである。
パワー半導体駆動回路10Aは、トランジスタM2,M3,M4、ゲート電圧監視回路5、信号遅延回路6、ゲートコントロール回路7等を集積化した1つのICで構成される。
トランジスタM2はPMOSトランジスタであり、トランジスタM3及びトランジスタM4はNMOSトランジスタである。トランジスタM2とトランジスタM3はトランジスタPT1を駆動するゲートドライバの役目を担う。トランジスタM3,M4はともにNMOSトランジスタで構成され、両トランジスタのドレインD−ソースSの導電路は互いに並列に接続され、さらにトランジスタPT1のゲートG−ソースSの導電路とも並列に接続されている。トランジスタM3,M4を含む少なくとも2つのトランジスタで構成される並列回路はトランジスタPT1がオフしている時のゲート抵抗を設定する。もちろん、ゲート抵抗値を調整するために、トランジスタM3及びM4の少なくとも一方側のソースS側またはドレインD側に抵抗を直列に接続してもかまわない。トランジスタM3がオンでトランジスタM4がオフの時の合成抵抗は、トランジスタM3のオン抵抗にほぼ等しい。トランジスタM3とトランジスタM4の両者が同時にオンしている時の合成抵抗は、トランジスタM3とトランジスタM4のオン抵抗の並列抵抗値となる、トランジスタM3,M4が同時にオンしている時の合成抵抗値は、トランジスタM3のみがオンした時のそれに比べて小さくなる。なお、トランジスタPT1がオフしている時のゲート抵抗を切り替えるにはトランジスタM3,M4の並列回路だけではなく、抵抗素子とトランジスタとを並列あるいは直列に接続しておき、抵抗値を切り替えることもできる。
トランジスタM2のソースSは第1電源端子としての外部端子VCと接続される。トランジスタM2のドレインDは、トランジスタM3のドレインDと共通接続され、その共通接続点HOはトランジスタPT1のゲートGに接続される。トランジスタM2のゲートGはトランジスタM3のゲートGと共通接続され、その共通接続点HBはインバータINV1の出力に接続され、インバータINV1の入力には上側ドライバUDを介して上側入力信号HINが入力される。上側入力信号HINはトランジスタPT1のゲートGに印加される駆動信号となる。
トランジスタPT1のオフ時のゲート抵抗はトランジスタPT1,PT2のスイッチング特性消費電力、パワー半導体回路10A,パワーモジュール回路装置100の消費電力、トランジスタM2,M3で構成されるゲートドライバの耐圧に大きく関与してくる。ゲート抵抗が小さければ、トランジスタPT1のスイッチング特性は速くなり、消費電力も小さくなるが、トランジスタM2,M3の耐圧には不利となる。一方、ゲート抵抗が高くなると、トランジスタPT1のスイッチング特性は遅くなり、消費電力は大きくなるが、トランジスタM2,M3の耐圧には有利に働くことになる。
ゲート電圧監視回路5は共通接続点HO、すなわちトランジスタPT1のゲートG側に接続される。ゲート電圧監視回路5のオン、オフはゲート電圧監視回路5側に設定した所定の監視電圧Vkに基づき実行される。ここで、監視電圧VkはトランジスタPT1のミラー期間に生じるミラー電圧Vm以下に設定される。監視電圧Vkの設定は極めて重要な事項の1つである。なぜならば、監視電圧Vkの大きさは、トランジスタPT1のゲート抵抗の切替えタイミングを決めるからである。仮に監視電圧Vkをミラー電圧Vm以上に設定すると、トランジスタPT1のdi/dt(電流の時間変化率)が大きくなり、ワイヤーLWが有するインダクタンス成分lw等によって生じる跳ね上がり電圧(誘起電圧、過渡電圧)がトランジスタM2,M3の耐圧を超えてしまうという不具合が生じうる。なお、ミラー電圧Vmの大きさやミラー期間の長さはトランジスタPT1,PT2に採用されるパワー半導体素子の種類、導電形式、トランジスタのサイズ等によって異なってくる。また、同じ導電形式であってある程度ばらつきが生じる。さらに周辺回路構成や実装状況、使用温度等の動作条件によりミラー電圧Vmは変化するので、実施上ではある程度の余裕度をとる必要がある。
ゲート電圧監視回路5の出力信号V5は信号遅延回路6に入力される。信号遅延回路6は出力信号V5に含まれるノイズ成分によって後段の回路が本来の回路動作から逸脱しないために用意されている。また、信号遅延回路6は、信号伝達の遅延時間を決める機能も有し、トランジスタPT1がオンからオフへ遷移する時、トランジスタPT1のドレイン・ソース間に流れるドレイン・ソース電流id(以下、出力電流idと称する)が0になった後、トランジスタPT1のゲート抵抗値を変化することを保障する。
信号遅延回路6の出力信号V6及び上側入力信号HINの反転信号HINBは各別にゲートコントロール回路7に入力される。ゲートコントロール回路7の出力信号V7はトランジスタM4のゲートGに入力され、トランジスタM4をオン、オフさせる。たとえば出力信号V7がハイレベルH及びローレベルLの時にトランジスタM4はそれぞれオン及びオフになる。
ゲートコントロール回路7は信号遅延回路6の回路動作を補完する作用も有する。すなわち、ノイズ成分をさらに抑圧、除去する働きを有する。ノイズ成分を抑圧、除去するためにゲートコントロール回路7には閾値電圧Vzが設定される。出力信号V6が閾値電圧Vzを下回ると出力信号V7はハイレベルHとなり、トランジスタM4をオンさせトランジスタPT1のオフ時のゲート抵抗を下げる。
第1実施形態ではゲート電圧監視回路5、信号遅延回路6、ゲートコントロール回路7、及びトランジスタM4を上側パワートランジスタであるトランジスタPT1側に設けたが、併せて下側パワートランジスタであるトランジスタPT2側に設けてもよい。
なお、本発明にかかるパワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置は、直流を交流に変換するインバータ、各種モータの駆動回路、スイッチング電源装置などに適用することができる。
(第2実施形態)
図2は本発明にかかる第2実施形態を示す。図2は、上記した図1(第1実施形態)のゲート電圧監視回路5、信号遅延回路6、及びゲートコントロール回路7の内部回路を少し詳細に示したものである。図1と同じ箇所には同じ符号を付与し、説明を省略する。
図2に示したゲート電圧監視回路5はシュミットトリガST5から構成されていることを示している。ゲート電圧監視回路5は、シュミットトリガの外にはヒステリシスコンパレータ、ウインドウコンパレータ、コンパレータ、インバータの1つまたはこれらの少なくとも1つと論理和回路、論理積回路、反転回路、その他の論理回路等の組み合わせで構成することもできる。ゲート電圧監視回路5には上記のとおり監視電圧Vkが設定され、その監視電圧VkはトランジスタPT1のミラー電圧Vm以下に設定する。
信号遅延回路6は抵抗R63及びキャパシタC64で構成する。前に述べたように、信号遅延回路6はゲート電圧監視回路5から出力された出力信号V5を遅延させ後段の回路部が誤動作しないように用意されている。また、信号遅延回路6は、トランジスタPT1のスイッチング及びワイヤーLWのインダクタンス成分lwによってそのゲートGには誘起電圧、過渡電圧、跳ね上がり電圧などのノイズ成分が生じるために、それらのノイズ成分を抑圧、除去するためにも極めて有用であり、パワーモジュール回路装置100の誤動作、劣化、破壊等の危険性を著しく低減する効果を有する。また、抵抗R63の抵抗値とキャパシタC64の容量値の組み合わせにより、信号伝達の遅延時間が決められるので、トランジスタPT1がオンからオフへ遷移し、その後トランジスタPT1の出力電流idが0になった後に、トランジスタPT1がオフしている時のゲート抵抗を小さくなるように制御することを保障する。
ゲートコントロール回路7は論理積回路73で構成している。論理積回路73は信号遅延回路6の出力信号V6と上側入力信号HINの反転信号HINBの論理積演算結果を出力する回路である。ゲートコントロール回路7により、上側入力信号HINが遷移する時、トランジスタM3及びM4が同時に遷移して、トランジスタM2とM4が同時にオンするという不具合を防ぐことが出来る。なお、論理積回路73の後段にシュミットトリガを設けることもできる。
図3は図1、図2に示した第1、第2実施形態にかかるタイムチャートである。図3は図1及び図2に共通に適用される。
図3(a)は上側入力信号HINを示す。上側入力信号HINは、上側ドライバUD及びインバータINV1を介してトランジスタM2,M3及びゲートコントロール回路7に印加される。
図3(b)は下側入力信号LINを示す。下側入力信号LINは下側ドライバLDを介してトランジスタPT2のゲートGに印加される。下側入力信号LINは、上側入力信号HINがローレベルLの時にたとえばハイレベルHとなるように設定される。なお、下側入力信号LINがローレベルLの時に上側入力信号HINもローレベルLに設定された期間が存在する。すなわち、両者の入力信号が共にローレベルLの期間を設けている。この期間がトランジスタPT1及びPT2が同時にオフとなるいわゆるデッドタイムである。
図3(c)はトランジスタPT1、すなわち上側パワートランジスタのゲートGに生じるゲート電圧Vhoを示す。ゲート電圧Vhoのふるまいは、上側入力信号HINに応動する。時刻t1で上側入力信号HINはターンオフする。すなわち、ハイレベルHからローレベルLに遷移するが、ゲート電圧Vhoのレベルは時刻t1から少し遅れた時刻t2から徐々に下がり始める。ゲート電圧Vhoのレベルはミラー期間と称される時刻t3〜t4でほぼ一定となる。ゲート電圧Vhoの大きさが一定になる電圧レベルが一般的にミラー電圧と称される。ミラー期間の時刻t4を過ぎるとゲート電圧Vhoは、時刻t5を経過すると閾値電圧Vthとなる時刻t6を経て出力時刻t7でほぼ0Vとなる。なお、時刻t5はゲート電圧Vhoがゲート電圧監視回路5に設定した監視電圧Vkに達する時刻を示す。時刻t6はゲート電圧VhoがトランジスタPT1のゲート閾値電圧Vthに達する時刻を示す。なお、時刻t4−t6までを時間τ1で示している。すなわち、時間τ1はトランジスタPT1のゲート電圧Vhoが監視電圧Vkに到達してからトランジスタPT1のゲート閾値電圧Vthに達するまでの比較的短い時間に相当する。時間τ1の期間ではトランジスタPT1はまだオン状態に置かれてはいるがオフに入る直前の状態である。
ゲート電圧Vhoは、時刻t7を過ぎると、時刻t10〜t11でスパイク状のノイズVn1が生じている状態を示している。このスパイク状のノイズVn1はゲート電圧Vhoに重畳されている状態を模式的に示したものであり、定常状態でのゲート電圧Vhoを示したものではない。ノイズ成分は、トランジスタPT2がオンするタイミング、すなわち、図3(b)に示した下側入力信号LINがハイレベルHとなる時刻t9から少し遅れた時刻t10〜t11の間に生じる状態を模式的に示している。時刻t9で下側入力信号LINがローレベルLからハイレベルHに切り替わると、信号に遅延がない場合、トランジスタPT2は時刻t9と同時にオン状態に入るはずである。しかし実際にオンしたのは時刻t9以降であり、トランジスタPT2のオンによって、監視電圧Vkを超えたノイズがトランジスタPT1のゲートに生じた時刻がt10〜t11であったことを示す。もし、信号の遅延時間を0とみなすと、時刻t10は時刻t9と同じとなる。トランジスタPT1のゲート電圧Vhoは時刻t11を過ぎると、上側入力信号HINがローレベルLからハイレベルHに遷移するタイミング、すなわち、上側入力信号HINがターンオンする時刻t13から少し遅れた時刻t14から徐々に上昇し。ゲート電圧VhoがトランジスタPT1の出力電流idが再び流れ始める時刻t15、ゲート電圧Vhoがゲート電圧監視回路5に設定した監視電圧Vkに達する時刻のt16、を経過したのち、ミラー期間の始まる時刻t17まで上昇する。上側入力信号HINが再びハイレベルHからローレベルに遷移するタイミングをt19とすると、時刻t19から少し遅れた時刻t20からゲート電圧Vhoが再び下がり始める。時刻t16から時刻t20までの時間をτ3で示す。
図3(d)はトランジスタPT1に流れる出力電流idを示す。出力電流idは、図3(c)に示したゲート電圧Vhoに応動する。出力電流idは、トランジスタPT1が深くオンしている期間、すなわちミラー期間の時刻t4までは最大値を維持しているが、ゲート電圧Vhoが低下するに応動して減少していく。ゲート電圧VhoがトランジスタPT1のゲート閾値電圧Vthを下回ると、トランジスタPT1はオフ状態に接近し最終的にはトランジスタPT1のゲート電圧Vhoが0Vになる時刻t7の近傍で出力電流idはほぼ0となる。
図3(e)はゲート電圧監視回路5の出力信号V5を示す。出力信号V5は、ゲート電圧Vhoがゲート電圧監視回路5に設定された監視電圧Vkよりも高い時にはハイレベルHとなり、低い時にはローレベルLとなる。したがって、時刻t1〜t5、t10〜t11、及びt16〜t22の期間ではハイレベルHとなり、時刻t5〜t10、t11〜t16、及び時刻t22以降はローレベルLとなる。なお、図3(e)に示す期間T1はゲート電圧監視回路5が動作し始める時刻t5からノイズ成分Vn2が生じる時刻t10までの時間、期間を表す。この期間は後述する信号遅延回路6を構成する積分回路が放電している期間でもある。
図3(f)は信号遅延回路6からの出力信号V6を示す。出力信号V6は図3(e)に示した出力信号V5の立下りタイミングすなわち時刻t5から時刻t14に向かって緩やかに下降する。出力信号V6のレベルは信号遅延回路6を構成する積分回路の時定数に基づき、上側入力信号HINがハイレベルHに遷移するまでの間、緩やかに放電を続けるので低下していく。途中、ノイズVn3により時刻t10〜t11では出力信号V6は若干上昇するが、ノイズVn3のパルス幅は狭いので再び低下していく。
出力信号V6はゲートコントロール回路7に設定された閾値Vzを超えた後も緩やかに下降する。時刻t5から出力信号V6が閾値Vzに達する時刻t8までを時間τ2で示す。出力信号V6が閾値Vzを下回ると、ゲートコントロール回路7はトランジスタM4をオンさせる出力信号7を出力する。
時間τ2は図3(c)で説明した時間τ1よりも大きくなるように、すなわち、τ2>τ1となるように信号遅延回路6の回路定数が決められている。こうした条件設定によって、トランジスタM4がオフからオンに遷移するタイミングをトランジスタPT1の出力電流idが0になった後に行うことができる。すなわち、トランジスタPT1のオフ時のゲート抵抗をハイレベルH(トランジスタM3のオン抵抗)からローレベルL(トランジスタM3,M4の並列オン抵抗)への切替えをトランジスタPT1の出力電流idが0になった後に実行することができる。こうしたことはトランジスタPT1のdi/dt値を小さくできるので、ワイヤーLWのインダクタンス成分lw等によって生じる過渡電圧Δvを小さく抑え、トランジスタM2,M3の耐圧劣化を抑止することができる。
図3(f)に示した時間τ2と図3(c)に示した時間τ1との大小関係は先に述べたとおりであるが、時間τ2と時間T1との間にはτ2<T1なる条件を満たすようにも設定されている。時間T1は時刻t5から時刻t10までの時間である。すなわち、T1=t10−t5として表すことができる。時刻t10はノイズ成分Vnが発生すると仮定した時刻である。しかし、ノイズ成分Vn1〜Vn3は、図3(b)に示した下側入力信号LINがローレベルLからハイレベルHに遷移する時刻t9〜t12の期間内に生じうる。したがって、ノイズ成分Vn1〜vn3が時刻t9で発生した時でも信号遅延回路6はゲート電圧監視回路5から入力された出力信号V5に含まれているノイズ成分Vn1〜Vn3を十分に抑圧、減衰させ、信号遅延回路6から出力される出力信号V6に含まれるノイズ成分Vn3が閾値Vzを下回るように信号遅延回路6の回路定数を設定しなければならない。こうした条件を満足させるならば、下側入力信号LINによってトランジスタPT2がオフからオンするときの、いわゆるターンオン時にトランジスタPT2のdV/dt(電圧の時間変化率)によってトランジスタPT1のゲート電圧過度の上昇を抑えし、トランジスタPT1がセルフターンオンするという不具合を排除することができる。出力信号V6は図3(e)に示した出力信号V5の立上りタイミングすなわち時刻t16から時刻t22に向かって緩やかに上昇する。時刻t16から出力信号V6が閾値Vzに達する時刻t18までの時間をτ4で示している。なお、出力信号V6のレベルが閾値Vzと同じなる時刻は時刻t18ではなく、時刻t18よりも早い時刻t16〜t17の間でも構わない。
時間τ4は図3(e)に示した時間τ3より小さくなるように、すなわち、τ3>τ4となるように遅延回路6の回路定数が決められている。すなわち、トランジスタPT1のゲート電圧Vhoと監視電圧Vkとが一致した時刻t16からトランジスタPT1がターンオフを開始する時刻t20までの時間をτ3とし、トランジスタPT1のゲート電圧Vhoと監視電圧Vkとが一致する時刻t16から、ゲートコントロール回路7に設定された閾値電圧Vzと信号遅延回路6の出力信号V6のレベルが一致する時刻t18までの時間をτ4としたとき、τ3>τ4になるように設定されている。こうした条件設定によって、トランジスタPT1がオフに遷移する時、トランジスタM4がオフする、すなわち、トランジスタPT1のゲート抵抗をハイレベルHに維持することである。こうしたことは、前記のように、トランジスタPT1のdi/dt値を小さくできるので、ワイヤーLWのインダクタンス成分lw等によって生じる過渡電圧Δvを小さく抑え、トランジスタM2,M3の耐圧劣化を抑止することができる。
図3(g)は、トランジスタM3のオン、オフ状態を示すと共にトランジスタM3のゲート電圧も示している。トランジスタM3のゲート電圧は、上側入力信号HINの極性が反転されたものにほぼ等しい。時刻t1から少し遅れた時刻t2でローレベルLからハイレベルHに遷移し、時刻t13から少し遅れた時刻t14でハイレベルHからローレベルLに遷移する。トランジスタM3は、時刻t2〜t14の期間オンとなる。
図3(h)は、ゲートコントロール回路7の出力信号V7を示す。出力信号V7はトランジスタM4のゲートGに印加される。出力信号7はトランジスタM3のゲートGに印加された電圧Vhbと信号遅延回路6から出力された出力信号V6とが論理積演算された演算結果である。出力信号V7は、時刻t1〜t8でローレベルLを時刻t8〜t14ではハイレベルHをそれぞれ示し、時刻t14〜t25は再びローレベルLを示す。出力信号V7がハイレベルHの時トランジスタM4はオンし、ローレベルの時オフする。上側入力信号HINがターンオンする時刻t13から少し遅れた時刻t14で、ゲートコントロール回路7を構成する論理積回路73の第1端にはノードHBの信号が入力されため、信号遅延回路6の出力V6に関わらず、論理積回路73がローレベルLを出力する。すなわち、トランジスタM4とトランジスタM3がほぼ同じ時刻でターンオフすることが保障できるので、トランジスタM4とトランジスタM2の同時オンが避けられる。
図3(i)は、トランジスタPT1のゲート抵抗を示す。ここでゲート抵抗はトランジスタPT1のゲートGとソースSとの間に介在される抵抗である。ゲート抵抗はトランジスタM3がオンでトランジスタM4がオフのときにはトランジスタM3のオン抵抗がゲート抵抗となるために相対的に高く(H)なり、トランジスタM3及びトランジスタM4が共にオンであるトランジスタM3及びM4の並列抵抗がゲート抵抗となるので相対的にトランジスタPT1のゲート抵抗は低く(L)となる。トランジスタPT1のゲート抵抗はトランジスタPT2がオンである時ローレベルLに維持される。なお、トランジスタM3及びM4が共にオフである期間xにおいては、トランジスタM2のみがオンとなりトランジスタPT1のオフ時のゲート抵抗はハイインピーダンスとなる。
図4は本発明の第2実施形態(図2)で、信号遅延回路6の回路定数の設定が適切に行われなかった場合のタイムチャートを示す。
図4(a),(b),(c),(d),(e),及び(g)は既に説明した図3(a),(b),(c),(d),(e),及び(g)とそれぞれほぼ同じであるので説明は省略する。
図4(f)は信号遅延回路6から出力される出力信号V6を示す。出力信号V6は信号遅延回路6の回路定数の設定が不適切であったためノイズ成分vn3がゲートコントロール回路7の閾値Vzよりも依然としてレベルが高い状態に存在することを模式的に示している。また、遅延回路6の出力信号V6の電圧値がゲート電圧監視回路5の出力V5がハイレベルHの時間t16からt22まで徐々に上昇する。時刻t22では、信号遅延回路6の出力信号V6の昇圧がまだ終わらない場合、時刻t22から出力信号V6が閾値Vzに達する時刻t25aまでの遅延時間が短くなり、図4(c)に示したようにトランジスタPT1のdi/dt(電流の時間変化率)値が大きくなる可能性がある。di/dt値が大きくなることはトランジスタM2,M3の耐圧からみて避けたいところである。
図4(h)はゲートコントロール回路7から出力される出力信号V7を示す。出力信号V7は本来時刻t10a〜t11aの期間においてもハイレベルHであるべきであるが図4(f)に示したノイズ成分Vn3が閾値Vzよりも高いために時刻t10a〜t11aの期間ローレベルLになった状態を示す。
図4(i)はトランジスタPT1のゲート抵抗の大きさを模式的に示す。ゲート抵抗はゲート電圧監視回路5、信号遅延回路6、及びゲートコントロール回路7が正規に動いている時は時刻10a〜11aの期間でもローレベルLであるはずである。しかし、信号遅延回路6の回路定数の設定が不適切であるため、時刻10a〜11aの期間、トランジスタM4はオフに置かれる。このため、トランジスタPT1のゲート抵抗の切替えが実行されなかった状態を示す。
以上、本発明に採用したゲート電圧監視回路5、信号遅延回路6、ゲートコントロール回路7、及びトランジスタM4を採用した回路構成によって、トランジスタPT1のオフ時のゲート抵抗を切り替え、電力損失の低減化及びゲートドライバ、すなわちトランジスタM2,M3の耐圧を保障するのに好適である。しかし、上記したように、特に信号遅延回路6の回路定数の設定が不適切の場合には本来の効果は低減するので留意しなければならない。
(第3実施形態)
図5は本発明にかかる第3実施形態を示す。図5は、上記した図2(第2実施形態)で示す構成において、ゲート電圧監視回路5、及びゲートコントロール回路7をさらに詳細に示したものである。なお、図1及び図2と同じ箇所には同じ符号を付与し、説明を省略する。
本発明にかかる第3実施形態においても、ゲート電圧監視回路5には監視電圧Vkが設定され、その監視電圧Vkは上記のとおりトランジスタPT1のミラー電圧Vm以下に設定される。ゲート電圧監視回路5はトランジスタPT1のゲートG及び外部端子KILLにそれぞれに接続され、トランジスタPT1のゲートGからのゲート電圧Vhoと外部端子KILLに印加されるキラー信号Kiとの論理積演算結果を出力信号V5として出力する。出力信号V5は信号遅延回路6に入力される。
ゲート電圧監視回路5は、インバータINV51,INV52及び否定論理積回路NA53を備える。インバータINV51の入力はトランジスタPT1のゲートG、すなわち、ノードHOに接続され、インバータINV51の出力は否定論理積回路NAの第1端に接続される。インバータINV51はたとえばCMOSインバータで構成され、インバータINV51のスイッチング特性に基づき監視電圧Vkが設定されている。トランジスタPT1のゲート電圧VhoがインバータINV51を介して否定論理積回路NAの第1端に印加される。インバータINV52の入力は外部端子KILLに接続される。外部端子KILLにはキラー信号Kiが印加される。キラー信号KiはハイレベルHまたはローレベルLに設定される。本発明の一実施形態ではキラー信号KiがローレベルLのときにゲート電圧監視回路5は正規に働き、ゲート電圧監視回路5の後段に結合される信号遅延回路6及びゲートコントロール回路7も正規に働く。キラー信号KiがハイレベルHに設定されると、ゲート電圧監視回路5の回路動作は遮断、停止する。この時には後段の信号遅延回路6及びゲートコントロール回路7も遮断、停止される。
ゲート電圧監視回路5、信号遅延回路6及びゲートコントロール回路7の回路動作の効果は、キラー信号KiをローレベルL及びハイレベルHに設定した時の出力端子として用意した外部端子OUTの出力信号波形、出力電流波形を比較すれば判定することができる。
図5に示した信号遅延回路6は第2実施形態(図2)と同じ抵抗R63及びキャパシタC64で構成している。抵抗R63及びキャパシタC64は積分回路、すなわちローパスフィルタで構成される。こうしたローパスフィルタは1段だけではなく複数段で構成してもかまわない。信号遅延回路6は出力信号V5に含まれるノイズ成分Vn1,Vn2を抑圧、除去するための効果を果たす。
ゲートコントロール回路7は第2実施形態(図2)と異なり、NMOSトランジスタM71、PMOSトランジスタM72、論理積回路73、及びインバータINV74で構成される。
ゲートコントロール回路7においては、トランジスタM71とM72とがノードN7を介して直列に接続される。トランジスタM72のゲートGはノードHB及び論理積回路73の第1端に接続される。トランジスタM72のドレインDは論理積回路73の第2端及びトランジスタM71のドレインDに接続されると共に、ノードN7に接続される。ノードN7にはインバータINV74の入力が接続され、インバータINV74の出力は、トランジスタPT1のゲート抵抗を切り替えるために用意したトランジスタM4のゲートに接続される。インバータINV74はたとえばCMOSインバータで構成され、該CMOSインバータのスイッチング特性に基づき、閾値電圧Vzが設定されている。論理積回路73の出力はトランジスタM71のゲートGに接続される。ノードN7は信号遅延回路6の出力、すなわち、抵抗63とキャパシタC64との共通接続点に接続される。トランジスタM72とトランジスタM71とはブート端子としての外部端子VBと出力端子としての外部端子OUTとの間に直列に接続されたCMOSインバータであり、ノードN7は該CMOSインバータの出力端とみることができる。したがって、出力信号V6が出力される信号遅延回路6の出力信号は該CMOSインバータの出力と信号遅延回路6の出力が加算されたものとなる。言い換えれば出力信号V6は該CMOSインバータによって制御される。
図6は第3実施形態のタイムチャート図である。図6は図3と類似しているが、実質的には第1に図6(f)の電圧波形が図3(f)とは相違すること。第2に図6(g)にトランジスタM71のオン、オフ状態を示したこと。第3に図6(h)にトランジスタM72のオン、オフ状態を示していることである。なお、図6は図5に示したキラー端子としての外部端子KILLをローレベルLに設定し、ゲート電圧監視回路5、信号遅延回路6、及びゲートコントロール回路7を正規の状態で動作させたときのものである。
図6の大部分は既に述べた図3と同じであるので同じ箇所についての説明は省略する。ここでは図6(f),(g)及び(h)について説明する。
図6(f)はノイズフィルタ6から出力される出力信号V6を示す。出力信号V6は時刻t8で急峻にローレベルLとなり、このローレベルLは時刻t14まで続く。こうした特性は図3(f)に示した時刻t8〜t14での特性とは大きく異なる。これは、時刻t8〜t14の間の特性は、図5に示したトランジスタM71とトランジスタM72で構成したCMOSインバータの特性で決定されてからである。前述の通り、時刻t8で遅延回路6の出力V6がゲートコントロール回路7の閾値Vzに達し、論理積回路73の出力信号のハイレベルHがトランジスタM71のゲートGに印加し、トランジスタM71がオンになる。その時、遅延回路6のキャパシタC64がショットになり、遅延回路6の出力信号V6が急峻にローレベルLとなる。すなわち、t8時刻で前記CMOSインバータを用いて、トランジスタPT1のオフ時のゲート抵抗の切り替えを遅延回路6の特性と切り離して行うようにしている。
上側入力信号HINがターンオンする時刻t13から少し遅れた時刻t14では、前記CMOSインバータのトランジスタM72がオン、トランジスタM71がオフの状態になるため、トランジスタM71両端の電位差が直接キャパシタC64両端にかけられる。キャパシタC64が迅速に充電され、遅延回路6の出力電位V6が急峻にハイレベルHになるので、前記τ3>τ4の条件が不要となる。
図6(g)はトランジスタM71のオン、オフ状態を示す。トランジスタM71のオン期間は時刻t8〜t14となる。出力信号V6のローレベルLの期間とトランジスタM71のオン期間はほぼ同じである。
図6(h)はトランジスタM72のオン、オフ状態を示す。トランジスタM72のオン、オフは上側入力信号HINのハイレベルH及びローレベルLに応動する。すなわち、上側入力信号HINがハイレベルHの時、トランジスタM72はオンであり、上側入力信号HINがローレベルLの時オフとなる。
図7は図5に示した第3実施形態において、外部端子KILLをハイレベルHに設定し、ゲート電圧監視回路5、信号遅延回路6、及びゲートコントロール回路7の動作を遮断、停止させてトランジスタM4をオフにしてトランジスタPT1のゲート抵抗の大きさの違いによる効果の程度を確認する時のタイムチャートを示す。
図7(a)は上側入力信号HINを示す。上側入力信号HINは時刻t1でハイレベルHからローレベルLに遷移する状態を示している。
図7(b)は外部端子KILLに印加するキラー信号Kiを示す。キラー信号Kiは時刻t1よりも早い時刻t0でローレベルLからハイレベルHに遷移するように設定されている。本発明の一実施の形態ではキラー信号KiがローレベルLのときには本発明にかかるトランジスタPT1のゲート抵抗の大きさを確認するチェック機能は遮断され、キラー信号KiがハイレベルHのときにチェック機能が実行される。このため、チェック機能を実行するときには、キラー信号Kiの切替えが他の信号、電圧の切替わりよりも優先させている。もしキラー信号KiのローレベルLからハイレベルHの切替えが時刻t1よりも遅くなると本発明の十分な効果は期待できないことになる。
キラー信号Kiが時刻t0でレベルがローレベルLからハイレベルHに切替えられると、時刻t1以降、ゲート電圧監視回路5、信号遅延回路6、及びゲートコントロール回路7は正規の動作状態から切り離され遮断、停止する。
図7(c)はトランジスタM2のオン、オフ状態を示す。トランジスタM2は図7(a)に示した上側入力信号HINに応動する。上側入力信号HINがハイレベルH及びローレベルLであるとき、トランジスタM2はそれぞれオン及びオフとなる。
図7(d)はトランジスタM3のオン、オフ状態を示す。トランジスタM3は図7(a)に示した上側入力信号HINに応動する。上側入力信号HINがハイレベルH及びローレベルLであるとき、トランジスタM3はそれぞれオフ及びオンとなる。トランジスタM3のオン、オフ状態は図7(c)に示したトランジスタM2のそれとは回路構成上及びトランジスタの導電形式の違いから相補的な関係に置かれる。したがって、トランジスタM2がオフのとき、トランジスタM3はオンであり、トランジスタM2がオンのとき、トランジスタM3はオフとなる。
図7(e)はトランジスタPT1のゲート電圧Vho、すなわちノードHOの電圧を示す。ゲート電圧Vhoは、図7(b)に示したキラー信号Kiの影響を受けずにトランジスタM2のオン、オフに応動する。すでに説明した図3及び図6にも示したようにゲート電圧Vhoは、時刻t2から時刻t3に向かって徐々に下降し、時刻t3〜t4のミラー期間でほぼ一定のミラー電圧Vmに維持され、ミラー期間を過ぎると時刻t7に向かってさらに下降し始める。
図7(f)はゲート電圧監視回路5の出力信号V5を示す。ゲート電圧監視回路5は、キラー信号Kiに回路動作が時刻t0以降は遮断、停止されているのでローレベルLとなる。なお、時刻t0以前はキラー信号KiがローレベルLであり、ゲート電圧監視回路5は正規の動作状態に置かれるが、トランジスタPT1,PT2が共にオフであるデッドタイム期間であるのでローレベルLとなる。
図7(g)は信号遅延回路6の出力信号V6を示す。信号遅延回路6には前段のゲート電圧監視回路5からの信号が存在しないため出力信号V5と同様にローレベルLとなる。
図7(h)はゲートコントロール7の出力信号V7を示す。出力信号V7はトランジスタM4のゲートGに印加される信号でもある。出力信号V7は信号遅延回路6から出力される出力信号V6に基づき生成されるものであるから出力信号V6と同様にローレベルLとなる。この時、トランジスタM4はオフ状態に置かれる。
図7(i)はゲートコントロール回路7を構成するトランジスタM71のオン、オフ状態を示す。トランジスタM71のオン、オフは論理積回路73の出力信号で行われる。トランジスタM71はNMOSトランジスタであるので、トランジスタM71のオン、オフはそのゲートGに印加されるゲート電圧に対応する。すなわち、トランジスタM71のゲート電圧がハイレベルHのときトランジスタM71はオンとなり、ローレベルLのときトランジスタM71はオフとなる。
図7(j)はトランジスタM72のオン、オフ状態を示す。トランジスタM72のゲートGには上側入力信号HINの反転信号HINBが印加される。このため、トランジスタM72のオン、オフ状態は図7(a)に示した上側入力信号HINに応動する。すなわち、上側入力信号HINがハイレベルH及びローレベルLのとき、トランジスタM72はそれぞれオン及びオフとなる。
図7(k)はトランジスタPT1のゲート抵抗がハイレベルHであるかローレベルLであるかを示す。トランジスタM3がオンであり、トランジスタM4がオフであるときにトランジスタPT1のゲート抵抗は、トランジスタM3のオン抵抗にほぼ等しくなり、イレベルHとなる。トランジスタM3,M4が共にオンであるときトランジスタPT1のゲート抵抗はローレベルLとなる。しかし、図7はキラー信号Kiによって、ゲート電圧監視回路5、信号遅延回路6、及びゲートコントロール回路7の回路動作が遮断、停止された時を示しているのでトランジスタPT1のゲート抵抗がローレベルLに固定される期間は存在しない。なお、斜線で示した期間xは、トランジスタPT1,PT2のデッドタイム及びキラー信号Kiが印加される期間であるのでトランジスタPT1のオフ時のゲート抵抗はハイインピーダンスとなる。
図8は第3実施形態(図5)に用いたゲートコントロール回路7の変形例を示す。図8に示したゲートコントロール回路7が図5に示したそれと大きく相違するのは、ノードN7とインバータ74の入力端との間にシュミットトリガSHを接続したことである。
シュミットトリガは、一般的に入力信号に対して閾値を2つ有し、入力信号に含まれるノイズ成分によって起こる誤動作を排除するものとして広く使用されている。図8に示したシュミットトリガSHは、トランジスタM701,M702,M703,M704,M705及びM706で構成される。トランジスタM701,M705は導電形式がPMOSからなり、トランジスタM702,M703,M704及びM706は導電形式がNMOSである。
トランジスタM701のソースSは電源端子VCに接続される。トランジスタM701及びトランジスタM702のドレインD同士は共通接続され、その共通接続点はノードN71で示される。トランジスタM701,M702のゲートG同士は共通接続され、その共通ゲートはノードN7に接続される。ノードN7には信号遅延回路6から出力された出力信号V6が印加される。トランジスタM702のソースSはトランジスタM703のドレインDに接続される。トランジスタM703のドレインDとトランジスタM702のソースSとの共通接続点はノードN72で示される。トランジスタM703のソースSは接地電位GNDに接続され、そのゲートGはトランジスタM702のゲートGと共通接続される。
トランジスタM701,M702のドレインD同士が共通接続されたノードN71にはトランジスタM705,M706のゲートGが共通に接続される。トランジスタM705のソースSは第1電源端子としての外部端子VCに接続され、そのドレインDはトランジスタM706のドレインDに接続される。トランジスタM705,M706のドレインD同士の共通接続点はノードN73で示す。トランジスタM706のソースSは接地電位GNDに接続される。トランジスタM705とトランジスタM706とでCMOSインバータを構成している。
ノードN73にはトランジスタM704のゲートGが接続される。トランジスタM701,M702,M703及びM704のそれぞれのオン抵抗に基づきシュミットトリガSHの2つの閾値が設定されている。トランジスタM701,M702,M703及びM704のそれぞれのオン抵抗は、それぞれのトランジスタのチャネル幅、チャネル長を適宜設定されることで決定することができる。
また、ノードN73にはインバータINV74の入力が接続され、インバータINV74の出力はゲートコントロール回路7の出力信号V7としてトランジスタM4のゲートGに印加される。
なお、図8に示したシュミットトリガSHはゲートコントロール回路7に採用したが、これと同様のものをゲート電圧監視回路5に用いることもできる。
図9は、本発明及び従来技術に適用されるパワーモジュール回路装置(IPM)100Aを示す回路図である。パワーモジュール回路装置100Aは上側ドライバ20を含む。なお、上側ドライバ20は図1、図2、図5に示した本発明にかかるパワー半導体駆動回路10を含む。さらに、パワーモジュール回路装置100AはRSフリップフロップ回路21、減電圧保護回路22、抵抗23,24、NMOSトランジスタ25,26、パルス発生回路27、レベルシフタ28、ブート電流制御回路29、シュミットトリガ30、下側ドライバ31、論理制御回路32、信号遅延回路33、レベルシフタ34、シュミットトリガ35、NMOSトランジスタ36、異常信号生成回路37、熱保護回路38、減電圧保護回路39、コンパレータ40、標準電圧生成回路41を含む。なお、図9に示したパワーモジュール回路にはキラー信号Kiを印加する外部端子KILLは示していない。
図9に示すパワーモジュール回路装置100Aは、さらにキャパシタCB及びダイオードDBを含む。キャパシタCB及びダイオードDBによってブートストラップ回路を構成する。キャパシタCBとダイオードDBとの共通接続点に生じたブート電圧VBBは外部端子VBを介して上側ドライバ20等を駆動するための電源電圧として利用される。なお、パワーモジュール回路装置100AはDIPに実装されている。
図10は図5に示した本発明にかかるパワー半導体駆動回路10と、図11に示した従来のパワー半導体駆動回路10を図9に示したパワーモジュール回路装置100A(IPM)に用いたときの駆動損失を比較した結果である。ここで、駆動損失とは、入力電力から出力電力を引いた電力を指す。たとえば、入力電力が1[W]である場合、出力電力が0.9[W]であった場合の駆動損失は1−0.9=0.1[W]となる。図10で横軸は、従来と本発明を対比させ、トランジスタPT1に流れる出力電流idの実効値(rms)がそれぞれ1[A]、2[A]及び4[A]の時の従来と本発明をそれぞれ示す。縦軸は駆動損失を正規化した数値で表している。ここでは、従来の駆動損失を1.00とした時の本発明での駆動損失を数値で示している。駆動損失の数値が小さい程、入力電力に対する出力電力が大きいことを示す。すなわち電力効率が高いことを表す。駆動損失は電源電圧や出力電流、駆動信号の周波数、制御方式などで異なってくる。今回の比較では、第2電源端子である外部端子Pの電圧VPPは400V、第1電源端子としての外部端子VCの電圧VCCは15V、周波数は5kHz、PWMの3位相変調方式としている。
出力電流idの実効値が1[Arms]、2[Arms]、及び4[Arms]の時のそれぞれの本発明での駆動損失は、それぞれ0.70、0.74、及び0.79であった。出力電流idが増加するにつれ、駆動損失の比率は大きくなり、駆動損失の低減効果は少し低下するが、それでも本発明では従来のものに比べて20%以上の電力消費を低減できることがわかった。
本発明の構成は、上記実施の形態のほか、発明の主旨を逸脱しない範囲で様々の変更を加えることが可能である。即ち、上記実施の形態は、全ての点で例示であって、制限的なものでないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。