JP2001094406A

JP2001094406A - ドライブ回路

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Publication number: JP2001094406A
Application number: JP26585699A
Authority: JP
Inventors: Naoki Kumagai; 直樹熊谷; Hiroyuki Kawakami; 浩之川上
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2001-04-06
Anticipated expiration: 2019-09-20
Also published as: JP3736227B2; US6570413B1

Abstract

(57)【要約】【課題】入力端子８にオンオフ信号を与えＩＧＢＴ１を
オンオフ駆動するドライブ回路で、ＩＧＢＴ１のターン
オン時に発生するノイズを低減しながらターンオン損失
の増加を防ぐ。【解決手段】端子８にオン信号が入るとプリドライバ９
はＭＯＳＦＥＴ３，４をオフし、５をオンする。よって
ＭＯＳＦＥＴ２のゲートは抵抗６とＦＥＴ５を介して緩
やかに充電され、ＦＥＴ２のオン抵抗も徐々に低下す
る。コンデンサ１０はＦＥＴ２のミラー効果を高めその
ドレイン電位（ＩＧＢＴ１のゲート電圧）の上昇（下
降）速度を抑えＩＧＢＴ１のｄｉ／ｄｔや電圧下降初期
のｄＶ／ｄｔを小さくしてノイズを抑える。またターン
オン後期のＩＧＢＴ１のゲート電圧の変化速度が小さい
領域では逆にミラー効果が働かず、ＦＥＴ２のオン抵抗
の低下速度が早くなり、ＩＧＢＴ１のゲート充電電流が
増えてターンオン後期の期間が短縮され、この期間のタ
ーンオン損失が減る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電力変換装置、特に
モータの可変速制御用インバータなどに使用されるＩＧ
ＢＴなどの電圧駆動型半導体スイッチング素子のドライ
ブ回路（即ち、外部からのオン／オフ信号を入力とし
て、該電圧駆動型半導体スイッチング素子の制御端子に
直接加えるオン／オフ駆動用の信号を生成し印加する回
路）であって、特に駆動対象の電圧駆動型半導体スイッ
チング素子のターンオン時に生ずるノイズを抑制しなが
ら、ターンオンの遅れやターンオン損失の増加を防ぐ機
能を備えたドライブ回路に関する。なお以下各図におい
て同一の符号は同一もしくは相当部分を示す。

【０００２】

【従来の技術】図４は従来の最も単純なドライブ回路の
構成例を示し、駆動対象素子としてＩＧＢＴｌをドライ
ブする場合を示している。本例ではＩＧＢＴｌを充電し
オンさせる手段としてＰチャネルＭＯＳＦＥＴ２を、オ
フする手段としてＮチャネルＭＯＳＦＥＴ４を使用して
いる。

【０００３】プリドライバ７は、オンオフ信号入力端子
８にオン信号が入力された場合には、先ず出力７ｂを低
電位（Ｌとも略記する）としてＮチャネルＭＯＳＦＥＴ
４をオフし、次に出力７ａをＬとしてＰチャネルＭＯＳ
ＦＥＴ２をオンし、ＩＧＢＴｌのゲートを充電しこれを
オンする。出力７ｂと７ａに時間差を設ける理由はＭＯ
ＳＦＥＴの遅れ時間などにより両方のＭＯＳＦＥＴ２，
４が同時にオン状態となり、短絡電流が流れることを防
止するためである。

【０００４】一方、オンオフ信号入力端子８にオフ信号
が入力された場合には、プリドライバ７は先ず出力７ａ
を高電位（Ｈとも略記する）としてＰチャネルＭＯＳＦ
ＥＴ２をオフし、次に出力７ｂをＨとしてＮチャネルＭ
ＯＳＦＥＴ４をオンする。これによりＩＧＢＴｌのゲー
ト電荷は放電されＩＧＢＴ１はオフする。

【０００５】駆動対象のＩＧＢＴ，ＭＯＳＦＥＴなどの
パワー素子はオン電圧による定常損失と、スイッチング
損失（ターンオン損失、ターンオフ損失）との総合損失
を低減することが重要であるが、スイッチング損失の低
減のためにスイッチング速度を高めると、一方では急激
なｄＶ／ｄｔ、ｄｉ／ｄｔによるノイズの問題が発生す
る。このノイズ発生は通常、パワー素子のターンオン時
により大きくなる。

【０００６】近年、この間題を解決し、スイッチング損
失の低減とノイズの低減を両立させるドライブ方式が盛
んに検討されている。このようなドライブ方式として
は、特開昭６１−２３７５１３号、特開平７−２４０６
７６号が開示されており、これらの技術においては、い
ずれも駆動対象の電界効果型トランジスタの素子自体の
ゲートとドレインの間にオン／オフ速度を緩衝するため
のコンデンサを接続するようにしている。

【０００７】図５は半導体スイッチング素子のスイッチ
ングの動作を説明するために、実際のモータのＰＷＭ
（パルス幅変調）制御などに使用されるインバータの回
路を簡略化したもので、図６はこのような回路でのＩＧ
ＢＴ１のターンオン動作の波形を示している。次に図
５，６を使用してこのターンオン動作を説明する。

【０００８】まずＩＧＢＴｌをターンオンすると負荷の
インダクタンスＬに電流が流れ、このインダクタンスＬ
と電源電圧Ｅｄ〔正確には、Ｅｄ−（ＩＧＢＴ１のオン
電圧）＝インダクタンスＬに印加される電圧〕で決定さ
れるｄｉ／ｄｔ（＝Ｅｄ／Ｌ）で電流が増加する。

【０００９】次に或る一定の電流値に達した時点でＩＧ
ＢＴ１をオフすると、それまで流れていた電流はフリー
ホイルダイオード３１を通じて転流される（図５におけ
るＩ０からＩ１への遷移）。

【００１０】次に再度ＩＧＢＴｌをオンすると、フリー
ホイルダイオード３１に流れていた電流は、ＩＧＢＴ１
の電流が増加し、インダクタンスＬに流れていた電流
（図５におけるＩｌ：実際にはフリーホイルダイオード
３１のオン電圧などによる減衰があるため若干減少して
いるが、インダクタンスＬが十分大きいので減衰はわず
かである。）に等しくなった時点で、すべての電流がＩ
ＧＢＴ１に移る。

【００１１】図６はこの状態でのＩＧＢＴ１がターンオ
ンする際のゲート電圧Ｖ_GE、コレクタ電流Ｉｃ、コレク
タ・エミツタ間電圧Ｖ_CEの波形を示している。

【００１２】いま、ＩＧＢＴ１を図４のドライブ回路が
駆動するものとすると、時刻ｔｌで図４のドライブ回路
はＰチヤネルＭＯＳＦＥＴ２をオンし、ＩＧＢＴｌのゲ
ートに電流供給を開始する。時刻ｔ２でＩＧＢＴｌのゲ
ート電圧Ｖ_GEはゲートしきい値に達しコレクタ電流Ｉｃ
が流れ始め、ゲート電圧が上昇するにつれてＩｃが増加
する。

【００１３】時刻ｔ３において、コレクタ電流Ｉｃがそ
れまでフリーホイルダイオード３１が流していた電流に
達すると、ＩＧＢＴｌへはインダクタンスＬ側からはそ
れ以上の電流は流れない。これはインダクタンスＬが十
分大きいため、インダクタンスＬに流れる電流の急激な
増加は抑制されるためである。

【００１４】しかしながら、フリーホイルダイオード３
１には電流が０になっても、電流が流れていた時に伝導
度変調によって生じた過剰キャリアが残っており、ＩＧ
ＢＴｌのゲート電圧がそれ以上のコレクタ電流Ｉｃを流
せる電圧であれば、フリーホイルダイオード３１にそれ
まで流れていた方向と逆方向に電流（逆回復電流とい
う）Ｉ２が過渡的に流れる。この逆回復電流Ｉ２は図５
に示すようにＩＧＢＴ１を通じて流れ、従ってＩＧＢＴ
ｌを流れる電流はＩｌ（＝Ｉ０）＋Ｉ２となる。ＩＧＢ
Ｔ１のゲート電圧Ｖ_GEはＰチャネルＭＯＳＦＥＴ２から
の充電電流によって上昇を続けようとするが、ＩＧＢＴ
１のコレクタ・エミッタ間電圧Ｖ_CEが低下するに伴い低
下する。これは、この電圧低下によってＩＧＢＴｌのコ
レクタ・ゲート間容量を通じて電流が流れること（所謂
ミラー効果）に起因する。

【００１５】なお、ＩＧＢＴ１のコレクタ・エミッタ間
電圧Ｖ_CEの低下開始時期（ｔ４）がフリーホイルダイオ
ード３１の逆回復電流Ｉ２の流れ開始時期（ｔ３）より
遅れる理由は以下の通りである。フリーホイルダイオー
ド３１が内部のキャリア分布の変化に伴う拡散電流によ
ってＩＧＢＴｌのゲート電圧に見合った電流供給ができ
る領域では空乏層が伸びる必要がなく、フリーホイルダ
イオード３１の電圧上昇が起こらず、したがってＩＧＢ
Ｔｌのコレクタ・エミッタ間電圧Ｖ_CEの電圧低下は起こ
らない。

【００１６】フリーホイルダイオード３１の逆回復電流
が流れ続け空乏層が伸びることによってしか電流供給で
きない領域になると、フリーホイルダイオード３１の逆
回復電圧が増加し、ＩＧＢＴｌのコレクタ・エミッタ間
電圧Ｖ_CEが低下し始める。このためミラー効果によりＩ
ＧＢＴ１のゲート電圧Ｖ_GEは低下し、ＩＧＢＴｌを流れ
るコレクタ電流Ｉｃは時点ｔ４付近でピーク値をとり、
以後それまでフリーホイルダイオード３１が流していた
電流Ｉｌまで低下する。この後、時点ｔ５〜ｔ６の期
間、ゲート電圧Ｖ_GEはそれまでフリーホイルダイオード
３１が流していた電流をＩＧＢＴ１が維持できる値でほ
ぼ一定になる。

【００１７】一方、コレクタ・エミッタ間電圧Ｖ_CEは図
６に示すように電圧が低下するに従いｄＶ／ｄｔが小さ
くなっている。これは、Ｖ_CEの低下に伴いＩＧＢＴｌの
コレクタ・ゲート間容量を通じて流れる電流がＰチヤネ
ルＭＯＳＦＥＴ２からの充電電流と等しくなる状態でバ
ランスするためで、コレクタ・エミッタ間電圧Ｖ_CEの低
下にしたがってＩＧＢＴ１の空乏層が縮むためＩＧＢＴ
１のコレクタ・ゲート間容量が増加することに対応して
いる。

【００１８】図６においてほぼ時点ｔ５以後、ゲート電
圧Ｖ_GEが一定の電圧になった後のコレクタ電流Ｉｃの値
は一定となっている。実際にはインダクタンスＬの値と
それに印加される電圧できまるｄｉ／ｄｔで電流が増加
するが、インダクタンスＬが十分大きいため本図の時間
スケールでは、ほぼ一定と考えて良い。

【００１９】以上述べたように時点ｔ３からｔ５にかけ
てインダクタンスＬを流れていた電流（Ｉ０＝Ｉ１）以
上の電流がＩＧＢＴｌに流れる。インダクタンスＬを流
れていた電流を上回る分の電流（フリーホイルダイオー
ドの逆回復電流）はフリーホイルダイオード３１での損
失となると共にＩＧＢＴ１での損失の増加にもなる。

【００２０】さらに、逆回復電流の低下速度が非常に早
いと、図５における浮遊インダクタンスＬｓにＬｓ・ｄ
ｉ／ｄｔの電圧が発生し、フリーホイルダイオード３１
及びこれに並列接続されたＩＧＢＴ３５に過電圧が印加
され、素子の破壊を引き起こす場合や、ＩＧＢＴ３５の
誤点弧を引き起こす場合が発生する。また、そのような
ことが発生しないにしても、図６に示すようにコレクタ
電流Ｉｃの振動が発生し、放射ノイズの増加などの原因
となる。

【００２１】次にＩＧＢＴ１のターンオンの遅れや損失
を低く押さえ、しかもノイズの発生などの不具合を抑制
する従来の方法について述べる。図７はこのような目的
を持った従来のドライブ回路の例を示し、図４と異なる
ところは、ＰチヤネルＭＯＳＦＥＴ２の代わりにＰチヤ
ネルＭＯＳＦＥＴ３６および３７が接続されている点
と、ＰチヤネルＭＯＳＦＥＴ３６のゲートがプリドライ
バ７で直接駆動されるのではなく、パルス回路３８によ
って駆動される点である。

【００２２】図８は図７の回路の動作を説明するための
タイミング図で、図７におけるＡ〜Ｄ点の波形を示して
いる。プリドライバ７のオンオフ信号入力端子８（Ａ
点）にオン信号が入力されると、プリドライバ７は先ず
出力７ｂ（つまりＭＯＳＦＥＴ４のゲート（Ｄ点）の電
位）をＬとしＭＯＳＦＥＴ４を遮断する。次にプリドラ
イバ７はｔｄｌの遅れ時間後、出力７ａ（つまりＭＯＳ
ＦＥＴ３７のゲート及びパルス回路３８の入力（Ｂ点）
の電位）をＬとしＭＯＳＦＥＴ３７をオンさせると共
に、パルス回路３８を介して予め決められた期間ｔｄ
２，ｔｄ３ずつＭＯＳＦＥＴ３６のゲート（Ｃ点）の電
位をＬ，Ｈと切り替えた後、さらにＬに切り替える。

【００２３】ここで、ｔｄ２の期間は図６における時点
ｔｌからｔ２の期間に対応し、ｔｄ３の期間は図６にお
ける時点ｔ２からｔ４の期間に対応する。すなわち、時
点ｔ２からｔ４の期間（期間ｔｄ３）においてはＭＯＳ
ＦＥＴ３７だけでＩＧＢＴｌのゲートを充電し、時点ｔ
ｌからｔ２の期間（期間ｔｄ２）及び時点ｔ４以降（期
間ｔｄ３の後）はＭＯＳＦＥＴ３６及び３７で充電す
る。これによって以下の効果が得られる。

【００２４】まず、時点ｔｌからｔ２の期間をＭＯＳＦ
ＥＴ３６及び３７で充電することにより、オン信号の入
力時点からＩＧＢＴ１のゲート電圧Ｖ_GEがしきい値に達
するまでの時間（ターンオンの遅れ時間）を短くするこ
とができる。これはＩＧＢＴ１のスイッチング損失を低
減する効果は無いが、オン信号入力時点から実際にＩＧ
ＢＴ１がターンオン（通流開始）するまでの遅れ時間が
短くなり制御性が向上する。

【００２５】次に、時点ｔ２からｔ４の間はＭＯＳＦＥ
Ｔ３７だけでＩＧＢＴ１のゲートを充電するのでＩＧＢ
Ｔ１のコレクタ電流のｄｉ／ｄｔが小さくなるため、時
点ｔ２からｔ３の期間のＩＧＢＴ１のスイッチング損失
は若干増加するものの、ゲート電圧Ｖ_GEのオーバーシュ
ート（図６の時点ｔ３からｔ５にかけてのゲート電圧Ｖ
_GEの山）が低くなることにより、コレクタ電流Ｉｃのピ
ーク電流が低減されると共にＩｃの急激な減少も抑えら
れるため、浮遊インダクタンスＬｓによるサージ電圧や
電流振動による放射ノイズの発生が抑えられる。

【００２６】時点ｔ４以後の期間では、再度ＭＯＳＦＥ
Ｔ３６及び３７で充電することによりミラー効果によっ
てＩＧＢＴ１のゲート電圧が一定となる期間（図６の時
点ｔ５〜ｔ６の期間）を短くし、ＩＧＢＴ１のコレクタ
・エミッタ間電圧Ｖ_CEの低下を早めることができ、この
間のターンオン損失を低減できる。

【００２７】従って図７の回路では、ＩＧＢＴ１の図６
の時点ｔ２〜ｔ３の期間のターンオン損失は増加するも
のの、時点ｔ５からｔ６の期間のターンオン損失を低減
することができるので、スイッチング損失（この場合、
ターンオン損失）を増加させないで、サージ電圧及びノ
イズの発生を抑えることが可能となる。

【００２８】なお、図８におけるｔｄ４の期間は期間ｔ
ｄｌと同様、ＭＯＳＦＥＴ３６又は３７と、ＭＯＳＦＥ
Ｔ４とが同時にオンする期間が存在することを防止する
ためのものである。

【００２９】

【発明が解決しようとする課題】実際のモータ制御など
を行うインバータ回路ではＰＷＭ制御によりインバータ
回路の出力電流が正弦波形になるように制御するため、
ＩＧＢＴ１の電流は一定でない。従って図６における時
点ｔ２からｔ３の期間は一定でない。従って図７におけ
るＭＯＳＦＥＴ３７をオンしたまま３６をオフする期間
（図８の期間ｔｄ３）は最大電流時を想定した十分長い
期間にする必要がある。

【００３０】従って実際にはＩＧＢＴ１のゲート充電電
流を大きくすべき図６の時点ｔ５以降の区間の始めの部
分は充電電流が低いままであり、時点ｔ５〜ｔ６の期間
のスイッチング損失を十分低減することができなかっ
た。また、温度特性などにより図６の時点ｔｌ、ｔ２な
どの時間が変動した場合についても適切な制御が行えな
いという欠点があった。

【００３１】次にＩＧＢＴ１の負荷に短絡が発生した場
合でのＩＧＢＴ１のターンオンを考える。図９はＩＧＢ
Ｔ１をオフ状態からその負荷を短絡してオンさせた場合
の電流及び電圧の波形を示す。時点ｔｌｌでＩＧＢＴ１
のゲートの充電を開始し、時点ｔ１２でゲート電圧Ｖ_GE
がゲートしきい値に達するとＩＧＢＴ１に電流が流れ始
める。

【００３２】負荷短絡の場合、配線などの浮遊インダク
タンスによる影響を無視すれば、ＩＧＢＴ１に印加され
る電圧は一定である。従って図６に示すＩＧＢＴ１のコ
レクタ電圧Ｖ_CEの低下に伴うミラー効果によって、ＩＧ
ＢＴ１のゲート電圧Ｖ_GEが一定となる期間が存在しな
い。従ってゲート電圧Ｖ_GEは上昇を続け、ｔ１３におい
て駆動回路の電源１１の電圧Ｖccに達する。

【００３３】しかしながら、短絡時にはＩＧＢＴ１の内
部のキャリアの振る舞いによってＩＧＢＴ１のゲートか
らドライブ回路の方向に電流が流れ、駆動回路のインピ
ーダンスやゲート配線のインダクタンスによる電圧降下
により、ゲート電圧Ｖ_GEが駆動回路の電源電圧Ｖcc以上
に上昇する。この現象は特に図４には図示されていない
ゲート抵抗（ＩＧＢＴ１のゲートとＭＯＳＦＥＴ２のド
レイン間に接続）が有る場合に顕著になる。やがてゲー
ト電圧Ｖ_GEは過渡期間を経て時点ｔ１４で最大値をと
り、時点ｔ１５で電源電圧Ｖccに戻る。

【００３４】一方、コレクタ電流Ｉｃはゲート電圧Ｖ_GE
の上昇に伴い増加し、ゲート電圧Ｖ _GEが時点ｔ１４でピ
ークを迎えたあとは、ゲート電圧の低下に従い減少す
る。なお、コレクタ電流Ｉｃがゲート電圧Ｖ_GEが一定に
なった後も減少しているのはＩＧＢＴ１の温度上昇の影
響である。

【００３５】最近のＩＧＢＴはオン電圧の低減などで高
性能化が進んでいるが、高性能なＩＧＢＴほど負荷短絡
時のコレクタ電流が大きく、短い時間で破壊し易い。こ
のため、負荷短絡を検知し、ゲート電圧の上昇を抑える
電流制限回路が使用されるのが一般的になりつつある。

【００３６】しかしながらゲート電圧の上昇速度が早
く、コレクタ電流の上昇速度が早いと、電流制限回路が
動作する前に破壊が発生する。図４の回路ではＩＧＢＴ
１の通常のスイッチング速度を低下させないことを前提
にすると、ＭＯＳＦＥＴ２のオン抵抗を大きくできない
のでＩＧＢＴ１のコレクタ電流の上昇速度が大きくな
り、保護が不可能になる。

【００３７】図７の回路では、コレクタ電流の上昇の初
期段階での上昇速度は抑えられるものの、一定時間後に
はＩＧＢＴ１のゲートを急速に充電する。短絡電流を検
出する電流レベルは、通常使用する電流のレベルより高
いので、図７の回路の場合、負荷短絡を検出してから保
護回路が動作するまでの間の電流上昇は、図４の回路よ
りむしろ大きくなり、短絡保護はむしろ困難になる。

【００３８】そこで本発明は、これら従来のドライブ回
路が持つ問題を解消し、駆動対象の電圧駆動型半導体ス
イッチング素子のターンオン時に生ずるノイズを抑制し
ながら、ターンオンの遅れや損失を低減し得ると共に、
負荷短絡状態でのターンオン時の保護も容易なドライブ
回路を提供することを課題とする。

【００３９】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のドライブ回路では、（プリドライバ９
のオンオフ信号入力端子８への）オン信号の入力に基づ
いて駆動対象の電圧駆動型半導体スイッチング素子（Ｉ
ＧＢＴ１，センスＩＧＢＴ２０など）の制御端子（ゲー
トなど）に電流を供給する手段と、（オンオフ信号入力
端子８への）オフ信号の入力に基づいて該電圧駆動型半
導体スイッチング素子の制御端子から電流を引き抜く手
段（ＮチャネルＭＯＳＦＥＴ４など）とを備えたドライ
ブ回路において、前記電流を供給する手段が、前記制御
端子にドレインが接続された電圧駆動型トランジスタ
（ＰチャネルＭＯＳＦＥＴ２など）を持ち、該電圧駆動
型トランジスタのゲート・ドレイン間にコンデンサ（１
０）が接続されるようにする。

【００４０】また請求項２のドライブ回路では、請求項
１に記載のドライブ回路において、前記電流を供給する
手段が、前記オン信号の入力に基づいて前記電圧駆動型
トランジスタのゲートを比較的緩やかに充電する緩充電
手段を持つようにする。

【００４１】また請求項３のドライブ回路では、請求項
２に記載のドライブ回路において、前記緩充電手段が半
導体スイッチング素子（ＮチャネルＭＯＳＦＥＴ５）
と、これに直列接続された抵抗（６）とで構成されるよ
うにする。

【００４２】また請求項４のドライブ回路では、請求項
２に記載のドライブ回路において、前記緩充電手段が電
流導通能力の低い（（チャネル幅／チャネル長）が小さ
く、オン抵抗が高い）半導体スイッチング素子（Ｎチャ
ネルＭＯＳＦＥＴ１２）で構成されるようにする。する
ドライブ回路。

【００４３】また請求項５のドライブ回路では、請求項
２に記載のドライブ回路において、前記緩充電手段が定
電流源で構成されるようにする。

【００４４】また請求項６のドライブ回路では、請求項
１ないし５のいずれかに記載のドライブ回路において、
前記電流を供給する手段がさらに、前記オン信号の入力
時点から前記駆動対象の電圧駆動型半導体スイッチング
素子に電流が流れ始める（時点ｔ２）までの期間、前記
電圧駆動型半導体スイッチング素子の制御端子を急速に
充電する手段（ゲート電圧検出回路１３，ＰチャネルＭ
ＯＳＦＥＴ１４）を持つようにする。

【００４５】また請求項７のドライブ回路では、請求項
１ないし５のいずれかに記載のドライブ回路において、
前記電流を供給する手段がさらに、前記駆動対象の電圧
駆動型半導体スイッチング素子と直列に接続されたフリ
ーホイルダイオード（３１）の電流が該電圧駆動型半導
体スイッチング素子に転流され終わる転流終了時点（ｔ
３）を検出する手段と、前記オン信号の入力時点から該
転流終了時点までの期間、前記電圧駆動型半導体スイッ
チング素子の制御端子を急速に充電する手段（制御回路
１７，ＰチャネルＭＯＳＦＥＴ１４）とを持つようにす
る。

【００４６】また請求項８のドライブ回路では、請求項
７に記載のドライブ回路において、前記転流終了時点を
検出する手段が、前回、前記電圧駆動型半導体スイッチ
ング素子に流れた電流をサンプルホールドする手段（サ
ンプルホールド回路１５）と、このサンプルホールドさ
れた電流値と、今回該電圧駆動型半導体スイッチング素
子に流れている電流とを比較する電流比較手段（コンパ
レータ１６）とを持つようにする。

【００４７】また請求項９のドライブ回路では、請求項
８に記載のドライブ回路において、前記電流比較手段
が、比較する電流値に前記転流終了時点を早めに検出す
る所定のオフセット（１９）を付加するようにする。

【００４８】本発明の作用は次の如くである。即ち、駆
動対象の半導体スイッチング素子（説明の便宜上、主パ
ワー素子という）のターンオン時にその制御端子の充電
に用いるＭＯＳＦＥＴのゲート・ドレイン間にコンデン
サを挿入することにより、主パワー素子のターンオン時
に、制御端子充電用のＭＯＳＦＥＴのドレイン電圧（つ
まり、主パワー素子の制御端子の電圧）が変化する場合
に発生するミラー効果が大きくなるようにし、主パワー
素子の制御端子の電圧上昇（下降）速度が大きい領域で
は、制御端子充電用ＭＯＳＦＥＴのオン抵抗の低下速度
が遅く（速く）なるようにして、主パワー素子の制御端
子の電圧変化速度、従って図６の時点ｔ２〜ｔ５の期間
の主パワー素子の電流のｄｉ／ｄｔ及びコレクタ・エミ
ッタ間電圧の下降初期のｄＶ／ｄｔを小さく、且つ電流
のピークを抑えてノイズを抑制し、さらに、主パワー素
子の負荷が短絡した場合でのターンオンの際も電流の増
加速度を低減し、保護回路により主パワー素子を保護す
ることを容易にする。

【００４９】また、主パワー素子の制御端子の電圧変化
速度が小さい領域では、逆にミラー効果が働かず、制御
端子充電用ＭＯＳＦＥＴのオン抵抗の低下速度が早くな
るようにして、図６の時点ｔ５〜ｔ６の期間を短縮し、
ターンオン後期の損失を低減する（請求項１）。

【００５０】また、制御端子充電用のＭＯＳＦＥＴのゲ
ートを比較的緩やかに充電する手段を設け、上記の主パ
ワー素子のｄｉ／ｄｔやｄＶ／ｄｔを小さくする効果を
高める（請求項２〜５）。

【００５１】但し、上記の方法でターンオンが遅れるこ
とを防ぐためには、オン信号の入力時点から主パワー素
子に電流が流れ始める図６の時点ｔ２までの期間、主パ
ワー素子の制御端子を急速に充電する手段を別に設ける
（請求項６）。

【００５２】また、同じく上記の方法でターンオン前期
（図６の時点ｔ２〜ｔ３の期間）が長引き、この期間の
損失が増加することを防ぐためには、オン信号の入力時
点から主パワー素子と直列に接続されたフリーホイルダ
イオードの電流が主パワー素子に転流され終わる図６の
時点（転流終了時点）ｔ３までの期間、主パワー素子の
制御端子を急速に充電する手段を別に設ける（請求項
７）。

【００５３】なお、前記転流終了時点を検出する手段と
して、前回、主パワー素子に流れた電流をサンプルホー
ルドする手段、このサンプルホールドされた電流値と、
今回該電圧駆動型半導体スイッチング素子に流れている
電流とを比較する電流比較手段を設ける（請求項８）。

【００５４】さらに、上記転流終了時点を検出する手段
等による主パワー素子の制御端子の急速充電の終了が遅
れることを防ぐには前記電流比較手段にオフセットを付
加する（請求項９）。

【００５５】

【発明の実施の形態】図１は本発明の第１の実施例とし
ての回路図で、図４と異なるところはＭＯＳＦＥＴ２の
ゲート・ドレイン間にコンデンサ１０が接続されている
点、プリドライバ７の代わりにプリドライバ９が設けら
れ、その出力９ａの信号論理が、プリドライバ７の出力
７ａの信号論理と反対である点、プリドライバ９の出力
端９ａとＭＯＳＦＥＴ２のゲートの間に、ＭＯＳＦＥＴ
２をドライブするためのＭＯＳＦＥＴ３及び５と、抵抗
６が設けられている点である。

【００５６】次に図５，図６の説明に用いたＩＧＢＴｌ
を図１のＩＧＢＴｌに置き換えて、図５，図６を参照し
つつ図１の動作を説明する。

【００５７】オンオフ入力端子８にオン信号が印加され
ると、プリドライバ９はまず出力９ｂをＬにしてＭＯＳ
ＦＥＴ４をオフし、次にＭＯＳＦＥＴ２をオンするため
に出力９ａをＨにしてＭＯＳＦＥＴ３をオフし、ＭＯＳ
ＦＥＴ５をオンする。

【００５８】ＭＯＳＦＥＴ５がオンすると、ＭＯＳＦＥ
Ｔ２のゲートから抵抗６を通して電流が流れ、ＭＯＳＦ
ＥＴ２のゲート電位が低下し、ＭＯＳＦＥＴ２がオンす
ることにより、ＩＧＢＴｌのゲート電位は上昇し始め
る。

【００５９】図６における時点ｔｌからｔ４の期間は、
ＩＧＢＴ１のゲート電圧Ｖ_GEは上昇するので、コンデン
サ１０を通じてＭＯＳＦＥＴ２のドレインからゲート方
向に電流が流れる。従って、ＭＯＳＦＥＴ２のゲート電
位は緩やかにしか低下しない。

【００６０】このため、ＭＯＳＦＥＴ２のオン抵抗は徐
々にしか低下せず、ＩＧＢＴｌのゲート電圧Ｖ_GEの上昇
は緩やかになる。このことを図７の回路と比べると、図
６の時点ｔｌからｔ２の期間もＩＧＢＴｌのゲート電圧
Ｖ_GEの上昇速度が減少することが異なるが、図６の時点
ｔ２〜ｔ４の期間のＩＧＢＴｌのゲート電圧Ｖ_GEの上昇
速度を低下させる点で図７の回路と同様の効果がある。

【００６１】図６の時点ｔｌ〜ｔ２の期間が長くなるこ
とは、先に述べたようにターンオンディレイ時間が長く
なる短所があるものの、スイッチング損失には影響しな
いので問題は小さい。また、図１の回路では、図８にお
ける期間ｔｄｌを無くしてもよくなる、つまり図１では
プリドライバ９の出力９ａと９ｂとが同時に出力されて
もよくなるので実質上の問題は少ない。

【００６２】次に図６の時点ｔ４からｔ５の期間では、
ＩＧＢＴｌのゲート電圧Ｖ_GE、すなわちＭＯＳＦＥＴ２
のドレイン電位のｄＶ／ｄｔが負となるため、コンデン
サ１０にはＭＯＳＦＥＴ２のゲートからドレインに向か
って電流が流れ、ＩＧＢＴｌのゲート電位の低下を抑制
する方向に働くと同時に、ＭＯＳＦＥＴ２のゲート電位
は、より低下する方向に遷移する。このため、ＭＯＳＦ
ＥＴ２のオン抵抗は若干減少し、ＩＧＢＴｌのゲート電
圧Ｖ_GEがピークを迎えたあと急激に低下するのを防止す
る。

【００６３】このようにＩＧＢＴｌのゲート電圧Ｖ_GEの
上昇速度および下降速度が緩やかになることから、ＩＧ
ＢＴｌのコレクタ電流Ｉｃのピーク電流は抑えられ、ピ
ーク後のＩｃの急激な減少も抑制されるので、浮遊イン
ダクタンスＬｓによるサージ電圧やノイズの抑制の効果
が大きい。

【００６４】次に図６の時点ｔ５以後のＩＧＢＴ１のゲ
ート電圧Ｖ_GEが一定になる期間では、ＭＯＳＦＥＴ２の
ドレイン電圧の変化がないため、所謂ミラー効果がなく
なり、ＭＯＳＦＥＴ２のゲート電位は急激に低下する。
このため、ＭＯＳＦＥＴ２のオン抵抗は急激に低下し、
図６の時点ｔ５からｔ６までの期間を短くし、スイッチ
ング損失を低減することができる。

【００６５】さらに、図６の時点ｔ５付近では、まだＭ
ＯＳＦＥＴ２のオン抵抗が十分低くはなく、徐々に低抵
抗になるため、図６におけるＩＧＢＴ１のコレクタ・エ
ミッタ間電圧Ｖ_CEが初期に急激に低下し、徐々に緩やか
になる特性が改善され、比較的一定のｄＶ／ｄｔで電圧
Ｖ_CEが低下するため、ＩＧＢＴ１のコレクタ・エミッタ
間電圧Ｖ_CEのｄＶ／ｄｔによるノイズの低減の効果も期
待できる。

【００６６】ＭＯＳＦＥＴ３については、オフ信号がオ
ンオフ入力端子８に印加された際にＭＯＳＦＥＴ２のオ
フが遅れ、ＭＯＳＦＥＴ４と同時にオンする期間が無い
ように、十分急速にＭＯＳＦＥＴ２のゲートを充電でき
るように設計する必要がある。

【００６７】次に、図１のＩＧＢＴ１の負荷短絡の場合
のターンオンを考える。負荷短絡の場合、図９に示した
ようにＩＧＢＴ１のミラー効果によりＩＧＢＴ１のゲー
ト電圧Ｖ_GEが一定になる領域がないため、ＭＯＳＦＥＴ
２に対してはミラー効果が常に発生する。従って、ＭＯ
ＳＦＥＴ２のゲート電位の低下、すなわちＭＯＳＦＥＴ
２のオン抵抗の低下は緩やかになり、ＩＧＢＴｌのゲー
ト電圧Ｖ_GEの上昇速度は図９の破線のように抑制され
る。このため、コレクタ電流Ｉｃの上昇速度も図９の破
線に示すように抑えられ短絡保護が容易になる。

【００６８】図２は本発明の第２の実施例としての回路
図で、図１と異なるところは、ＭＯＳＦＥＴ５の代わ
りにＭＯＳＦＥＴ１２が接続され、抵抗６が無い点、
ＩＧＢＴｌのゲート電圧Ｖ_GEを検出するゲート電圧検出
回路１３と、これにより制御されるＭＯＳＦＥＴ１４が
接続されている点である。

【００６９】ＭＯＳＦＥＴ１２はＭＯＳＦＥＴ５に比較
しＷ／Ｌ（チヤネル幅／チャネル長）が小さくオン抵抗
が高いものを使用し抵抗６を省略したものである。

【００７０】従って、前記の点の違いは単に同じ効果
を別の方法で実現したこととなる。但し図２の回路で
は、ＭＯＳＦＥＴ２のゲート電圧が高い領域ではＭＯＳ
ＦＥＴ１２の定電流領域となり、定電流でＭＯＳＦＥＴ
２のゲートが放電され、ＭＯＳＦＥＴ２のゲート電圧が
低い領域では抵抗領域となり、ＭＯＳＦＥＴ２のゲート
放電電流が減少する。このように図１の場合とは若干の
特性の違いがあるものの、基本的な動作に違いはない。
ＭＯＳＦＥＴ１２の代わりに定電流源によりＭＯＳＦＥ
Ｔ２のゲートを放電しても同様である。

【００７１】実質的な変更点である前記の点について
説明する。図２では図１におけるＩＧＢＴ１のゲート電
圧Ｖ_GEがゲートしきい値に達するまでの時間が長くなる
という欠点を改善するもので、ゲート電圧検出回路１３
はプリドライバ９からのＨの信号９ａによりＭＯＳＦＥ
Ｔ１４をオンさせる。さらにＩＧＢＴ１のゲート電圧Ｖ
_GEを検出し、このゲート電圧Ｖ_GEがゲートしきい値に達
したことを検出すると、ＭＯＳＦＥＴ１４をオフする。
従って、ＩＧＢＴｌのゲート電圧Ｖ_GEがゲートしきい値
に達するまではＩＧＢＴｌのゲートを急速に充電し、そ
れ以後は図１と同じ動作を行う。

【００７２】ＩＧＢＴ１のゲート電圧Ｖ_GEがしきい値に
達したことは、ゲート電圧検出回路１３による代わり
に、ＩＧＢＴ１に図３に示すようなセンスＩＧＢＴ２０
等を用いてＩＧＢＴにコレクタ電流が流れ始めたことを
検出しても、検出可能である。またＩＧＢＴ１のゲート
を急速に充電する方法として図２の構成に代わり、電源
１１とは別にゲートしきい値電圧以下の電圧の第２の電
源によりターンオン前期（図６の時点ｔｌからｔ２の期
間）にＩＧＢＴ１のゲートを充電する方法も考えられ
る。この場合は、ＩＧＢＴ１のゲート電圧Ｖ_GEがゲート
しきい値に達すると自動的に充電が停止するので、途中
でオフするなどの制御が不要になる。

【００７３】図２の構成によれば、放射ノイズを増大さ
せないでＩＧＢＴ１の損失の低減を実現すると共に、Ｉ
ＧＢＴ１がターンオン開始（通流開始）するまでの遅れ
時間、いわゆるストレージ時間の増大を防止し制御性が
悪化することを防止することができる。

【００７４】図３は本発明の第３の実施例としての回路
図で、図２と異なるところはゲート電圧検出回路１３が
無く、ＩＧＢＴｌがエミッタ電極の一部を分離してコレ
クタ電流をセンスできるようにしたセンスＩＧＢＴ２０
に置き換って、センスＩＧＢＴ２０のセンス端子とメイ
ンエミッタ端子間にセンス抵抗１８が接続されている
点、さらにセンス抵抗１８の電圧降下を保持するための
サンプルホールド回路１５と、サンプルホールド回路１
５の出力としてのサンプルホールド値とセンス抵抗１８
の電圧降下とを比較するコンパレータ１６と、このコン
パレータ１６の出力１６ａとプリドライバ９の出力９ａ
によってＭＯＳＦＥＴの１４のゲートを制御する制御回
路１７とが付加されている点である。

【００７５】以下に図３の動作を図５，図６を参照しつ
つ説明する。図１と図２において、図６の時点ｔ２から
ｔ３の間のＩＧＢＴのゲート電圧Ｖ_GEの上昇速度を低下
させるとを実施しているが、実際にゲート電圧Ｖ_GEの上
昇（下降）速度を低下させることが必要なのは時点ｔ３
から時点ｔ５にかけての期間である。

【００７６】これはフリーホイルダイオード３１の逆回
復時にＩＧＢＴに流れる電流がＩＧＢＴのゲート電圧Ｖ
_GEのオーバーシュートによっているためである。従っ
て、図６の時点ｔ２〜ｔ３の期間のＩＧＢＴのゲート電
圧Ｖ_GEの上昇速度を抑えることは必要ではなく、このこ
とは逆にＩＧＢＴのコレクタ電流のｄｉ／ｄｔ減少によ
りターンオン損失の増大を招く。

【００７７】しかしながら、実際のＰＷＭインバータで
は電流を正弦波形に近似するため、インバータの出力電
流は０から定格電流以上まで変化する。インバータ出力
電流が０付近の場合においても、ＩＧＢＴにはフリーホ
イルダイオードの接合容量に基づくコレクタ電流が流
れ、この場合は始めからゲート電圧Ｖ_GEの上昇速度を低
減する必要があるが、インバータ出力電流が０でない場
合には、フリーホイルダイオード３１に流れていた電流
がＩＧＢＴに転流され終わるタイミングでＩＧＢＴのゲ
ート電圧Ｖ_GEの上昇速度を低減する必要がある。

【００７８】しかしながら、フリーホイルダイオード３
１に流れている電流を前もって検出しないと、どのタイ
ミングで図６の時点ｔ３の領域が終了するか予測できな
い。図３の回路ではフリーホイルダイオード３１に流れ
ている電流は、ほぼ前回のターンオン時にＩＧＢＴに流
れていた電流であることを利用して制御することを特徴
としている。

【００７９】サンプルホールド回路１５は図６の時点ｔ
５以後のコレクタ電流Ｉｃがほぼ一定になったタイミン
グで、図示されてないパルス発生回路により、ＩＧＢＴ
に流れている電流値をセンス抵抗１８の電圧降下として
取込んで保持する。コンパレータ１６は次回のターンオ
ンのタイミングでＩＧＢＴ２０に流れる電流を検出し、
サンプルホールド回路１５の出力と比較することによっ
てフリーホイルダイオード３１の電流がＩＧＢＴ２０に
転流され終わったことを検出し、制御回路１７に信号を
送出する。

【００８０】制御回路１７はプリドライバ９のＨの出力
９ａ（オン信号）により、まずＭＯＳＦＥＴ１４をオン
し、次にコンパレータ１６の出力１６ａによりＭＯＳＦ
ＥＴ１４をオフさせる。

【００８１】コンパレータ１６の（＋）入力に接続され
た電池の記号で示したオフセット１９は、コンパレータ
１６、制御回路１７等の遅れ時間を考慮し、センスＩＧ
ＢＴ２０のコレクタ電流がサンプルホールド回路１５に
保持された値より低い、すなわち時間的に早い段階でコ
ンパレータ１６の出力を１６ａを反転させるためのもの
である。

【００８２】このオフセット１９は、回路的に付加する
か、あるいはコンパレータ１６内の入力部の図外のＭＯ
ＳＦＥＴ素子のチャネル長／チヤネル幅比を変えるなど
の種々の方法で実現することができる。

【００８３】このようにして図３の方式によれば放射ノ
イズを増大させないで、さらにＩＧＢＴのターンオン損
失を低減することができる。

【００８４】

【発明の効果】請求項１に関わる発明によれば、駆動対
象の半導体スイッチング素子（説明の便宜上、主パワー
素子という）のターンオン時にその制御端子を充電する
ために用いるＭＯＳＦＥＴのゲート・ドレイン間にコン
デンサを挿入するようにしたので、主パワー素子のター
ンオン時、制御端子充電用のＭＯＳＦＥＴのドレイン電
圧（つまり、主パワー素子の制御端子の電圧）が変化す
る場合に発生するミラー効果が大きくなり、主パワー素
子の制御端子の電圧上昇（下降）速度が大きい領域で、
制御端子充電用ＭＯＳＦＥＴのオン抵抗の低下速度が遅
く（速く）なり、主パワー素子の制御端子の電圧変化速
度、従って図６の時点ｔ２〜ｔ５の期間の主パワー素子
の電流のｄｉ／ｄｔ及びコレクタ・エミッタ間電圧の下
降初期のｄＶ／ｄｔを小さく、且つ電流のピークを抑え
てノイズを抑制することができ、さらに、主パワー素子
の負荷が短絡した場合でのターンオンの際も電流の増加
速度を低減することができるので保護回路により保護す
ることが容易になる。

【００８５】また、主パワー素子の制御端子の電圧変化
速度が小さい領域で、逆にミラー効果が働かず、制御端
子充電用ＭＯＳＦＥＴのオン抵抗の低下速度が早くな
り、図６の時点ｔ５〜ｔ６の期間が短縮されるので、タ
ーンオン後期の損失を低減することができる。

【００８６】また、請求項２〜５に関わる発明によれ
ば、請求項１に関わる発明において、制御端子充電用の
ＭＯＳＦＥＴのゲートを比較的緩やかに充電する手段を
設けるようにしたので、上記の主パワー素子のｄｉ／ｄ
ｔやｄＶ／ｄｔを小さくする効果を高めることができ
る。

【００８７】また、請求項６に関わる発明によれば、請
求項１〜５に関わる発明において、オン信号の入力時点
から主パワー素子に電流が流れ始める図６の時点ｔ２ま
での期間、主パワー素子の制御端子を急速に充電する手
段を別に設けるようにしたので、請求項１〜５に関わる
発明の実施でターンオンが遅れることを防ぐことができ
る。

【００８８】また、請求項７に関わる発明によれば、請
求項１〜５に関わる発明において、オン信号の入力時点
から主パワー素子と直列に接続されたフリーホイルダイ
オードの電流が主パワー素子に転流され終わる図６の時
点（転流終了時点）ｔ３までの期間、主パワー素子の制
御端子を急速に充電する手段を別に設けるようにしたの
で、請求項１〜５に関わる発明の実施でターンオン前期
（図６の時点ｔ２〜ｔ３の期間）が長引き、この期間の
損失が増加することを防ぐことができる。

【００８９】また、請求項８に関わる発明によれば、請
求項７に関わる発明において、前記転流終了時点を検出
する手段として、前回、主パワー素子に流れた電流をサ
ンプルホールドする手段、このサンプルホールドされた
電流値と、今回該電圧駆動型半導体スイッチング素子に
流れている電流とを比較する電流比較手段を設けるよう
にしたので、主パワー素子が正弦波電流を流しつつモー
タをＰＷＭ制御するインバータ回路に使用されること
で、主パワー素子の電流レベルが大きく変化しても、そ
の時々の転流終了時点を正しく検出することができる。

【００９０】また、請求項９に関わる発明によれば、請
求項８に関わる発明において、前記電流比較手段にオフ
セットを付加するようにしたので、前記転流終了時点を
検出する手段等による主パワー素子の制御端子の急速充
電の終了が遅れることを防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのドライブ回路の
構成図

【図２】本発明の第２の実施例としてのドライブ回路の
構成図

【図３】本発明の第３の実施例としてのドライブ回路の
構成図

【図４】従来のドライブ回路の例を示す構成図

【図５】ＩＧＢＴのスイッチング動作を説明する回路図

【図６】ＩＧＢＴのスイッチング動作を説明する電圧電
流の波形図

【図７】従来のドライブ回路の別の例を示す構成図

【図８】図７のドライブ回路の動作を説明する図

【図９】ＩＧＢＴの負荷短絡状態でのターンオン時の電
圧電流の波形図

【符号の説明】

１駆動対象ＩＧＢＴ２，３ＰチャネルＭＯＳＦＥＴ４，５ＮチャネルＭＯＳＦＥＴ６抵抗８オンオフ信号入力端子９プリドライバ１０コンデンサ１１直流電源１２ＮチャネルＭＯＳＦＥＴ１３ゲート電圧検出回路１４ＰチャネルＭＯＳＦＥＴ１５サンプルホールド回路１６コンバレータ１７制御回路１８センス抵抗１９オフセット２０センスＩＧＢＴ３１フリーホイルダイオードｔ１〜ｔ６時点

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J055 AX12 AX25 AX32 AX55 AX64 AX66 BX16 CX07 CX20 DX09 DX52 EX01 EX02 EX07 EX11 EX23 EY01 EY10 EY12 EY21 EZ00 EZ03 EZ07 EZ10 EZ12 EZ23 EZ51 EZ61 FX04 FX08 FX18 FX31 FX32 FX38 GX01

Claims

【特許請求の範囲】

【請求項１】オン信号の入力に基づいて駆動対象の電圧
駆動型半導体スイッチング素子の制御端子に電流を供給
する手段と、オフ信号の入力に基づいて該電圧駆動型半
導体スイッチング素子の制御端子から電流を引き抜く手
段とを備えたドライブ回路において、前記電流を供給する手段が、前記制御端子にドレインが
接続された電圧駆動型トランジスタを持ち、該電圧駆動
型トランジスタのゲート・ドレイン間にコンデンサが接
続されたことを特徴とするドライブ回路。
【請求項２】請求項１に記載のドライブ回路において、前記電流を供給する手段が、前記オン信号の入力に基づ
いて前記電圧駆動型トランジスタのゲートを比較的緩や
かに充電する緩充電手段を持つことを特徴とするドライ
ブ回路。
【請求項３】請求項２に記載のドライブ回路において、前記緩充電手段が半導体スイッチング素子と、これに直
列接続された抵抗とで構成されたことを特徴とするドラ
イブ回路。
【請求項４】請求項２に記載のドライブ回路において、前記緩充電手段が電流導通能力の低い半導体スイッチン
グ素子で構成されたことを特徴とするドライブ回路。
【請求項５】請求項２に記載のドライブ回路において、前記緩充電手段が定電流源で構成されたことを特徴とす
るドライブ回路。
【請求項６】請求項１ないし５のいずれかに記載のドラ
イブ回路において、前記電流を供給する手段がさらに、前記オン信号の入力
時点から前記駆動対象の電圧駆動型半導体スイッチング
素子に電流が流れ始めるまでの期間、前記電圧駆動型半
導体スイッチング素子の制御端子を急速に充電する手段
を持つことを特徴とするドライブ回路。
【請求項７】請求項１ないし５のいずれかに記載のドラ
イブ回路において、前記電流を供給する手段がさらに、前記駆動対象の電圧
駆動型半導体スイッチング素子と直列に接続されたフリ
ーホイルダイオードの電流が該電圧駆動型半導体スイッ
チング素子に転流され終わる転流終了時点を検出する手
段と、前記オン信号の入力時点から該転流終了時点までの期
間、前記電圧駆動型半導体スイッチング素子の制御端子
を急速に充電する手段とを持つことを特徴とするドライ
ブ回路。
【請求項８】請求項７に記載のドライブ回路において、前記転流終了時点を検出する手段が、前回、前記電圧駆
動型半導体スイッチング素子に流れた電流をサンプルホ
ールドする手段と、このサンプルホールドされた電流値と、今回該電圧駆動
型半導体スイッチング素子に流れている電流とを比較す
る電流比較手段とを持つことを特徴とするドライブ回
路。
【請求項９】請求項８に記載のドライブ回路において、
前記電流比較手段が、比較する電流値に前記転流終了時
点を早めに検出する所定のオフセットを付加することを
特徴とするドライブ回路。