JP2020036424A - ゲート駆動回路および電圧駆動型ワイドギャップ半導体の駆動方法 - Google Patents

Abstract

【課題】本発明の目的は、電圧駆動型ワイドギャップ半導体素子のスイッチング時におけるノイズとスイッチング損失の低減を両立することに関する。【解決手段】本発明は、電圧駆動型ワイドギャップ半導体素子を、ミラー期間中にゲート電流が増大するように駆動させることに関する。本発明によれば、ミラー期間中にゲート電流が増大するため、電圧駆動型ワイドギャップ半導体素子のターンオン時の電流変化率（ｄｉ／ｄｔ）を増大させることなく、ターンオン損失を低減できる。したがって、ノイズとスイッチング損失のトレードオフを改善した、高信頼かつ低損失な駆動を実現できる。【選択図】 図２

Description

本発明は、電圧駆動型ワイドギャップ半導体素子のゲート駆動回路に関する。

高速にスイッチングが可能で、かつ大電力を制御できるＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が、家庭用の小容量のインバータから鉄道などで用いられる大容量のインバータまで、幅広く利用されている。ＩＧＢＴなど電圧駆動型の半導体素子を駆動する回路として、ゲートに印可する電圧を制御することにより半導体素子のオンオフを制御するゲート駆動回路であるゲートドライバが使われている。近年では、Ｓｉ（シリコン）のＩＧＢＴに代わって、低損失なＳｉＣ（炭化ケイ素）のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor：金属−絶縁体−半導体電界効果トランジスタ）を適用したインバータなどの電力変換装置が普及しつつあり、鉄道や自動車などの電気車用途でもＳｉＣ−ＭＯＳＦＥＴの駆動に適した駆動方式やゲートドライバが求められている。特許文献１には、ＳｉＣ−ＳＢＤ（ショットキーバリアダイオード；Shottky Barrier Diode）とＳｉ−ＩＧＢＴを適用したインバータのゲート駆動回路の構成が示されている。

特開２０１４−１４７２３７

ＳｉＣ−ＭＯＳＦＥＴなど、電圧駆動型ワイドギャップ半導体素子のスイッチング損失およびノイズの低減について鋭意検討した結果、次の知見を得るに至った。

ＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ−ＩＧＢＴに比較してターンオフ損失が小さいことが挙げられる。Ｓｉ−ＩＧＢＴはバイポーラ素子であるため、ターンオフ時にキャリアの再結合に伴うテール電流が発生するため、ターンオフ損失が大きくなる。一方、ＳｉＣ−ＭＯＳＦＥＴはユニポーラ素子であるためテール電流が原理的に発生せず、ターンオフ損失が小さい。このため、スイッチング損失が小さいＳｉＣ素子の方が高周波化に有利であり、ＳｉＣ素子には高周波駆動に向けたスイッチング損失の更なる低減が求められる。

スイッチング損失を低減するために、半導体素子のゲート容量を充放電するゲート駆動回路において、充放電の速度を調整するためのゲート抵抗を低減することにより、スイッチングを高速化することでスイッチング損失を低減することが一般的に実施されている。しかしながら、ゲート抵抗を低減することにより、スイッチング損失を低減できる反面、スイッチング時の電圧や電流の時間変化率（ｄｖ／ｄｔやｄｉ／ｄｔ）が増大し、一般に半導体素子から発せられるノイズが増大するという課題がある。すなわち、半導体素子の駆動において、スイッチング損失の低減とノイズの低減はトレードオフの関係にあり、低損失かつ低ノイズな駆動が課題である。

上記のように、ＳｉＣ−ＭＯＳＦＥＴを駆動するためのゲートドライバの駆動方式としては、ノイズを増大させずにスイッチング損失を低減するという特性を有することが望ましい。ＳｉＣを適用した素子の駆動技術に関する先行技術としては、特許文献１がある。

しかしながら、特許文献１に記載されている駆動方式は、還流ダイオードとしてＳｉＣ−ＳＢＤを用いた場合に、対アームのＩＧＢＴのターンオン時に発生する激しい電圧、電流の振動（リンギング）を抑制するために、ＩＧＢＴのターンオン動作中に、ＩＧＢＴのゲート−エミッタ間容量（Ｃｇｅ）を一定時間だけ放電させる方式であるから、上記放電期間においてＩＧＢＴのコレクタ−エミッタ間電圧（Ｖｃｅ）は減少から増加に転じ、ターンオン損失が増大するという問題がある。

特許文献１のように、還流ダイオードとしてＳｉＣ−ＳＢＤを適用し、対アームのＳｉ−ＩＧＢＴを駆動する場合は、リンギングの抑制を優先してある程度のターンオン損失の増分を許容する手段は有効である。しかしながら、半導体素子としてＳｉＣ−ＭＯＳＦＥＴを駆動する場合は、特許文献１の駆動方式を適用すると、ターンオン損失が発生する期間であるミラー期間中のスイッチング速度を減速させることになり、ターンオン損失が著しく増大する。

本発明の目的は、電圧駆動型ワイドギャップ半導体素子のスイッチング時におけるノイズとスイッチング損失の低減を両立することに関する。

本発明は、電圧駆動型ワイドギャップ半導体素子を、ミラー期間中にゲート電流が増大するように駆動させることに関する。

本発明によれば、ミラー期間中にゲート電流が増大するため、電圧駆動型ワイドギャップ半導体素子のターンオン時の電流変化率（ｄｉ／ｄｔ）を増大させることなく、ターンオン損失を低減できる。したがって、ノイズとスイッチング損失のトレードオフを改善した、高信頼かつ低損失な駆動を実現できる。

鉄道用インバータシステムの構成図 実施例１にかかるゲートドライバの構成図 実施例１の効果を示す、半導体素子のターンオン波形の模式図 実施例１の効果を示す、ｄｉ／ｄｔとターンオン損失のトレードオフ関係の説明図 実施例１の効果が現れるためのゲート電流の増大を開始するタイミングの範囲の説明図 実施例２にかかるゲートドライバの構成図 実施例３にかかるゲートドライバの構成図 実施例３にかかるターンオン動作の説明図

実施例では、電圧駆動型ワイドギャップ半導体素子を駆動するゲート駆動回路において、ミラー期間中にゲート電流を増大する手段を有するものを開示する。

また、実施例では、ミラー期間中にゲート電流を増大する電圧駆動型ワイドギャップ半導体素子の駆動方法を開示する。

また、実施例では、ミラー期間中にゲート電流を増大することを開示する。

また、実施例では、ターンオン期間中であってドレイン電流がオン電流に達した後に、ゲート電流の増大を開始することを開示する。

また、実施例では、ターンオン期間中であってドレイン-ソース間電圧がオン電圧に達する前に、ゲート電流の増大を開始することを開示する。

また、実施例では、定電圧源に接続される電圧駆動回路を用いて半導体素子のゲート電圧を制御することを開示する。

また、実施例では、半導体素子の駆動指令の入力時点から所定の時間が経過した後に、ゲート電流の増大を開始することを開示する。

また、実施例では、電圧駆動型ワイドギャップ半導体素子のゲート-ソース間電圧が所定の値になった後に、ゲート電流の増大を開始することを開示する。

また、実施例では、ゲート抵抗を低減してゲート電流を増大することを開示する。

また、実施例では、ゲート駆動電圧を増大してゲート電流を増大することを開示する。

また、実施例では、電圧駆動型ワイドギャップ半導体素子がＳｉＣ−ＭＯＳＦＥＴであることを開示する。

また、実施例では、ゲート駆動回路を搭載した電力変換装置、および該電力変換装置を搭載した電気車を開示する。

以下、上記およびその他の本発明の新規な特徴と効果について図面を参酌して説明する。なお、図面は専ら発明理解のために用いるものであり、権利範囲を減縮するものではない。

図１は、本実施例にかかる鉄道用インバータシステムの構成図である。

本実施例にかかる鉄道用インバータシステムでは、電圧駆動型ワイドギャップ半導体素子であるＭＯＳＦＥＴ１０１とフィルタコンデンサ１０３によりパワーユニット１００を構成する。ＵＶＷ相それぞれにおいて、ＭＯＳＦＥＴ１０１が直列に接続されており、各ＭＯＳＦＥＴ１０１には、通流方向が逆方向となるように還流ダイオード１０２が並列接続されている。ＳｉＣ−ＭＯＳＦＥＴの場合、ＭＯＳＦＥＴ１０１に内蔵されているダイオードを還流ダイオード１０２として利用する場合があり、その場合には還流ダイオード１０２は必ずしも必要ない。

また、各ＭＯＳＦＥＴ１０１には、指令論理部１０５からの指令に従い、ＭＯＳＦＥＴを駆動させるゲートドライバ１０４が配置されている。ＵＶＷ相それぞれの上側ＭＯＳＦＥＴ（上アーム）と下側ＭＯＳＦＥＴ（下アーム）の接続点は、パワーユニット１００の出力としてモータ１０６と接続されている。

架線１０７からの電力は、集電装置１０８、複数の遮断機１０９およびフィルタリアクトル１１０を介して、直流電力を平滑化し、ノイズを除去するためのフィルタコンデンサ１０３の高圧側に入力される。なお、フィルタコンデンサ１０３の低圧側は、車輪１１１を介して、電気的なグラウンドであるレール１１２に接続されている。そして、鉄道用インバータシステムは、パワーユニット内のＵＶＷ相のＭＯＳＦＥＴを交互にスイッチングすることにより３相交流を生成してモータ１０６に送る。ＭＯＳＦＥＴ１０１やフィルタコンデンサ１０３とともにパワーユニット１００内に配置されているゲートドライバ１０４は、指令論理部１０５からの指令に従い、ＭＯＳＦＥＴ１０１を駆動する。指令論理部１０５は、演算装置、メモリおよび入出力手段を備え、所定のプログラムに従ってＭＯＳＦＥＴを駆動する指令を出力する。なお、本実施例にかかるゲートドライバでは、半導体素子としてＭＯＳＦＥＴを駆動する例を説明するが、半導体素子はＭＯＳＦＥＴに限らず電圧駆動型の素子であれば良く、例えばＩＧＢＴでも良い。

図２は、本実施例にかかるゲートドライバの構成図である。図２に示すように、ゲートドライバ１０４は、ゲートドライバの正側電源１（電源電圧＝＋Ｖｐ１）、ゲートドライバの負側電源２（電源電圧＝−Ｖｍ）、Ｐ型ＭＯＳＦＥＴ３ａ、Ｎ型ＭＯＳＦＥＴ４、オン側ゲート抵抗５（Ｒｏｎ１）、オフ側ゲート抵抗６、駆動制御装置７、タイマー回路８、ゲート抵抗低減回路９から構成されている。

Ｐ型ＭＯＳＦＥＴ３aのソースは正側電源１に、ドレインはオン側ゲート抵抗５に接続されている。Ｎ型ＭＯＳＦＥＴ４のソースは負側電源２に、ドレインはオフ側ゲート抵抗６に接続されている。オン側ゲート抵抗５とオフ側ゲート抵抗６の接続点がゲートドライバ１０４の出力部となり、半導体素子１０１のゲートに接続されている。Ｐ型ＭＯＳＦＥＴ３ａおよびＮ型ＭＯＳＦＥＴ４のゲートは、ともに駆動制御装置７の出力部に接続されている。指令論理部１０５は、駆動制御装置７の入力部およびタイマー回路８の入力部に接続されている。

ゲート抵抗低減回路９は、Ｐ型ＭＯＳＦＥＴ３ｂ、駆動装置１０、ゲート電流増大用抵抗１１（Ｒｏｎ２）から構成されている。タイマー回路８の出力部が駆動装置１０の入力部に接続され、駆動装置１０の出力部がＰ型ＭＯＳＦＥＴ３ｂのゲートに接続されている。Ｐ型ＭＯＳＦＥＴ３ｂのソースは正側電源１に接続され、Ｐ型ＭＯＳＦＥＴ３ｂのドレインはゲート電流増大用抵抗１１を介してゲートドライバ１０４の出力部、すなわち半導体素子１０１のゲートに接続されている。

指令論理部１０５からゲート駆動指令が駆動制御装置７に入力すると、駆動制御装置７はゲートドライバの出力段にあるＰ型ＭＯＳＦＥＴ３ａとＮ型ＭＯＳＦＥＴ４を相補的にオンオフさせるように制御することにより、半導体素子１０１のゲートに電荷を充電および放電する。充電および放電の速度は、それぞれオン側ゲート抵抗５、オフ側ゲート抵抗６の抵抗値で制御できる。

Ｐ型ＭＯＳＦＥＴ３ａがオン、Ｎ型ＭＯＳＦＥＴ４がオフのとき、Ｐ型ＭＯＳＦＥＴ３aを介してＭＯＳＦＥＴ１０１のゲートに電荷が充電され、ＭＯＳＦＥＴ１０１のゲート-ソース間電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）を超えるとＭＯＳＦＥＴ１０１はオフからオン状態に移行する（ターンオン）。このとき、ＭＯＳＦＥＴ１０１のドレイン-ソース間電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）の積の時間積分に相当するターンオン損失が発生する。

Ｐ型ＭＯＳＦＥＴ３ａがオフ、Ｎ型ＭＯＳＦＥＴ４がオンのとき、Ｎ型ＭＯＳＦＥＴ４を介してＭＯＳＦＥＴ１０１のゲートから電荷が放電され、ＶｇｓがＶｔｈを下回るとＭＯＳＦＥＴ１０１はオンからオフ状態に移行する（ターンオフ）。このとき、ＭＯＳＦＥＴ１０１のＶｄｓとＩｄの積の時間積分に相当するターンオフ損失が発生する。

本実施例では、半導体素子１０１のターンオン動作のミラー期間中に、ゲート抵抗低減回路９を動作させることにより、ターンオン時のゲート電荷の充電速度を増加させ、ターンオン動作を素早く終了させることにより、ターンオン損失を低減できる。上記を実現する回路動作について図２を参照して下記に述べる。

指令論理部１０５からゲート駆動指令（オン指令）が駆動制御装置７に入力した時点を起点としてタイマー回路８が作動し、タイマー回路８で決まる一定の遅延時間の経過後にゲート抵抗低減回路９が作動する。このとき、駆動回路１０がＰ型ＭＯＳＦＥＴ３ｂをオンすることにより、ＭＯＳＦＥＴ１０１のゲートは、Ｐ型ＭＯＳＦＥＴ３ｂを介して正側電源１から電荷を供給されるため、ゲート抵抗低減回路９の作動後はゲート電荷の充電速度が増加し（ゲート電流が増加し）、ターンオン動作が素早く終了するため、ＭＯＳＦＥＴ１０１で発生するターンオン損失を低減できる。

このとき、ゲート電流増大用抵抗１１の抵抗値（Ｒｏｎ２）としては、オン側ゲート抵抗５の抵抗値（Ｒｏｎ１）よりも小さくすることにより（Ｒｏｎ１＞Ｒｏｎ２）、ゲート抵抗低減回路９の作動後にゲート電流を増大できる。

ターンオン時の電流の時間変化率（ｄｉ／ｄｔ）を増大することなく、ターンオン損失を低減する仕組みについて、図３および図４を参照して下記に述べる。

図３は、本実施例の効果を示す、半導体素子のターンオン波形の模式図である。破線波形は、ターンオン時のゲート抵抗を一定値Ｒｇ１に固定した場合を示す。実線波形は、ターンオン時のゲート抵抗をミラー期間前はＲｇ１とし、ミラー期間中にＲｇ２（＜Ｒｇ１）に低減した場合を示す。ドレイン電流（Ｉｄ）の波形は、実線と破線とで重なっている。

時刻ｔ０よりも前では、ドレイン−ソース間電圧（Ｖｄｓ）は、ほぼ電源電圧Ｖｃｃに等しく、ドレイン電流（Ｉｄ）はゼロである。時刻ｔ０において、ＭＯＳＦＥＴ１０１のゲート−ソース間電圧が閾値電圧に達し（Ｖｇｓ＝Ｖｔｈ）、ドレイン電流（Ｉｄ）が流れ始める。時刻ｔ１においてドレイン電流がオン電流に達し（Ｉｄ＝Ｉｏｎ）、時刻ｔ１以降はＶｄｓが減少して、Ｖｇｓがほぼ一定となるミラー期間に入る。時刻ｔ２において、Ｖｄｓはオン電圧（Ｖｏｎ）まで低下し、ターンオン動作が完了する。

このとき、ＭＯＳＦＥＴ１０１のターンオン動作において、ミラー期間中にゲート抵抗低減回路９が作動開始するようにタイマー回路８で決まる遅延時間を調整することにより、ドレイン電流（Ｉｄ）がオン電流（Ｉｏｎ）に達した後にゲート電流が増大するようにできるため、ターンオン時の電流の時間変化率（ｄｉ／ｄｔ）を増大することなく、ターンオン時のＶｄｓの時間変化率(ｄｖ／ｄｔ)のみを増大させる。したがって、ＶｄｓとＩｄの積の時間積分で決まるターンオン損失を低減できる。

さらに、ゲート抵抗低減回路９は、定電圧源であるゲートドライバの正側電源１に接続されている電圧駆動回路であるため、ゲートドライバの正側電源１の電圧がＭＯＳＦＥＴ１０１のゲート電圧の絶対最大定格未満である限り、ゲート抵抗低減回路９の作動後もＭＯＳＦＥＴ１０１のゲート電圧を絶対最大定格未満に制御でき、素子の信頼性が確保される。

図４は、本実施例の効果を示す、ｄｉ／ｄｔとターンオン損失のトレードオフ関係の説明図である。ゲート抵抗を一定値（Ｒｏｎ１）で固定して駆動した場合に対し、本実施例のようにミラー期間中にゲート抵抗を低減（Ｒｏｎ１⇒Ｒｏｎ２）して駆動した方が、同じノイズレベル（ｄｉ／ｄｔ）においてターンオン損失を低減でき、ノイズと損失のトレードオフを改善できることがわかる。本発明者が検討した結果、本ゲートドライバを適用した電源電圧Ｖｃｃ＝１５００ＶでのＳｉＣ−ＭＯＳＦＥＴのスイッチング試験において、同一のｄｉ／ｄｔレベルで比較して２０％ほどターンオン損失を低減できることを確認した。

図５は、本実施例の効果が現れるためのゲート電流の増大を開始するタイミングの範囲の説明図である。図５は、図３のターンオン波形について、縦軸をドレイン電流（Ｉｄ）に、横軸をドレイン−ソース間電圧（Ｖｄｓ）として描画したローカス（軌跡）の模式図である。（Ａ）点はターンオンの開始時点（Ｉｄが流れ始める時点）、（Ｂ）点はミラー期間に入る時点、（Ｃ）点はターンオンの終了時点（Ｖｄｓがオン電圧Ｖｏｎに達する時点）を示す。このうち、ゲート電流の増大を開始するタイミングは、（Ｂ）点〜（Ｃ）点の間であればよい。（Ｂ）点以降であれば、ターンオン期間中のドレイン電流（Ｉｄ）がオン電流（Ｉｏｎ）に達する時点よりも後であるため、ゲート電流を増大してもｄｉ／ｄｔは増大せず、ターンオン損失のみを低減できるためである。さらに、（Ｂ）点以降でなるべく早いタイミングでゲート電流を増大するほどターンオン損失の減少分が大きくなるため、ベストモードのタイミングは（Ｂ）点直後となる。

本実施例は、実施例１のゲートドライバの構成に対し、ゲート電流の増大を開始するタイミングを決定する手段として、半導体素子のゲート-ソース間電圧（Ｖｇｓ）を監視し、Ｖｇｓが一定の値以上になった時点を検知する点が異なる。以下、実施例１との相違点を中心に説明する。

図６は、本実施例にかかるゲートドライバの構成図である。実施例１のタイマー回路８は不要となるため、取り除かれている。タイマー回路８の代わりに、本実施例では、ゲートドライバ１０４の出力部とゲート抵抗低減回路９との間に、ゲート電圧検知回路１２が接続されている。その他の接続様態は、実施例１と同じである。

ゲート電圧検知回路１２の実施形態として、図６に示すように、比較器１３で構成された例を示す。比較器１３の−入力端子はゲートドライバ１０４の出力部に、＋入力端子は参照電圧源（Ｖｒｅｆ）を介してゲートドライバの負側電源２に接続されている。比較器１３の出力端子はゲート抵抗低減回路９に接続されている。

比較器１３の−入力端子の電圧は、ＭＯＳＦＥＴ１０１のゲート-ソース間電圧（Ｖｇｓ）に等しく、＋入力端子の電圧を超えると（Ｖｇｓ＞Ｖｒｅｆ）、比較器１３の出力がハイ⇒ローとなり、ゲート抵抗低減回路９が作動する。したがって、ミラー期間中にゲート抵抗低減回路９が作動するようにＶｒｅｆを設計することにより、ｄｉ／ｄｔを増大させずにターンオン損失を低減できる。

ＭＯＳＦＥＴ１０１の素子温度やゲートドライバ１０４の基板温度が変化した場合、指令論理部１０５からゲート駆動指令（オン指令）の入力からＭＯＳＦＥＴ１０１がミラー期間に入るまでの遅延時間も変化しうる。しかし、本実施例では、当該温度における実際の駆動時のゲート-ソース間電圧（Ｖｇｓ）を監視するため、温度が変化してもゲート電流の増大を開始するタイミングがミラー期間から変動しにくい利点がある。

本実施例は、実施例２のゲートドライバの構成に対し、ゲート電流を増大する手段として、ゲート抵抗を低減する方式の代わりに、ゲート駆動電圧を増大する方式を用いている点が異なる。以下、実施例１乃至２との相違点を中心に説明する。

図７は、本実施例にかかるゲートドライバの構成図である。実施例１および実施例２で示したゲート抵抗低減回路９は不要となるため、取り除かれている。ゲート抵抗低減回路９の代わりに、本実施例では、ゲート電圧検知回路１２の出力部とＰ型ＭＯＳＦＥＴ３aのドレインとの間に、ゲート電圧増大回路１４が接続されている。その他の接続様態は、実施例２と同じである。

ゲート電圧増大回路１４は、ゲートドライバの第１の正側電源１、第２の正側電源１５、ワンショットＩＣ１６、Ｐ型ＭＯＳＦＥＴ１７、Ｎ型ＭＯＳＦＥＴ１８から構成される。ワンショットＩＣ１６の入力部はゲート電圧検知回路１２の出力部に接続されている。Ｐ型ＭＯＳＦＥＴ１７のドレインとＮ型ＭＯＳＦＥＴ１８のドレインは、共にＰ型ＭＯＳＦＥＴ３aのドレインに接続されている。Ｐ型ＭＯＳＦＥＴ１７のゲートとＮ型ＭＯＳＦＥＴ１８のゲートは、共にワンショットＩＣ１６の出力部に接続されている。Ｐ型ＭＯＳＦＥＴ１７のソースはゲートドライバの第２の正側電源１５に接続され、Ｎ型ＭＯＳＦＥＴ１８のソースはゲートドライバの第１の正側電源１に接続されている。

第２の正側電源１５の電圧（＋Ｖｐ２）は、第１の正側電源１の電圧（＋Ｖｐ１）よりは大きく、半導体素子１０１のゲート電圧の絶対最大定格（＋Ｖｇｓ_ａｂｓ）よりは小さく設定されている（＋Ｖｐ１＜＋Ｖｐ２＜＋Ｖｇｓ_ａｂｓ）。

ＭＯＳＦＥＴ１０１のゲート電圧がゲート電圧検知回路１２の参照電圧よりも小さいとき、比較器１３の入力電圧の関係（Ｖｇｓ＜Ｖｒｅｆ）より、比較器１３の出力はハイになる。このとき、ゲート電圧増大回路１４の中のワンショットＩＣ１６の出力はハイを保持し、Ｐ型ＭＯＳＦＥＴ１７はオフ、Ｎ型ＭＯＳＦＥＴ１８はオンとなる。したがって、Ｐ型ＭＯＳＦＥＴ３aのドレインの電位は、第１の正側電源１の電圧（＋Ｖｐ１）に等しくなる。

ＭＯＳＦＥＴ１０１のゲート電圧がゲート電圧検知回路１２の参照電圧よりも大きいとき、比較器１３の入力電圧の関係（Ｖｇｓ＞Ｖｒｅｆ）より、比較器１３の出力はローになる。このとき、ゲート電圧増大回路１４の中のワンショットＩＣ１６の出力は、ワンショットＩＣ１６の内部回路で決まるある一定期間（ΔＴ）だけ、ハイ⇒ローを出力し、この期間ΔＴの間に限って、Ｐ型ＭＯＳＦＥＴ１７はオン、Ｎ型ＭＯＳＦＥＴ１８はオフとなる。したがって、Ｐ型ＭＯＳＦＥＴ３aのドレインの電位は、期間ΔＴの間だけ第２の正側電源１５の電圧（＋Ｖｐ２）に等しくなる。

以上の回路動作より、ＭＯＳＦＥＴ１０１のターンオン動作の中で、前半区間（Ｖｇｓ＜Ｖｒｅｆ）はＰ型ＭＯＳＦＥＴ３aのドレインの電位を＋Ｖｐ１とでき、後半区間（Ｖｇｓ＞Ｖｒｅｆ）はＰ型ＭＯＳＦＥＴ３aのドレインの電位を＋Ｖｐ２（＞＋Ｖｐ１）とできる。

上記の前半区間と後半区間の分岐点が、半導体素子１０１がミラー期間に達する時点以降となるように、ゲート電圧検知回路１２の参照電圧（Ｖｒｅｆ）を設定することにより、ミラー期間中にゲート駆動電圧を＋Ｖｐ１から＋Ｖｐ２に昇圧できる。したがって、ｄｉ／ｄｔを増大させずにターンオン損失を低減できる。なお、ワンショットＩＣ１６は、比較器１３のロー出力をトリガに一定期間（ΔＴ）ロー出力を出す役割を持っており、同様の機能を持つ素子であればワンショットＩＣでなくとも良い。

図８は、本実施例にかかるターンオン動作の説明図である。破線波形は、ターンオン時のゲート駆動電圧を一定値＋Ｖｐ１に固定した場合を示す。実線波形は、ターンオン時のゲート駆動電圧をミラー期間前は＋Ｖｐ１とし、ミラー期間中に＋Ｖｐ２（＞＋Ｖｐ１）に昇圧した場合を示す。ドレイン電流（Ｉｄ）の波形は、実線と破線とで重なっている。

ミラー期間中にゲート電圧増大回路１４が作動開始するように、ゲート電圧検知回路１２の参照電圧（Ｖｒｅｆ）を調整することにより、ドレイン電流（Ｉｄ）がオン電流（Ｉｏｎ）に達した後にゲート電流が増大するため、ｄｉ／ｄｔを増大することなく、ターンオン時のＶｄｓの時間変化率(ｄｖ／ｄｔ)のみを増大させ、ターンオン損失を低減できる。

ワンショットＩＣ１６の出力がローとなる期間ΔＴは、ＭＯＳＦＥＴ１０１がミラー期間（Ｔ１）よりも長い方が望ましい。また、期間ΔＴは、図８に図示しない次のターンオンまでの期間（Ｔ２）よりも短くすることが必要である（Ｔ１＜ΔＴ＜Ｔ２）。ΔＴ＞Ｔ１は、ＭＯＳＦＥＴ１０１のミラー期間中にゲート電流を増大させ続けるための条件であり、ΔＴ＜Ｔ２は、次のターンオン動作が開始するまでの間に、Ｐ型ＭＯＳＦＥＴ３aのドレインの電位をゲートドライバの第２の正側電源１５の電圧（＋Ｖｐ２）から第１の正側電源１の電圧（＋Ｖｐ１）に戻すために必要な条件である。

本実施例では、ゲートドライバの第２の正側電源１５の電源電圧を、半導体素子１０１のゲート電圧の絶対最大定格＋Ｖｇｓ_ａｂｓ未満の範囲で、第一の正側電源１の電源電圧よりも大きくする（＋Ｖｐ１＜＋Ｖｐ２＜＋Ｖｇｓ_ａｂｓ）ことにより、実施例１および実施例２に対してさらにゲート電流を増加でき、ターンオン損失をさらに低減できる利点がある。

１：ゲートドライバの（第一の）正側電源
２：ゲートドライバの負側電源
３ａ、３ｂ、１７：Ｐ型ＭＯＳＦＥＴ
４、１８：Ｎ型ＭＯＳＦＥＴ
５：オン側ゲート抵抗
６：オフ側ゲート抵抗
７：駆動制御装置
８：タイマー回路
９：ゲート抵抗低減回路
１０：駆動装置
１１：ゲート電流増大用抵抗
１２：ゲート電圧検知回路
１３：比較器
１４：ゲート電圧増大回路
１５：ゲートドライバの第２の正側電源
１６：ワンショットＩＣ
１００：パワーユニット
１０１：ＭＯＳＦＥＴ
１０２：還流ダイオード
１０３：フィルタコンデンサ
１０４：ゲートドライバ
１０５：指令論理部
１０６：モータ
１０７：架線
１０８：集電装置
１０９：遮断機
１１０：フィルタリアクトル
１１１：車輪
１１２：レール
Ｖｇｓ：ゲート−ソース間電圧
Ｖｄｓ：ドレイン−ソース間電圧
Ｉｇ：ゲート電流
Ｉｄ：ドレイン電流
Ｒｇ：ゲート抵抗
Ｖｔｈ：閾値電圧
Ｉｏｎ：オン電流
Ｖｏｎ：オン電圧
Ｖｃｃ：電源電圧

Claims (20)

1. 電圧駆動型ワイドギャップ半導体素子を駆動するゲート駆動回路において、
   ミラー期間中にゲート電流を増大する手段を有することを特徴とするゲート駆動回路。
2. 請求項１に記載のゲート駆動回路において、
   ターンオン期間中であってドレイン電流がオン電流に達した後に、ゲート電流の増大を開始することを特徴とするゲート駆動回路。
3. 請求項１に記載のゲート駆動回路において、
   ターンオン期間中であってドレイン-ソース間電圧がオン電圧に達する前に、ゲート電流の増大を開始することを特徴とするゲート駆動回路。
4. 請求項１乃至３のいずれかに記載のゲート駆動回路において、
   定電圧源に接続される電圧駆動回路を用いて半導体素子のゲート電圧を制御することを特徴とするゲート駆動回路。
5. 請求項１乃至４のいずれかに記載のゲート駆動回路において、
   半導体素子の駆動指令の入力時点から所定の時間が経過した後に、ゲート電流の増大を開始することを特徴とするゲート駆動回路。
6. 請求項１乃至４のいずれかに記載のゲート駆動回路において、
   前記電圧駆動型ワイドギャップ半導体素子のゲート-ソース間電圧が所定の値になった後に、ゲート電流の増大を開始することを特徴とするゲート駆動回路。
7. 請求項１乃至６のいずれかに記載のゲート駆動回路において、
   ゲート抵抗を低減してゲート電流を増大することを特徴とするゲート駆動回路。
8. 請求項１乃至６のいずれかに記載のゲート駆動回路において、
   ゲート駆動電圧を増大してゲート電流を増大することを特徴とするゲート駆動回路。
9. 請求項１乃至８のいずれかに記載のゲート駆動回路において、
   前記電圧駆動型ワイドギャップ半導体素子がＳｉＣ−ＭＯＳＦＥＴであることを特徴とするゲート駆動回路。
10. 請求項１乃至９いずれかに記載のゲート駆動回路を搭載した電力変換装置。
11. 請求項１０に記載の電力変換装置を搭載した電気車。
12. 電圧駆動型ワイドギャップ半導体素子の駆動方法において、
    ミラー期間中にゲート電流を増大することを特徴とする駆動方法。
13. 請求項１２に記載の電圧駆動型ワイドギャップ半導体素子の駆動方法において、
    ターンオン期間中であってドレイン電流がオン電流に達した後に、ゲート電流の増大を開始することを特徴とする駆動方法。
14. 請求項１２に記載の電圧駆動型ワイドギャップ半導体の駆動方法において、
    ターンオン期間中であってドレイン-ソース間電圧がオン電圧に達する前に、ゲート電流の増大を開始することを特徴とする駆動方法。
15. 請求項１２乃至１４のいずれかに記載の電圧駆動型ワイドギャップ半導体の駆動方法において、
    定電圧源に接続される電圧駆動回路を用いて半導体素子のゲート電圧を制御することを特徴とする駆動方法。
16. 請求項１２乃至１５のいずれかに記載の電圧駆動型ワイドギャップ半導体の駆動方法において、
    半導体素子の駆動指令の入力時点から所定の時間が経過した後に、ゲート電流の増大を開始することを特徴とする駆動方法。
17. 請求項１２乃至１５のいずれかに記載の電圧駆動型ワイドギャップ半導体の駆動方法において、
    前記電圧駆動型ワイドギャップ半導体素子のゲート-ソース間電圧が所定の値になった後に、ゲート電流の増大を開始することを特徴とする駆動方法。
18. 請求項１２乃至１７のいずれかに記載の電圧駆動型ワイドギャップ半導体の駆動方法において、
    ゲート抵抗を低減してゲート電流を増大することを特徴とする駆動方法。
19. 請求項１２乃至１７のいずれかに記載の電圧駆動型ワイドギャップ半導体の駆動方法において、
    ゲート駆動電圧を増大してゲート電流を増大することを特徴とする駆動方法。
20. 請求項１２乃至１９のいずれかに記載の電圧駆動型ワイドギャップ半導体の駆動方法において、
    前記電圧駆動型ワイドギャップ半導体素子がＳｉＣ−ＭＯＳＦＥＴであることを特徴とする駆動方法。

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