JP7006547B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
ゲート電極を有する半導体素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を搭載した半導体装置では、オフ状態からオン状態に切り替える時、いわゆるターンオンする時の半導体素子の両端に印加される電圧の時間変化率（ｄｖ／ｄｔ）を抑制する技術が求められている。
特許文献１には、ターンオン時に第一のゲート電極に供給する駆動信号のターンオンのタイミングと第二のゲート電極に供給する駆動信号のターンオンのタイミングとを所定の時間ずらすことで、ターンオン時の出力電圧の時間変化率（ｄｖ／ｄｔ）を抑制して制御性を向上する半導体装置が記載されている。
国際公開第２０１４／０３８０６４号
しかしながら、特許文献１に記載の半導体装置においては、ターンオン時に発生する損失すなわちターンオン損失については、十分に考慮がされていなかった。ターンオン損失は、半導体素子の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）と相関があり、半導体素子の両端に印加された電圧変化を遅くすると、すなわち時間変化率（ｄｖ／ｄｔ）を小さくすると、制御性は向上するが、ターンオン損失は大きくなる。
つまり、ターンオン時の半導体素子の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）は、大きすぎると制御性が低下し、小さすぎるとターンオン損失が増加することから調整が必要である。
本発明は、上述のような問題を解決するためになされたもので、半導体素子の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）の調整を可能とすることで、ターンオン時における制御性とターンオン損失の調整とが可能な半導体装置の提供を目的とする。
本発明に係る半導体装置は、第一ゲート電極を有し、第一ゲート電極に入力される制御信号によって供給された電荷量に応じてチャネル電流が制御される第一スイッチング領域と、第二ゲート電極を有し、第二ゲート電極に入力される制御信号によって供給された電荷量に応じてチャネル電流が制御され、第一スイッチング領域と並列接続された第二スイッチング領域と、第一ゲート電極に第一スイッチング領域をターンオンさせるための第一制御信号を出力し、第二ゲート電極に第二スイッチング領域をターンオンさせるための第二制御信号を出力する制御部と、を備え、制御部は、第一制御信号と第二制御信号とを出力して第一の所定期間が経過した後に、第二制御信号の出力を停止させ、第二制御信号の出力を停止させて第二の所定期間が経過した後に、前記第二制御信号を出力し、前記第一スイッチング領域または前記第二スイッチング領域は、高電位側電極及び低電位側電極に電気的に接続されており、前記高電位側電極と前記低電位側電極との間の電圧を検出する電圧検出回路を更に有し、前記制御部は、前記電圧検出回路が検出した前記高電位側電極と前記低電位側電極との間の電圧に基づいて、前記第二の所定期間を制御するものである。
本発明に係る他の半導体装置は、第一ゲート電極を有し、前記第一ゲート電極に入力される制御信号によって供給された電荷量に応じてチャネル電流が制御される第一スイッチング領域と、第二ゲート電極を有し、前記第二ゲート電極に入力される制御信号によって供給された電荷量に応じてチャネル電流が制御され、前記第一スイッチング領域と並列接続された第二スイッチング領域と、前記第一ゲート電極に前記第一スイッチング領域をターンオンさせるための第一制御信号を出力し、前記第二ゲート電極に前記第二スイッチング領域をターンオンさせるための第二制御信号を出力する制御部と、を備え、前記制御部は、前記第一制御信号と前記第二制御信号とを出力して第一の所定期間が経過した後に、前記第二制御信号の出力を停止させ、記第二制御信号の出力を停止させて第二の所定期間が経過した後に、前記第二制御信号を出力し、前記第二ゲート電極に供給される電荷量が、前記第一ゲート電極に供給される電荷量より多いものである。
本発明に係る半導体装置によれば、制御部が出力する制御信号によりターンオン時における半導体素子の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）の調整を可能としたので、ターンオン時における制御性とターンオン損失の調整が可能な半導体装置が提供される。
本発明の実施の形態１に係る半導体装置の構成を示す平面図である。 本発明の実施の形態１に係る半導体装置の構成を示す断面図である。 本発明の実施の形態１に係る半導体装置の制御基板を除去した場合の構成を示す平面図である。 本発明の実施の形態１に係る半導体装置に搭載した半導体素子の駆動配線の構成を示す平面図である。 本発明の実施の形態１に係る半導体装置の等価回路図である。 本発明の実施の形態１に係る半導体装置の動作を示すタイミングチャートである。 本発明の実施の形態１に係る半導体装置の変形例を示す等価回路図である。 本発明の実施の形態２に係る半導体装置の構成を示す平面図である。 本発明の実施の形態２に係る半導体装置の制御基板を除去した場合の構成を示す平面図である。 本発明の実施の形態３に係る半導体装置に搭載した半導体素子の駆動配線の構成を示す平面図である。
実施の形態１．
本発明の実施の形態１に係る半導体装置１００の構成を説明する。図１は、本発明の実施の形態１に係る半導体装置の構成を示す平面図である。また、図２は、本発明の実施の形態１に係る半導体装置の構成を示す断面図である。図１は半導体装置１００を上から見た場合の構成を示す平面図であり、図２は図１に記載のＡ－Ａ線での断面図である。なお、図１及び図２において、半導体装置１００の内部に充填される封止材や必要に応じて半導体装置１００の上面に設けられる蓋など、いくつかの部材は、省略して示している。
図１において、半導体装置１００は、平面視矩形状のケース樹脂１３を有し、ケース樹脂１３の内側に制御基板２１を有している。制御基板２１は、制御部２５と複数の入力側端子と出力側端子とを有している。制御基板２１は、制御部２５と複数の独立した導電パターン（図示せず）を有する。制御部２５の入力側は、導電パターンにより複数の入力側端子に接続され、制御部２５の出力側は、導電パターンを介して出力側端子に接続される。
複数の入力側端子は、信号入力端子２２と基準電位入力端子２３と駆動電位入力端子２４である。信号入力端子２２、基準電位入力端子２３、駆動電位入力端子２４は、それぞれ半導体装置１００の外部と接続可能に構成されている。信号入力端子２２には、外部に設けられる信号発生装置９０から出力された信号が入力され、基準電位入力端子２３及び駆動電位入力端子２４には、電源９１が接続される。電源９１はスイッチング素子のゲート電極へ電荷を供給するための供給源となる。
出力側端子は、基準電位信号端子１４と第一駆動信号端子１５と第二駆動信号端子１６である。後述するように、基準電位信号端子１４はスイッチング素子のエミッタ電極に接続され、第一駆動信号端子１５はスイッチング素子の第一ゲート電極に接続され、第二駆動信号端子１６はスイッチング素子の第二ゲート電極に接続されている。
出力側の導電パターンと、基準電位信号端子１４、第一駆動信号端子１５、及び第二駆動信号端子１６のそれぞれとは、制御基板２１に形成されたホール（図示せず）を介して接続される。ホールは側面が導電性であり、導電パターン２０と電気的に接続されている。ホールには、基準電位信号端子１４及び第一駆動信号端子１５が圧入され、機械的な接触によって電気的に接続されている。なお、ホールの側面を導電性にしたり、機械的な接触をしたりすることなく、はんだ接続等によって電気的に接続してもよい。
また、半導体装置１００は、樹脂ケース１３を貫通して樹脂ケース１３の内側と外側とを電気的に接続する低電位側主電極１７と高電位側主電極１８とを有している。
次に、図２を用いて半導体装置１００の構成を説明する。半導体装置１００は、絶縁層１を有し、絶縁層１の一方主面には放熱板２を有し、他方主面には電気回路パターン３を有する。絶縁層１は、例えば、窒化アルミニウムなど熱伝導率が高いセラミックス基板であってよい。
電気回路パターン３には、はんだ４を介してスイッチング素子５の裏面電極及び還流素子１２の裏面電極が接続される。ここで、本実施の形態１におけるスイッチング素子５は、例えば、二つのゲート信号で駆動するタイプのＩＧＢＴで構成され、還流素子１２は、例えば、ダイオードで構成される。スイッチング素子５の裏面電極はコレクタ電極であり、還流素子１２の裏面電極はカソード電極である。
半導体装置１００の側面は、ケース樹脂１３で構成されており、ケース樹脂１３と絶縁層１とは、接着材２０で接着されている。
ケース樹脂１３には、基準電位信号端子１４、第一駆動信号端子１５、及び第二駆動信号端子１６と、低電位側主電極１７及び高電位側主電極１８とが取り付けられており、基準電位信号端子１４、第一駆動信号端子１５、及び第二駆動信号端子１６と、低電位側主電極１７及び高電位側主電極１８とは、ワイヤ１９によって、スイッチング素子５、還流素子１２、及び電気回路パターン１３などに電気的に接続されている。基準電位信号端子１４、第一駆動信号端子１５、及び第二駆動信号端子１６は、制御基板２１に設けられたホールを貫通し、制御基板２１に形成された導電パターン２０に電気的に接続されている。
図３は、本発明の実施の形態１に係る半導体装置１００の制御基板２１を除去した場合の構成を示す平面図である。図３に示すように、ケース樹脂１３には、基準電位信号端子１４、第一駆動信号端子１５、第二駆動信号端子１６、低電位側主電極１７及び高電位側主電極１８が固定されている。
スイッチング素子５は表面に、エミッタ電極６、第一ゲート信号入力部７ａ、及び第二ゲート信号入力部７ｂを有する。エミッタ電極６はワイヤ１９で基準電位信号端子１４に接続され、第一ゲート信号入力部７ａはワイヤ１９で第一駆動信号端子１５に接続され、第二ゲート信号入力部７ｂはワイヤ１９で第二駆動信号端子１６に接続される。
スイッチング素子５のエミッタ電極６は、還流素子１２の表面電極であるアノード電極及び低電位側主電極１７にワイヤ１９で接続される。一方、電気回路パターン３は、高電位側主電極１８にワイヤ１９で接続される。
次にスイッチング素子５におけるゲート電極の配線例について説明する。図４は、本発明の実施の形態１に係る半導体装置に搭載した半導体素子の駆動配線の構成を示す平面図である。スイッチング素子５は、表面電極側に第一金属配線９ａ及び第二金属配線９ｂを有する。第一金属配線９ａ及び第二金属配線９ｂは、例えば、スイッチング素子５の終端部周辺に配置される。第一金属配線９ａは第一ゲート信号入力部７ａと電気的に接続され、第二金属配線９ｂは第二ゲート信号入力部７ｂと電気的に接続されている。第一金属配線９ａ及び第二金属配線９ｂは絶縁膜（図示せず）により電気的に絶縁されている。
第一金属配線９ａには第一ゲート電極８ａが接続され、第二金属配線９ｂには第二ゲート電極８ｂが接続される。第一金属配線９ａと第一ゲート電極８ａとの接続、及び第二金属配線９ｂと第二ゲート電極８ｂとの接続はコンタクトホール１１を介して行われる。この構成により、スイッチング素子５内では、第一ゲート電極８ａと第二ゲート電極８ｂとが互いに電気的に絶縁される。第一ゲート電極８ａは第一駆動信号端子１５に接続され、第二ゲート電極８ｂは第二駆動信号端子１６に接続される。
第一スイッチング領域１０ａは、第一ゲート電極８ａを有し、第一ゲート電極８ａに入力される制御信号によって供給された電荷量に応じてチャネル電流が制御されるスイッチング領域であり、第二スイッチング領域１０ｂは、第二ゲート電極８ｂを有し、第二ゲート電極８ｂに入力される制御信号によって供給された電荷量に応じてチャネル電流が制御されるスイッチング領域である。ここでチャネル電流とは、第一ゲート電極８ａ及び第二ゲート電極８ｂに供給された電荷により第一スイッチング領域１０ａ及び第二スイッチング領域１０ｂのそれぞれに形成されるチャネルを流れる電流のことである。
第一スイッチング領域１０ａ及び第二スイッチング領域１０ｂは一つのスイッチング素子５内に形成されており、エミッタ電極６及びコレクタ電極を第一スイッチング領域１０ａと第二スイッチング領域１０ｂとで共有しているので、第一スイッチング領域１０ａと第二スイッチング領域１０ｂとはスイッチング素子５内で並列接続されている。
以上のように半導体装置１００は構成される。
次に、本発明の実施の形態１に係る半導体装置１００の動作について説明する。図５は、本発明の実施の形態１に係る半導体装置の等価回路図である。図５に示すように、スイッチング素子５は、第一スイッチング領域１０ａと第二スイッチング領域１０ｂとが並列接続された等価回路で表される。
半導体装置１００の外部に設けられた信号発生装置９０から出力された信号が信号入力端子２２を介して制御部２５に入力されると、制御部２５は、第一駆動信号端子１５を介して第一制御信号を出力し、第二駆動信号端子１６を介して第二制御信号を出力する。
第一制御信号は、第一スイッチング領域１０ａの第一ゲート電極８ａに入力され、第二制御信号は、第二スイッチング領域１０ｂの第二ゲート電極８ｂに入力される。第一制御信号が第一ゲート電極８ａに入力されると、第一ゲート電極８ａには電荷が供給され、第一ゲート電極８ａの電圧が上昇する。同様に、第二制御信号が第二ゲート電極８ｂに入力されると、第二ゲート電極８ｂには電荷が供給され、第二ゲート電極８ｂの電圧が上昇する。第一ゲート電極８ａ及び第二ゲート電極８ｂの電圧が、基準電位入力端子２３と駆動電位入力端子２４との間に接続された電源９１の電圧と同等の電圧となると、第一ゲート電極８ａ及び第二ゲート電極８ｂの電圧は上昇しなくなり、制御部２５から第一ゲート電極８ａ及び第二ゲート電極への電荷の供給もほぼ無くなる。なお、第一ゲート電極８ａの電圧とは、スイッチング素子のエミッタ電極と第一ゲート電極８ａとの間の電圧であり、第二ゲート電極８ｂの電圧とは、スイッチング素子のエミッタ電極と第二ゲート電極８ｂの電圧との間の電圧である。図５に示すように、スイッチング素子のエミッタ電極は、基準電位信号端子１４及び低電位側主電極１７に接続されているので、例えば、基準電位信号端子１４あるいは低電位側主電極１７を基準電位として、これらの基準電位と第一ゲート電極８ａの電圧あるいは第二ゲート電極８ｂの電圧を測定してもよい。
以上の構成により、制御部２５より出力される第一制御信号及び第二制御信号に応じて、第一ゲート電極８ａ及び第二ゲート電極８ｂの夫々に独立して電荷を供給することができる。つまり、スイッチング素子５のターンオン時における第一ゲート電極８ａ及び第二ゲート電極８ｂの電圧上昇をそれぞれ独立に制御することができる。
図６は、本発明の実施の形態１に係る半導体装置の動作を示すタイミングチャートである。半導体装置１００の低電位側主電極１７及び高電位側主電極１８は外部の装置に接続され、低電位側主電極１７と高電位側主電極１８との間には電圧が印加されている。図６（ａ）は第一制御信号の入力状態、図６（ｂ）は第二制御信号の入力状態、図６（ｃ）は第一ゲート電極８ａの電圧、図６（ｄ）は第二ゲート電極８ｂの電圧、図６（ｅ）はスイッチング素子５に流れる電流及びスイッチング素子５のエミッタ電極とコレクタ電極との間、すなわちスイッチング素子５の両端の電圧である。スイッチング素子５に流れる電流は、例えば、低電位側主電極１７を流れる電流であってよく、スイッチング素子５の両端の電圧は、一般的にＶｃｅ電圧等と呼ばれエミッタ―コレクタ間の電位差を示す。また図中に破線で示した（１）～（４）は時刻を示しており、（１）は半導体装置１００のターンオン開始の時刻、（２）は第二制御信号の出力を中断する時刻、（３）は半導体装置１００のターンオン完了すなわち導通状態へ移行した時刻、（４）は第二制御信号の出力を再び開始する時刻、（５）はターンオフを開始する時刻である。
時刻（１）において、信号発生装置９０から出力された信号が制御部２５に入力されると、制御部２５は第一制御信号と第二制御信号とを同時に出力する。第一制御信号の出力により第一ゲート電極８ａへの電荷供給が開始され、第二制御信号の出力により第二ゲート電極８ｂへの電荷供給が開始される。
制御部２５は、第一制御信号及び第二制御信号を出力して時刻（１）から時刻（２）までの期間である第一の所定期間ｔ１が経過した後に第二制御信号の出力を停止し、第二ゲート電極８ｂへの電荷供給を中断する。第一の所定期間ｔ１の上限は、第一ゲート電極８ａへの電荷供給が完了するまで、すなわち第一ゲート電極８ａの電圧が一定になるまでであり、例えば、数１００ｎｓ程度であってよい。なお、スイッチング素子５のゲート容量が大きい場合や、高温状態で動作させる場合には、第一の所定期間ｔ１は更に長い期間に設定してもよい。第一の所定期間ｔ１は、制御部２５の回路構成を変更することにより変更してもよい。
制御部２５は、時刻（２）から時刻（４）までの期間である第二の所定期間ｔ２が経過した後に第二制御信号を再び出力し、第二ゲート電極８ｂの電荷供給を再開する。第二の所定期間ｔ２は、例えば、数ｎｓ～２μｓの間で設定してよく、ターンオンが完了した後に第二制御信号によって第二ゲート電極８ｂに再び電荷が供給されるように設定することで、ターンオン時のスイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）をより調整し易くすることができる。なお、ターンオンが完了するのは、図６（ｅ）における時刻（３）であり、スイッチング素子５の両端の電圧が、ターンオン開始時のスイッチング素子５の両端の電圧の１０％未満となった時と定義してよい。
時刻（５）において、信号発生装置９０から制御部２５へ入力される信号が停止すると、制御部２５は第一制御信号及び第二制御信号を停止する。第二制御信号を停止するタイミングは、第一制御信号を停止するタイミングと同時にしてもよく、第二制御信号を停止するタイミングと、第一制御信号を停止するタイミングとを所定の時間ずらしてもよい。
以降の動作は、上記の動作の繰り返しである。
続いて本実施の形態１に係る半導体装置の効果について説明する。本実施の形態１に係る半導体装置１００においては、制御部２５が第二ゲート電極８ｂへ供給する電荷を調整することでターンオン時のスイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）を調整することができる。
第二スイッチング領域１０ｂのチャネル電流は、第二ゲート電極８ｂに供給された電荷と相関がある。第二ゲート電極８ｂに供給される電荷を少なくする、つまり第一の所定期間ｔ１を短くすると、第二ゲート電極８ｂに供給される電荷が少なくなり第二スイッチング領域１０ｂのチャネル電流は小さくなる。第二スイッチング領域１０ｂのチャネル電流を小さくすることで半導体装置１００の主電流、すなわちコレクタ電流（ｉｃ）の時間変化を遅くでき、結果としてターンオン時のスイッチング素子５の両端の電圧の時間変化率（ｄｖ／ｄｔ）を小さくできる。
ターンオン時のスイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）が小さすぎる場合は、第一の所定期間ｔ１を長くすることで第二ゲート電極８ｂに供給される電荷を多くしてターンオン時のスイッチング素子５の両端の電圧の時間変化率（ｄｖ／ｄｔ）を大きくする調整が可能である。
以上より、本発明の実施の形態１に係る半導体装置１００によれば、制御部２５の制御により第二ゲート電極８ｂの電荷を調整できるので、ターンオン時のスイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）の調整が可能である。
また、時刻（２）から時刻（４）において第二ゲート電極８ｂの電荷を除去する場合においてもターンオン時のスイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）の調整が可能である。時刻（２）から時刻（４）において第二ゲート電極８ｂの電荷を除去した場合においても、電荷を除去するまでに第二スイッチング領域からは、チャネル電流が流れることから、第一の所定期間ｔ１の長さを調整することでターンオン時のスイッチング素子５の両端の電圧の時間変化率（ｄｖ／ｄｔ）を調整することができる。電荷を除去、もしくは逆電位の電荷を供給することは、ターンオフする場合と同様の動作で行える。上記の動作とした場合、ｔ２の経過時点における第二ゲート電極８ｂの電圧は、第一の所定期間ｔ１の経過時点における前記第二ゲート電極８ｂの電圧より低くなる。
なお、本実施の形態１では、第一ゲート電極８ａ及び第二ゲート電極８ｂを一つの半導体基板に形成したスイッチング素子５を有する半導体装置１００について説明したが、二つの半導体基板にそれぞれ形成した二つのスイッチング素子を有し、これら二つのスイッチング素子が並列接続された半導体装置において、一方のスイッチング素子のゲート電極を第一のゲート電極とし、他方のスイッチング素子のゲート電極を第二ゲート電極とした場合においても、本実施の形態１で説明したように第二ゲート電極のターンオン時の電荷を調整することで同様の効果を得ることができる。また、図７に示すように、ＩＧＢＴをＭＯＳＦＥＴに置き換えた場合においても、ターンオン時のスイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）の調整を可能とする効果を奏する。ＩＧＢＴもしくはＭＯＳＦＥＴのいずれにおいてもスイッチング素子５は、Ｓｉに形成されたものであってもＳｉＣやＧａＮ等のＳｉよりもバンドギャップが大きいワイドギャップ半導体に形成されたものであっても良い。
また、本実施の形態１では、半導体装置１００がケース樹脂１３を有するケース型の半導体装置について説明したが、スイッチング素子５、還流素子１２、制御基板２１などの部品がエポキシ樹脂などでモールドされたトランスファーモールド型の半導体装置であってもよい。
実施の形態２．
本発明の実施の形態２に係る半導体装置２００の構成を説明する。実施の形態１では、第二の所定期間ｔ２が、制御部２５の構成により予め設定された期間で制御する場合について説明したが、実施の形態２では、第二の所定期間ｔ２を制御するための電圧検出回路２５０を有し、電圧検出回路２５０が検出した高電位側信号端子２６０と基準電位信号端子１４との間の電圧に基づいて第二の所定時間が制御される場合について説明する。なお、本発明の実施の形態２では、本発明の実施の形態１と同一又は対応する部分についての説明は、省略している。
図８を用いて本発明の実施の形態３に係る半導体装置２００の構成を説明する。図８は、本発明の実施の形態２に係る半導体装置の構成を示す平面図である。図８は、半導体装置２００を上面から見た構成を示す平面図であり、図３に示した半導体装置１００とは、電圧検出回路２５０を制御基板２１内に配置した構成が相違している。また、図９は、本発明の実施の形態２に係る半導体装置の制御基板を除去した場合の構成を示す平面図である。図９は、図８において制御基板２１を取り外した状態を示す平面図である。図８中の高電位側信号端子２６０は、図９に示すように、ワイヤ１９及び電気回路パターン３を介してスイッチング素子５のコレクタに接続された端子である。
電圧検出回路２５０は、制御基板２１の夫々電気的に独立した導電パターンを介して基準電位信号端子１４及び高電位側信号端子２６０に接続されており、コレクタとエミッタとの間の電圧、つまり高電位側信号端子２６０と基準電位信号端子１４との間の電圧を制御部２２５へ出力する。
図６を用いて本発明の実施の形態２に係る半導体装置２００の効果を説明する。実施の形態２に係る半導体装置２００は、図６に記載の時刻（３）から時刻（４）までの期間を調整する。なお、図６に記載の時刻（３）までの動作は、実施の形態１に係る半導体装置１００と同様なため、説明は省略する。
図６（ｅ）に記載した電圧波形は、高電位側信号端子２６０と基準電位信号端子１４との間の電圧と同様であり、基準電位信号端子１４の電圧と、高電位側信号端子２６０の電圧は、電圧検出回路２５０に入力される情報でもある。電圧検出回路２５０は、高電位側信号端子２６０と基準電位信号端子１４との間の電圧が所定の閾値以下となると、制御部２２５に電圧検出信号を出力する。なお、電圧検出回路２５０が電圧検出信号を出力する電圧の閾値は、ターンオン開始時の電圧の１０％未満の値で設定される。これは図６（ｅ）の電圧波形にも示されるようにスイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）は、時刻（１）から時刻（３）まで一定ではなく、ターンオン開始時の電圧を１００％とした場合で、電圧が９０％から１０％に推移する間が最も高くなるためである。電圧検出回路２５０が電圧検出信号を出力する電圧の閾値を、ターンオン開始時の電圧の１０％未満の値で設定することで、スイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）の抑制効果を大きくすることが可能である。
制御部２２５は、電圧検出信号が入力されると第二制御信号を再び出力し、第二ゲート電極８ｂの電圧を上昇させる。つまり、本実施の形態２に係る半導体装置２００においては、ターンオン完了後、短期間で第二ゲート電極８ｂの電圧上昇を開始させることができる。
ゲート電極を有する半導体装置では、一般的に、通電や周囲の環境による半導体装置の温度上昇や、スイッチングする電流が大きい程、ターンオン時のスイッチング素子５の両端に印加された電圧の時間変化は緩やかになり、時間変化率（ｄｖ／ｄｔ）は小さくなる。本発明の実施の形態２に係る半導体装置２００においては、高電位側信号端子２６０と基準電位信号端子１４との間の電圧が所定の閾値以下となると第二ゲート電極８ｂの電圧を上昇させるので、環境変化によりターンオン時のスイッチング素子５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）が変化しても、第二ゲート電極８ｂの電圧上昇を再び行うタイミングを自動的に最適値に調整することができる。この結果、図６に記載の時刻（３）から時刻（４）までの期間を短縮することができ、ターンオン直後の導通損失を低減できる。
導通損失は、チャネル電流を多くすることで低減できる。チャネル電流は、第一ゲート電極８ａのみにゲート電圧を印加する場合より、第一ゲート電極８ａ及び第二ゲート電極８ｂの双方にゲート電圧を印加する場合、つまり第一制御信号及び第二制御信号の双方を出力している場合の方が大きくなる。その為、図６に記載の時刻（３）から時刻（４）までの期間を短縮して、第一制御信号及び第二制御信号の双方を出力している時間を長くすることで、ターンオン直後の導通損失を低減することができる。本実施の形態２に係る半導体装置２００は、第二ゲート電極８ｂの電圧上昇を再び行うタイミングを自動的に最適値に調整することができることターンオン直後の導通損失を低減できる。
なお、電圧検出回路２５０は、並列に接続された第一スイッチング領域１０ａ及び第二スイッチング領域１０ｂの高電位側電極と低電位側電極との間の電圧を検出できればよく、スイッチング素子５がＩＧＢＴである場合は、エミッタ電極とコレクタ電極との間の電圧を検出できれば、上述の効果を奏する。高電位側電極は、コレクタ電極と電気的に接続されコレクタ電極と同等の電圧である信号端子や主電極を含み、低電位側電極はエミッタ電極と電気的に接続されエミッタ電極と同等の電圧である信号端子や主電極を含む。
実施の形態３．
図１０は、本発明の実施の形態３に係る半導体装置に搭載した半導体素子の駆動配線の構成を示す平面図である。本発明の実施の形態３に係る半導体装置３００は、第一ゲート電極３０８ａの電圧上昇の完了に必要な電荷量に対し、第二ゲート電極３０８ｂの電圧上昇の完了に必要な電荷量が多くなるように構成されている。ここで、第一ゲート電極８ａと第二ゲート電極８ｂの昇圧完了に必要な電荷量とは、第一ゲート電極３０８ａと第二ゲート電極３０８ｂが、電源９１の設定電圧と同等の電圧となるまでに第一ゲート電極３０８ａと第二ゲート電極３０８ｂが必要な電荷量を指す。なお、本発明の実施の形態３の半導体装置３００は、図１０に示した半導体素子の駆動配線の構成以外は、実施の形態１及び２に示した半導体装置の構成と同様であり、本発明の実施の形態１及び本発明の実施の形態２と同一又は対応する部分についての説明は、省略している。
図１０では、第一ゲート電極３０８ａの本数と第二ゲート電極３０８ｂの本数との比率を変更させることで、第一ゲート電極３０８ａ及び第二ゲート電極３０８ｂの電圧上昇の完了に必要な電荷量を調整している。第一ゲート電極３０８ａの本数に対して第二ゲート電極３０８ｂの本数を増やすことで、第一ゲート電極３０８ａの静電容量を第二ゲート電極３０８ｂの静電容量より大きくして、第一ゲート電極３０８ａの電圧上昇の完了に必要な電荷量に対し、第二ゲート電極３０８ｂの電圧上昇の完了に必要な電荷量が多くなるように構成している。例えば、図１０では、第一ゲート電極３０８ａの本数に対して第二ゲート電極３０８ｂが２倍の本数となるように構成している。なお、図１０では、第一ゲート電極３０８ａの本数と第二ゲート電極３０８ｂの本数との比率を変更させることで両者の静電容量の比率を変更したが、第一ゲート電極３０８ａの面積と第二ゲート電極３０８ｂの面積との比率を変更させることで両者の静電容量の比率を変更してもよい。
続いて本実施の形態３に係る半導体装置の効果について説明する。上述の構成により、第一ゲート電極３０８ａ、第二ゲート電極３０８ｂの電圧上昇の完了に必要な電荷量の供給が完了した状態で比較すると、第二スイッチング領域３１０ｂのチャネル電流は、第一スイッチング領域３１０ａのチャネル電流よりも多くすることができる。ターンオン時のスイッチング素子３０５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）はチャネル電流と相関があることから、第一スイッチング領域３１０ａのチャネル電流に対する第二スイッチング領域３１０ｂのチャネル電流の割合を大きくする、つまり第二ゲート電極３０８ｂの電圧上昇の完了に必要な電荷量の割合を高くすることで、ターンオン時のスイッチング素子３０５の両端に印加された電圧の時間変化率（ｄｖ／ｄｔ）の調整の幅を広くすることができる。この結果、ターンオン時における制御性とターンオン損失の調整をより容易にすることができる。
１ 絶縁層
２ 放熱板
３ 電気回路パターン
４ はんだ
５ スイッチング素子
６ エミッタ電極
７ａ 第一ゲート信号入力部
７ｂ 第二ゲート信号入力部
８ａ 第一ゲート電極
８ｂ 第二ゲート電極
９ａ 第一金属配線
９ｂ 第二金属配線
１０ａ 第一スイッチング領域
１０ｂ 第二スイッチング領域
１１ コンタクトホール
１２ 還流素子
１３ ケース樹脂
１４ 基準電位信号端子
１５ 第一駆動信号端子
１６ 第二駆動信号端子
１７ 低電位側主電極
１８ 高電位側主電極
１９ ワイヤ
２０ 接着材
２１ 制御基板
２２ 信号入力端子
２３ 基準電位入力端子
２４ 駆１動電位入力端子
２５ 制御部
９０ 信号発生装置
９１ 電源
１００ 半導体装置
２００ 半導体装置
２２１ 制御基板
２２５ 制御部
２５０ 電圧検出回路
２６０ 高電位側信号端子
３００ 半導体装置
３０５ スイッチング素子
３０８ａ 第一ゲート電極
３０８ｂ 第二ゲート電極
３１０ａ 第一スイッチング領域
３１０ｂ 第二スイッチング領域

Claims (10)

  1. 第一ゲート電極を有し、前記第一ゲート電極に入力される制御信号によって供給された電荷量に応じてチャネル電流が制御される第一スイッチング領域と、
    第二ゲート電極を有し、前記第二ゲート電極に入力される制御信号によって供給された電荷量に応じてチャネル電流が制御され、前記第一スイッチング領域と並列接続された第二スイッチング領域と、
    前記第一ゲート電極に前記第一スイッチング領域をターンオンさせるための第一制御信号を出力し、前記第二ゲート電極に前記第二スイッチング領域をターンオンさせるための第二制御信号を出力する制御部と、
    を備え、
    前記制御部は、
    前記第一制御信号と前記第二制御信号とを出力して第一の所定期間が経過した後に、前記第二制御信号の出力を停止させ、
    前記第二制御信号の出力を停止させて第二の所定期間が経過した後に、前記第二制御信号を出力し、
    前記第一スイッチング領域または前記第二スイッチング領域は、高電位側電極及び低電位側電極に電気的に接続されており、
    前記高電位側電極と前記低電位側電極との間の電圧を検出する電圧検出回路を更に有し、
    前記制御部は、前記電圧検出回路が検出した前記高電位側電極と前記低電位側電極との間の電圧に基づいて、前記第二の所定期間を制御する半導体装置。
  2. 前記制御部は、前記第二の所定期間における前記電圧検出回路が検出した前記高電位側電極と前記低電位側電極との間の電圧が、前記第一の所定期間の開始時に前記電圧検出回路が検出した前記高電位側電極と前記低電位側電極との間の電圧より小さい所定の閾値を下回った場合に前記第二制御信号を出力する請求項１に記載の半導体装置。
  3. 前記閾値は、前記第一の所定期間の開始時に前記電圧検出回路が検出した前記高電位側電極と前記低電位側電極との間の電圧の１０％未満である請求項２に記載の半導体装置。
  4. 第一ゲート電極を有し、前記第一ゲート電極に入力される制御信号によって供給された電荷量に応じてチャネル電流が制御される第一スイッチング領域と、
    第二ゲート電極を有し、前記第二ゲート電極に入力される制御信号によって供給された電荷量に応じてチャネル電流が制御され、前記第一スイッチング領域と並列接続された第二スイッチング領域と、
    前記第一ゲート電極に前記第一スイッチング領域をターンオンさせるための第一制御信号を出力し、前記第二ゲート電極に前記第二スイッチング領域をターンオンさせるための第二制御信号を出力する制御部と、
    を備え、
    前記制御部は、
    前記第一制御信号と前記第二制御信号とを出力して第一の所定期間が経過した後に、前記第二制御信号の出力を停止させ、
    前記第二制御信号の出力を停止させて第二の所定期間が経過した後に、前記第二制御信号を出力し、
    前記第二ゲート電極に供給される電荷量が、前記第一ゲート電極に供給される電荷量より多い半導体装置。
  5. 前記第二ゲート電極の静電容量が、前記第一ゲート電極の静電容量より大きい請求項４に記載の半導体装置。
  6. 前記第二ゲート電極の数が、前記第一ゲート電極の数より多い請求項５に記載の半導体装置。
  7. 前記第二の所定期間の経過時点における前記第二ゲート電極の電圧は、第一の所定期間の経過時点における前記第二ゲート電極の電圧より低い請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第一スイッチング領域と前記第二スイッチング領域とは、一つの半導体基板に形成された請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記第一スイッチング領域と前記第二スイッチング領域とは、それぞれ異なる半導体基板に形成された請求項１から７のいずれか１項に記載の半導体装置。
  10. 前記第一スイッチング領域及び前記第二スイッチング領域は、バンドギャップがＳｉより大きいワイドバンドギャップ半導体に形成されている請求項１から９のいずれか１項に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110062957B (zh) * 2016-12-12 2023-09-01 三菱电机株式会社 半导体装置的驱动方法以及驱动电路
JP7149899B2 (ja) * 2019-06-07 2022-10-07 三菱電機株式会社 半導体装置
US11018663B2 (en) * 2019-09-20 2021-05-25 Texas Instruments Incorporated Linear switch circuits and methods
JP7293176B2 (ja) * 2020-09-11 2023-06-19 株式会社東芝 半導体装置
JP7502205B2 (ja) 2021-01-14 2024-06-18 株式会社東芝 設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008022451A (ja) 2006-07-14 2008-01-31 Toyota Motor Corp 電力用スイッチング素子の駆動装置
JP2012238715A (ja) 2011-05-11 2012-12-06 Mitsubishi Electric Corp 半導体装置及び半導体素子
JP2016136819A (ja) 2015-01-23 2016-07-28 株式会社デンソー 駆動装置
JP2017208987A (ja) 2016-05-20 2017-11-24 三菱電機株式会社 電力変換装置
WO2018109794A9 (ja) 2016-12-12 2019-05-02 三菱電機株式会社 半導体装置の駆動方法および駆動回路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001016083A (ja) * 1999-06-29 2001-01-19 Taiyo Yuden Co Ltd スイッチング制御方法及びスイッチング回路並びにスイッチング用電子部品及びスイッチング制御用電子部品
JP3736227B2 (ja) * 1999-09-20 2006-01-18 富士電機デバイステクノロジー株式会社 ドライブ回路
US6249111B1 (en) * 2000-06-22 2001-06-19 Intel Corporation Dual drive buck regulator
US6930473B2 (en) * 2001-08-23 2005-08-16 Fairchild Semiconductor Corporation Method and circuit for reducing losses in DC-DC converters
JP2005045590A (ja) * 2003-07-23 2005-02-17 Mitsubishi Electric Corp 半導体装置
US7737666B2 (en) * 2003-08-04 2010-06-15 Marvell World Trade Ltd. Split gate drive scheme to improve reliable voltage operation range
JP4891093B2 (ja) * 2004-12-28 2012-03-07 ローム株式会社 電源回路、チャージポンプ回路、及び、これを備えた携帯機器
JP2011187693A (ja) * 2010-03-09 2011-09-22 Toshiba Corp 半導体装置
JP5654044B2 (ja) * 2010-12-14 2015-01-14 パナソニックＩｐマネジメント株式会社 半導体装置及びその制御方法
JP2012147490A (ja) * 2012-04-19 2012-08-02 Mitsubishi Electric Corp 電圧駆動型スイッチングデバイスの駆動回路
JP6072445B2 (ja) * 2012-06-28 2017-02-01 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
DE112012006885T5 (de) 2012-09-07 2015-06-03 Hitachi, Ltd. Schaltvorrichtung zum Stromrichten und Stromrichtvorrichtung
JP2015023308A (ja) * 2013-07-16 2015-02-02 マイクロン テクノロジー， インク． 半導体装置、及び出力回路のインピーダンス調整方法
DE102013220842B4 (de) * 2013-10-15 2021-06-17 Vitesco Technologies GmbH Verfahren zum Schalten eines Zyklus in einer Leistungstransistorschaltung
JP5931116B2 (ja) * 2014-04-28 2016-06-08 三菱電機株式会社 ゲート駆動回路
JP6024801B1 (ja) * 2015-09-04 2016-11-16 ソニー株式会社 スイッチング装置、移動体、電力供給システム及びスイッチング方法
US10071652B2 (en) * 2016-05-11 2018-09-11 Ford Global Technologies, Llc Dual mode IGBT gate drive to reduce switching loss
JP6805622B2 (ja) * 2016-08-12 2020-12-23 富士電機株式会社 半導体装置
CN109997297A (zh) * 2016-11-25 2019-07-09 株式会社电装 栅极驱动装置
US10305473B2 (en) * 2017-03-09 2019-05-28 Infineon Technologies Ag Control circuitry for controlling a set of switches

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008022451A (ja) 2006-07-14 2008-01-31 Toyota Motor Corp 電力用スイッチング素子の駆動装置
JP2012238715A (ja) 2011-05-11 2012-12-06 Mitsubishi Electric Corp 半導体装置及び半導体素子
JP2016136819A (ja) 2015-01-23 2016-07-28 株式会社デンソー 駆動装置
JP2017208987A (ja) 2016-05-20 2017-11-24 三菱電機株式会社 電力変換装置
WO2018109794A9 (ja) 2016-12-12 2019-05-02 三菱電機株式会社 半導体装置の駆動方法および駆動回路

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